JPH09245109A - 関数変換演算器 - Google Patents
関数変換演算器Info
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- JPH09245109A JPH09245109A JP8079472A JP7947296A JPH09245109A JP H09245109 A JPH09245109 A JP H09245109A JP 8079472 A JP8079472 A JP 8079472A JP 7947296 A JP7947296 A JP 7947296A JP H09245109 A JPH09245109 A JP H09245109A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/19—Arrangements for performing computing operations, e.g. operational amplifiers for forming integrals of products, e.g. Fourier integrals, Laplace integrals, correlation integrals; for analysis or synthesis of functions using orthogonal functions
- G06G7/1921—Arrangements for performing computing operations, e.g. operational amplifiers for forming integrals of products, e.g. Fourier integrals, Laplace integrals, correlation integrals; for analysis or synthesis of functions using orthogonal functions for forming Fourier integrals, harmonic analysis and synthesis
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Abstract
(57)【要約】
【課題】 ＦＦＴ等の関数変換演算器をアナログ回路を
用いて構成するとともに出力信号系列の並びの順序を所
定の順序に入れ換えることにより、並列処理によって迅
速なるバタフライ演算を実現する。 【解決手段】 関数変換演算回路部５にＦＦＴ等といっ
た所定の関数変換を行うバタフライ演算回路を加算器
２、減算器３及び乗算器４−０〜４−３を用いて構成す
る。入力されたアナログ信号系列ａをアナログ直並列変
換回路部１で並列な離散信号系列ｘ0〜ｘ7に変換してバ
タフライ演算回路の各入力端子に供給し、バタフライ演
算回路の各出力端子から得られる信号系列Ｘ0〜Ｘ7をス
イッチ回路部６でスイッチング処理して直列な信号系列
ｆに変換する。このスイッチ回路部６のスイッチング動
作は制御部７により予め設定された手順に基づいて制御
され、各信号系列はＸ0〜Ｘ7の順序で整列された直列信
号系列ｆに変換される。
用いて構成するとともに出力信号系列の並びの順序を所
定の順序に入れ換えることにより、並列処理によって迅
速なるバタフライ演算を実現する。 【解決手段】 関数変換演算回路部５にＦＦＴ等といっ
た所定の関数変換を行うバタフライ演算回路を加算器
２、減算器３及び乗算器４−０〜４−３を用いて構成す
る。入力されたアナログ信号系列ａをアナログ直並列変
換回路部１で並列な離散信号系列ｘ0〜ｘ7に変換してバ
タフライ演算回路の各入力端子に供給し、バタフライ演
算回路の各出力端子から得られる信号系列Ｘ0〜Ｘ7をス
イッチ回路部６でスイッチング処理して直列な信号系列
ｆに変換する。このスイッチ回路部６のスイッチング動
作は制御部７により予め設定された手順に基づいて制御
され、各信号系列はＸ0〜Ｘ7の順序で整列された直列信
号系列ｆに変換される。
Description
【０００１】
【産業上の利用分野】本発明は高速フーリエ変換（ＦＦ
Ｔ：Fast Fourier Transform）や高速アダマール変換
（ＦＨＴ：Fast Hadmard Transform）等といった関数変
換演算処理を行う関数変換演算器に関し、特に、入力さ
れたアナログ信号系列を離散的な並列信号に変換してバ
タフライ演算により関数演算処理を並列処理する関数変
換演算器に関する。
Ｔ：Fast Fourier Transform）や高速アダマール変換
（ＦＨＴ：Fast Hadmard Transform）等といった関数変
換演算処理を行う関数変換演算器に関し、特に、入力さ
れたアナログ信号系列を離散的な並列信号に変換してバ
タフライ演算により関数演算処理を並列処理する関数変
換演算器に関する。
【０００２】
【従来の技術】離散数値の信号系列を関数変換する信号
処理の一例として、式１に示すＮ点の離散フーリエ変換
（ＤＦＴ：Disdrete Fourier Transform）が知られてい
る。このＮ点ＤＦＴ（長さＮの信号列のＤＦＴ）の数値
計算にはＮ2回の乗算が必要であるが、その内の同じ演
算をまとめ込んで演算回数を大幅に減らし、ＤＦＴを効
率的に計算するアルゴリズムとして高速フーリエ変換
（ＦＦＴ）が知られている。以下、Ｎ＝２3（＝８）点
のＤＦＴを例にとってＦＦＴによる計算処理を説明す
る。
処理の一例として、式１に示すＮ点の離散フーリエ変換
（ＤＦＴ：Disdrete Fourier Transform）が知られてい
る。このＮ点ＤＦＴ（長さＮの信号列のＤＦＴ）の数値
計算にはＮ2回の乗算が必要であるが、その内の同じ演
算をまとめ込んで演算回数を大幅に減らし、ＤＦＴを効
率的に計算するアルゴリズムとして高速フーリエ変換
（ＦＦＴ）が知られている。以下、Ｎ＝２3（＝８）点
のＤＦＴを例にとってＦＦＴによる計算処理を説明す
る。
【０００３】
【数１】 ここに、ｎ＝０，〜Ｎ−１，ＷN k＝ｅｘｐ｛−２πｊｋ
／Ｎ｝
／Ｎ｝
【０００４】Ｎ＝８とした式１において、ｘnの偶数番
目の項だけをとったＮ／２個の系列のＤＦＴをＢ0、
Ｂ1、Ｂ2、Ｂ3とし、奇数番目の項だけをとったＮ／２
個の系列のＤＦＴをＣ0、Ｃ1、Ｃ2、Ｃ3とすると、下記
の式２がつくられる。なお、回転因子ＷN knは図１２に
示すように角度２π／Ｎに対して求められる複素数であ
り、式３に示す性質を有している。式２における下４行
（Ｘ4〜Ｘ7）は、この回転因子の性質を用いてＷ8 4〜Ｗ
8 7をそれぞれ−Ｗ8 0〜−Ｗ8 3に置き換えて示してある。
目の項だけをとったＮ／２個の系列のＤＦＴをＢ0、
Ｂ1、Ｂ2、Ｂ3とし、奇数番目の項だけをとったＮ／２
個の系列のＤＦＴをＣ0、Ｃ1、Ｃ2、Ｃ3とすると、下記
の式２がつくられる。なお、回転因子ＷN knは図１２に
示すように角度２π／Ｎに対して求められる複素数であ
り、式３に示す性質を有している。式２における下４行
（Ｘ4〜Ｘ7）は、この回転因子の性質を用いてＷ8 4〜Ｗ
8 7をそれぞれ−Ｗ8 0〜−Ｗ8 3に置き換えて示してある。
【０００５】
【数２】 Ｘ0＝Ｂ0＋Ｃ0Ｗ8 0 Ｘ1＝Ｂ1＋Ｃ1Ｗ8 1 Ｘ2＝Ｂ2＋Ｃ2Ｗ8 2 Ｘ3＝Ｂ3＋Ｃ3Ｗ8 3 ・・・・・（式２） Ｘ4＝Ｂ4＋Ｃ4Ｗ8 4＝Ｂ0−Ｃ0Ｗ8 0 Ｘ5＝Ｂ5＋Ｃ5Ｗ8 5＝Ｂ1−Ｃ1Ｗ8 1 Ｘ6＝Ｂ6＋Ｃ6Ｗ8 6＝Ｂ2−Ｃ2Ｗ8 2 Ｘ7＝Ｂ7＋Ｃ7Ｗ8 7＝Ｂ3−Ｃ3Ｗ8 3
【０００６】
【数３】ＷN k＝−ＷN (k・N/2) ・・・・・（式３）
【０００７】上記の式２はｘnの８点ＤＦＴを偶数項
ｘ0、ｘ2、ｘ4、ｘ6と奇数項ｘ1、ｘ3、ｘ5、ｘ7とのそ
れぞれの４点ＤＦＴに時間領域分割した結果であり、信
号の流れ図として示すと図１３のように表される。更
に、Ｂ0、Ｂ1、Ｂ2、Ｂ3は、ｘ0、ｘ2、ｘ4、ｘ6の偶数
番目の項（ｘ0、ｘ4）のＤＦＴであるＤ0、Ｄ1に、奇数
番目の項（ｘ2、ｘ6）のＤＦＴであるＥ0、Ｅ1にＷ8 0、
Ｗ8 2、Ｗ8 4（＝−Ｗ8 0）、Ｗ8 6（＝−Ｗ8 2）を乗じたも
のとの和であるので、式４によって求められる。そし
て、図１３に示したＮ／２点ＤＦＴ（４点ＤＦＴ）の部
分を式４の演算過程の信号の流れ図に置き換えると、図
１４に示すようになる。
ｘ0、ｘ2、ｘ4、ｘ6と奇数項ｘ1、ｘ3、ｘ5、ｘ7とのそ
れぞれの４点ＤＦＴに時間領域分割した結果であり、信
号の流れ図として示すと図１３のように表される。更
に、Ｂ0、Ｂ1、Ｂ2、Ｂ3は、ｘ0、ｘ2、ｘ4、ｘ6の偶数
番目の項（ｘ0、ｘ4）のＤＦＴであるＤ0、Ｄ1に、奇数
番目の項（ｘ2、ｘ6）のＤＦＴであるＥ0、Ｅ1にＷ8 0、
Ｗ8 2、Ｗ8 4（＝−Ｗ8 0）、Ｗ8 6（＝−Ｗ8 2）を乗じたも
のとの和であるので、式４によって求められる。そし
て、図１３に示したＮ／２点ＤＦＴ（４点ＤＦＴ）の部
分を式４の演算過程の信号の流れ図に置き換えると、図
１４に示すようになる。
【０００８】
【数４】 Ｂ0＝Ｄ0＋Ｅ0Ｗ8 0 Ｂ1＝Ｄ1＋Ｅ1Ｗ8 2 Ｂ2＝Ｄ0＋Ｅ2Ｗ8 4＝Ｄ0−Ｅ0Ｗ8 0 Ｂ3＝Ｄ1＋Ｅ3Ｗ8 6＝Ｄ1−Ｅ1Ｗ8 2 ・・・・・（式４） Ｃ0＝Ｆ0＋Ｇ0Ｗ8 0 Ｃ1＝Ｆ1＋Ｇ1Ｗ8 2 Ｃ2＝Ｆ0＋Ｇ2Ｗ8 4＝Ｆ0−Ｇ0Ｗ8 0 Ｃ3＝Ｆ1＋Ｇ3Ｗ8 6＝Ｆ1−Ｇ1Ｗ8 2
【０００９】更に、式４のＤ0、Ｄ1、Ｅ0、Ｅ1、Ｆ0、
Ｆ1、Ｇ0、Ｇ1は、それぞれＮ／４ＤＦＴ（２点ＤＦ
Ｔ）であるので、Ｗ8 0＝１及びＷ8 4＝−１に注目して式
５のように表される。
Ｆ1、Ｇ0、Ｇ1は、それぞれＮ／４ＤＦＴ（２点ＤＦ
Ｔ）であるので、Ｗ8 0＝１及びＷ8 4＝−１に注目して式
５のように表される。
【００１０】
【数５】 Ｄ0＝ｘ0＋ｘ4Ｗ8 0＝ｘ0＋ｘ4 Ｄ1＝ｘ0＋ｘ4Ｗ8 4＝ｘ0−ｘ4 Ｅ0＝ｘ2＋ｘ6Ｗ8 0＝ｘ2＋ｘ6 Ｅ1＝ｘ2＋ｘ6Ｗ8 4＝ｘ2−ｘ6 ・・・・・（式５） Ｆ0＝ｘ1＋ｘ5Ｗ8 0＝ｘ1＋ｘ5 Ｆ1＝ｘ1＋ｘ5Ｗ8 4＝ｘ1−ｘ5 Ｇ0＝ｘ3＋ｘ7Ｗ8 0＝ｘ3＋ｘ7 Ｇ1＝ｘ3＋ｘ7Ｗ8 4＝ｘ3−ｘ7
【００１１】これら式２〜式５の演算過程をまとめて信
号の流れ図として表すと、図１５に示すようにバタフラ
イ演算で構成される演算過程となり、連続時間信号系列
（アナログ信号系列）を時間領域分割してサンプリング
した８個の離散信号系列ｘ0〜ｘ7を、８個の周波数信号
系列Ｘ0〜Ｘ7に変換することとなる。なお、図１５中の
信号線の交差点では加算演算がなされ、この交差点の内
の”−１”を付記した点では負の加算演算（減算）がな
され、ＷN kを付記した点では当該係数ＷN kの乗算がなさ
れ、図中に付記したＤ0、Ｄ1、Ｅ0、Ｅ1、Ｆ0、Ｆ1、Ｇ
0、Ｇ1、Ｂ0、Ｂ1、Ｂ2、Ｂ3、Ｃ0、Ｃ1、Ｃ2、Ｃ3は信
号ｘ0〜ｘ7をこれら演算した途中の結果を示している。
例えば、信号ｘ0とｘ4の加算によってＤ0が得られると
ともに、信号ｘ0とｘ4の減算によってＤ1が得られて式
５に示した関係が実現され、更に、Ｅ0にＷ8 0を乗じた
ものとＤ0との加算によってＢ0が得られるとともに、Ｅ
1にＷ8 2を乗じたものとＤ1との加算によってＢ1が得ら
れて式４に示した関係が実現され、更に、Ｃ0にＷ8 0を
乗じたものとＢ0との加算によってＸ0が得られるととも
に、Ｃ1にＷ8 1を乗じたものとＢ1との加算によってＸ1
が得られて式２に示した関係が実現されている。
号の流れ図として表すと、図１５に示すようにバタフラ
イ演算で構成される演算過程となり、連続時間信号系列
（アナログ信号系列）を時間領域分割してサンプリング
した８個の離散信号系列ｘ0〜ｘ7を、８個の周波数信号
系列Ｘ0〜Ｘ7に変換することとなる。なお、図１５中の
信号線の交差点では加算演算がなされ、この交差点の内
の”−１”を付記した点では負の加算演算（減算）がな
され、ＷN kを付記した点では当該係数ＷN kの乗算がなさ
れ、図中に付記したＤ0、Ｄ1、Ｅ0、Ｅ1、Ｆ0、Ｆ1、Ｇ
0、Ｇ1、Ｂ0、Ｂ1、Ｂ2、Ｂ3、Ｃ0、Ｃ1、Ｃ2、Ｃ3は信
号ｘ0〜ｘ7をこれら演算した途中の結果を示している。
例えば、信号ｘ0とｘ4の加算によってＤ0が得られると
ともに、信号ｘ0とｘ4の減算によってＤ1が得られて式
５に示した関係が実現され、更に、Ｅ0にＷ8 0を乗じた
ものとＤ0との加算によってＢ0が得られるとともに、Ｅ
1にＷ8 2を乗じたものとＤ1との加算によってＢ1が得ら
れて式４に示した関係が実現され、更に、Ｃ0にＷ8 0を
乗じたものとＢ0との加算によってＸ0が得られるととも
に、Ｃ1にＷ8 1を乗じたものとＢ1との加算によってＸ1
が得られて式２に示した関係が実現されている。
【００１２】ここで、図１５に示すように、出力される
信号系列をＸ0〜Ｘ7の順に整列させるためには、入力さ
れる信号系列ｘ0〜ｘ7の並び順序をバタフライ演算（図
中に示す、たすき掛けの信号の流れ図に従った演算）を
行う前に所定の順序に入れ換える必要がある。このよう
な入力信号系列ｘ0〜ｘ7の並びを入れ換えない場合に
は、図１６に示すような信号の流れ図となり、出力信号
系列の並び順序が整列されていないものとなる。これら
図１５の信号流れ図と図１６の信号流れ図とは入力信号
系列又は出力信号系列の並び順序が異なるだけで、等価
な関数変換演算を行うものとして知られている。また、
以上においてはＦＦＴを例にとって説明したが、式６に
示すような関数ｓｇｎ(ｘ)で上記の重み付け係数（回転
因子ＷN k）を±１の２値に整形すれば、高速アダマール
（ＦＨＴ）を構成ができることは広く知られている。
信号系列をＸ0〜Ｘ7の順に整列させるためには、入力さ
れる信号系列ｘ0〜ｘ7の並び順序をバタフライ演算（図
中に示す、たすき掛けの信号の流れ図に従った演算）を
行う前に所定の順序に入れ換える必要がある。このよう
な入力信号系列ｘ0〜ｘ7の並びを入れ換えない場合に
は、図１６に示すような信号の流れ図となり、出力信号
系列の並び順序が整列されていないものとなる。これら
図１５の信号流れ図と図１６の信号流れ図とは入力信号
系列又は出力信号系列の並び順序が異なるだけで、等価
な関数変換演算を行うものとして知られている。また、
以上においてはＦＦＴを例にとって説明したが、式６に
示すような関数ｓｇｎ(ｘ)で上記の重み付け係数（回転
因子ＷN k）を±１の２値に整形すれば、高速アダマール
（ＦＨＴ）を構成ができることは広く知られている。
【００１３】
【数６】 ｓｇｎ(ｘ)＝１ （ｘ＞０） ・・・・・（式６） ＝−１ （ｘ＜０）
【００１４】
【発明が解決しようとする課題】従来においては、上記
のようなＦＦＴやＦＨＴ等といった関数変換演算を行う
場合、デジタル方式の関数変換演算器を用いている。し
かしながら、上記のような並列的な計算処理をデジタル
方式の関数変換演算器で行う場合には、乗算器の個数が
多くなって演算器の回路規模が大きなものとなってしま
うという問題があった。また、ＤＳＰ（Digital Signal
Processor）等を用いたアセンブラ記述により、逐次計
算でＦＦＴ演算やＦＨＴ演算を行う演算器をソフトウエ
ア的に構成した場合には、多数のバタフライ演算を並列
的ではなく直列的に順次行わなければならず、入力され
た信号系列の数が大きなときには膨大な演算処理を行わ
なければならないという問題があった。
のようなＦＦＴやＦＨＴ等といった関数変換演算を行う
場合、デジタル方式の関数変換演算器を用いている。し
かしながら、上記のような並列的な計算処理をデジタル
方式の関数変換演算器で行う場合には、乗算器の個数が
多くなって演算器の回路規模が大きなものとなってしま
うという問題があった。また、ＤＳＰ（Digital Signal
Processor）等を用いたアセンブラ記述により、逐次計
算でＦＦＴ演算やＦＨＴ演算を行う演算器をソフトウエ
ア的に構成した場合には、多数のバタフライ演算を並列
的ではなく直列的に順次行わなければならず、入力され
た信号系列の数が大きなときには膨大な演算処理を行わ
なければならないという問題があった。
【００１５】本発明は上記従来の事情に鑑みなされたも
ので、関数変換演算器をアナログ回路を用いて構成する
とともに入力信号系列或いは出力信号系列の並びの順序
を所定の順序に入れ換えることにより、同時並行的な並
列処理によって迅速なるバタフライ演算を支障なく実現
することを目的とする。また、本発明は、アナログ回路
を構成するインピーダンス素子にはコンデンサを用いる
ことにより、消費電力が低減された関数変換演算器を提
供することを目的とする。
ので、関数変換演算器をアナログ回路を用いて構成する
とともに入力信号系列或いは出力信号系列の並びの順序
を所定の順序に入れ換えることにより、同時並行的な並
列処理によって迅速なるバタフライ演算を支障なく実現
することを目的とする。また、本発明は、アナログ回路
を構成するインピーダンス素子にはコンデンサを用いる
ことにより、消費電力が低減された関数変換演算器を提
供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る関数変換演算器では、関数変換演算回
路部にＦＦＴやＦＨＴ等といった所定の関数変換を行う
バタフライ演算回路を加算器、減算器及び乗算器を用い
て構成する。そして、入力されたアナログ信号系列をア
ナログ直並列変換回路部で並列な離散信号系列に変換し
て、バタフライ演算回路の各入力端子に供給し、バタフ
ライ演算されて当該バタフライ演算回路の各出力端子か
ら得られる信号系列をスイッチ回路部でスイッチング処
理して直列な信号系列に変換する。ここで、スイッチ回
路部のスイッチング動作は制御部により予め設定された
手順に基づいて制御され、前記出力端子から得られる各
信号系列は所定の順序で整列された直列信号系列に変換
される。すなわち、８点ＦＦＴとして図１６に示した例
では、入力された信号系列の並びがｘ0〜ｘ7の順序であ
る場合には、バタフライ演算回路から出力される信号系
列の並びはＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7と
なってしまうが、この出力信号系列の並びをスイッチン
グ処理してＸ0〜Ｘ7の順序で整列された直列信号とす
る。
め、本発明に係る関数変換演算器では、関数変換演算回
路部にＦＦＴやＦＨＴ等といった所定の関数変換を行う
バタフライ演算回路を加算器、減算器及び乗算器を用い
て構成する。そして、入力されたアナログ信号系列をア
ナログ直並列変換回路部で並列な離散信号系列に変換し
て、バタフライ演算回路の各入力端子に供給し、バタフ
ライ演算されて当該バタフライ演算回路の各出力端子か
ら得られる信号系列をスイッチ回路部でスイッチング処
理して直列な信号系列に変換する。ここで、スイッチ回
路部のスイッチング動作は制御部により予め設定された
手順に基づいて制御され、前記出力端子から得られる各
信号系列は所定の順序で整列された直列信号系列に変換
される。すなわち、８点ＦＦＴとして図１６に示した例
では、入力された信号系列の並びがｘ0〜ｘ7の順序であ
る場合には、バタフライ演算回路から出力される信号系
列の並びはＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7と
なってしまうが、この出力信号系列の並びをスイッチン
グ処理してＸ0〜Ｘ7の順序で整列された直列信号とす
る。
【００１７】上記のアナログ直並列変換回路部として、
好ましくは、並列変換される離散信号数と同数のサンプ
ルホールド回路を有したアナログシフトレジスタを用
い、各サンプルホールド回路は、直列接続されて互いに
クロックに対して相反して開閉動作する一対のスイッチ
と、各スイッチの出力信号を保持するコンデンサと、コ
ンデンサが保持した信号を出力するバッファとを有した
構成として、直列接続されたスイッチに入力されたアナ
ログ信号系列をクロックに同期して並列な離散信号系列
に変換する。
好ましくは、並列変換される離散信号数と同数のサンプ
ルホールド回路を有したアナログシフトレジスタを用
い、各サンプルホールド回路は、直列接続されて互いに
クロックに対して相反して開閉動作する一対のスイッチ
と、各スイッチの出力信号を保持するコンデンサと、コ
ンデンサが保持した信号を出力するバッファとを有した
構成として、直列接続されたスイッチに入力されたアナ
ログ信号系列をクロックに同期して並列な離散信号系列
に変換する。
【００１８】また、本発明に係る関数変換演算器では、
関数変換演算回路部にＦＦＴやＦＨＴ等といった所定の
関数変換を行うバタフライ演算回路を加算器、減算器及
び乗算器を用いて構成する。そして、入力されたアナロ
グ信号系列をアナログ直並列変換回路部で並列な離散信
号系列に変換するとともに所定の順序に並べ換えて、バ
タフライ演算回路の各入力端子に供給し、バタフライ演
算されて当該バタフライ演算回路の各出力端子から得ら
れる信号系列をスイッチ回路部で順次スイッチング処理
して直列な信号系列に変換する。ここで、アナログ直並
列変換回路部での並べ換え処理は予め設定された手順に
基づいて制御され、前記出力端子から得られる各信号系
列は単純なスイッチング処理によって所定の順序で整列
された直列信号系列に変換される。すなわち、８点ＦＦ
Ｔとして図１５に示した例では、入力された信号系列の
並びがｘ0〜ｘ7の順序のままでは出力される信号系列の
並びをＸ0〜Ｘ7の整列したのもとすることができない
が、入力された信号系列の並びをｘ0、ｘ4、ｘ2、ｘ6、
ｘ1、ｘ5、ｘ3、ｘ7の順に並べ換えることによって、出
力信号系列を単純に順次スイッチングするだけでＸ0〜
Ｘ7の順序で整列された直列信号とする。
関数変換演算回路部にＦＦＴやＦＨＴ等といった所定の
関数変換を行うバタフライ演算回路を加算器、減算器及
び乗算器を用いて構成する。そして、入力されたアナロ
グ信号系列をアナログ直並列変換回路部で並列な離散信
号系列に変換するとともに所定の順序に並べ換えて、バ
タフライ演算回路の各入力端子に供給し、バタフライ演
算されて当該バタフライ演算回路の各出力端子から得ら
れる信号系列をスイッチ回路部で順次スイッチング処理
して直列な信号系列に変換する。ここで、アナログ直並
列変換回路部での並べ換え処理は予め設定された手順に
基づいて制御され、前記出力端子から得られる各信号系
列は単純なスイッチング処理によって所定の順序で整列
された直列信号系列に変換される。すなわち、８点ＦＦ
Ｔとして図１５に示した例では、入力された信号系列の
並びがｘ0〜ｘ7の順序のままでは出力される信号系列の
並びをＸ0〜Ｘ7の整列したのもとすることができない
が、入力された信号系列の並びをｘ0、ｘ4、ｘ2、ｘ6、
ｘ1、ｘ5、ｘ3、ｘ7の順に並べ換えることによって、出
力信号系列を単純に順次スイッチングするだけでＸ0〜
Ｘ7の順序で整列された直列信号とする。
【００１９】上記のアナログ直並列変換回路部として、
好ましくは、アナログデマルチプレクサを用い、アナロ
グデマルチプレクサは、入力されたアナログ信号系列を
並列変換される離散信号数で所定の順序に切り換え出力
するスイッチと、スイッチから出力された信号をそれぞ
れ保持する複数のコンデンサと、各コンデンサが保持し
た信号を互いに同期して出力する複数のバッファとを有
した構成として、入力されたアナログ信号系列を所定の
順序で並列変換して関数変換演算回路部のそれそれの入
力端子に供給する。
好ましくは、アナログデマルチプレクサを用い、アナロ
グデマルチプレクサは、入力されたアナログ信号系列を
並列変換される離散信号数で所定の順序に切り換え出力
するスイッチと、スイッチから出力された信号をそれぞ
れ保持する複数のコンデンサと、各コンデンサが保持し
た信号を互いに同期して出力する複数のバッファとを有
した構成として、入力されたアナログ信号系列を所定の
順序で並列変換して関数変換演算回路部のそれそれの入
力端子に供給する。
【００２０】また、本発明に係る関数変換演算器では、
関数変換演算回路部に備えられた加算器を、オペアンプ
と、当該オペアンプに対する複数の入力インピーダンス
素子と、当該オペアンプに対する帰還インピーダンス素
子とを有し、入力インピーダンス素子及び帰還インピー
ダンス素子は互いにインピーダンス値が等しいコンデン
サにより構成する。また、本発明に係る関数変換演算器
では、関数変換演算回路部に備えられた減算器を、オペ
アンプと、当該オペアンプに対する複数の入力インピー
ダンス素子と、当該オペアンプに対する帰還インピーダ
ンス素子とを有した差動増幅器によって構成され、入力
インピーダンス素子及び帰還インピーダンス素子は互い
にインピーダンス値が等しいコンデンサにより構成す
る。また、本発明に係る関数変換演算器では、関数変換
演算回路部に備えられた乗算器を、オペアンプと、当該
オペアンプに対する入力インピーダンス素子と、当該オ
ペアンプに対する帰還インピーダンス素子とを有し、入
力インピーダンス素子と帰還インピーダンス素子は乗算
値を決定するインピーダンス値のコンデンサにより構成
する。このように、アナログ直並列変換回路部、加算
器、減算器、乗算器等といった関数変換演算器の要素回
路を、インピーダンス素子等としてコンデンサを用いた
アナログ回路で構成し、消費電力の低減を実現してい
る。
関数変換演算回路部に備えられた加算器を、オペアンプ
と、当該オペアンプに対する複数の入力インピーダンス
素子と、当該オペアンプに対する帰還インピーダンス素
子とを有し、入力インピーダンス素子及び帰還インピー
ダンス素子は互いにインピーダンス値が等しいコンデン
サにより構成する。また、本発明に係る関数変換演算器
では、関数変換演算回路部に備えられた減算器を、オペ
アンプと、当該オペアンプに対する複数の入力インピー
ダンス素子と、当該オペアンプに対する帰還インピーダ
ンス素子とを有した差動増幅器によって構成され、入力
インピーダンス素子及び帰還インピーダンス素子は互い
にインピーダンス値が等しいコンデンサにより構成す
る。また、本発明に係る関数変換演算器では、関数変換
演算回路部に備えられた乗算器を、オペアンプと、当該
オペアンプに対する入力インピーダンス素子と、当該オ
ペアンプに対する帰還インピーダンス素子とを有し、入
力インピーダンス素子と帰還インピーダンス素子は乗算
値を決定するインピーダンス値のコンデンサにより構成
する。このように、アナログ直並列変換回路部、加算
器、減算器、乗算器等といった関数変換演算器の要素回
路を、インピーダンス素子等としてコンデンサを用いた
アナログ回路で構成し、消費電力の低減を実現してい
る。
【００２１】
【発明の実施の形態】８点ＦＦＴ演算に適用した本発明
の一実施例に係る関数変換演算器を、図１〜図８を参照
して説明する。なお、本実施例は前述した図１６の信号
流れ図を具現化したものであり、図１６も適宜参照して
説明する。図１に示すように、本実施例の関数変換演算
器は、入力されたアナログ信号系列ａを並列な離散信号
系列ｘ0、ｘ1、ｘ2、ｘ3、ｘ4、ｘ5、ｘ6、ｘ7に変換す
るアナログ直並列変換回路部１と、複数の加算器２、減
算器３及び乗算器４−０、４−１、４−２、４−３から
バタフライ演算回路が構成された関数変換演算回路部５
と、関数変換演算回路部５から出力される離散信号系列
Ｘ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7をスイッチン
グ処理によって直列な信号系列ｆに変換するスイッチ回
路部６と、スイッチ回路部６を制御して各信号系列
Ｘ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7を元の順序通
りに整列された直列信号系列Ｘ0、Ｘ1、Ｘ2、Ｘ3、
Ｘ4、Ｘ5、Ｘ6、Ｘ7に変換させる制御部７とを備え、図
１６に示した信号の流れを具現化した構成となってい
る。
の一実施例に係る関数変換演算器を、図１〜図８を参照
して説明する。なお、本実施例は前述した図１６の信号
流れ図を具現化したものであり、図１６も適宜参照して
説明する。図１に示すように、本実施例の関数変換演算
器は、入力されたアナログ信号系列ａを並列な離散信号
系列ｘ0、ｘ1、ｘ2、ｘ3、ｘ4、ｘ5、ｘ6、ｘ7に変換す
るアナログ直並列変換回路部１と、複数の加算器２、減
算器３及び乗算器４−０、４−１、４−２、４−３から
バタフライ演算回路が構成された関数変換演算回路部５
と、関数変換演算回路部５から出力される離散信号系列
Ｘ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7をスイッチン
グ処理によって直列な信号系列ｆに変換するスイッチ回
路部６と、スイッチ回路部６を制御して各信号系列
Ｘ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7を元の順序通
りに整列された直列信号系列Ｘ0、Ｘ1、Ｘ2、Ｘ3、
Ｘ4、Ｘ5、Ｘ6、Ｘ7に変換させる制御部７とを備え、図
１６に示した信号の流れを具現化した構成となってい
る。
【００２２】アナログ直並列変換回路部１は図２に示す
アナログシフトレジスタによって構成されている。この
アナログシフトレジスタは、並列に変換される離散信号
ｘ0〜ｘ7の数と同数の８段のサンプルホールド回路１０
と、直列接続されたサンプルホールド回路１０の入出力
部にそれぞれ接続されたバッファ１１とを備えており、
各サンプルホールド回路１０はクロックＣＫに基づく制
御によって入力されたアナログ信号系列Ｖin（図１では
ａ）をサンプリングした並列離散信号ｘ0、ｘ1、ｘ2、
ｘ3、ｘ4、ｘ5、ｘ6、ｘ7に変換して信号ＴＰ1、Ｔ
Ｐ2、・・・ＴＰ8として出力する。すなわち、１段目の
サンプルホールド回路１０は入力部のバッファ１１を介
して入力された信号ＶinをクロックＣＫの立ち上がりに
同期してサンプリングして信号ＴＰ1を出力し、２段目
のサンプルホールド回路１０は１段目のサンプルホール
ド回路１０の出力ＴＰ1をクロックＣＫの立ち上がりに
同期してサンプリングして信号ＴＰ2を出力するといっ
たように、各段について１クロックずつ信号をシフトさ
せて出力する。
アナログシフトレジスタによって構成されている。この
アナログシフトレジスタは、並列に変換される離散信号
ｘ0〜ｘ7の数と同数の８段のサンプルホールド回路１０
と、直列接続されたサンプルホールド回路１０の入出力
部にそれぞれ接続されたバッファ１１とを備えており、
各サンプルホールド回路１０はクロックＣＫに基づく制
御によって入力されたアナログ信号系列Ｖin（図１では
ａ）をサンプリングした並列離散信号ｘ0、ｘ1、ｘ2、
ｘ3、ｘ4、ｘ5、ｘ6、ｘ7に変換して信号ＴＰ1、Ｔ
Ｐ2、・・・ＴＰ8として出力する。すなわち、１段目の
サンプルホールド回路１０は入力部のバッファ１１を介
して入力された信号ＶinをクロックＣＫの立ち上がりに
同期してサンプリングして信号ＴＰ1を出力し、２段目
のサンプルホールド回路１０は１段目のサンプルホール
ド回路１０の出力ＴＰ1をクロックＣＫの立ち上がりに
同期してサンプリングして信号ＴＰ2を出力するといっ
たように、各段について１クロックずつ信号をシフトさ
せて出力する。
【００２３】また、このアナログシフトレジスタには、
クロックＣＫの立ち上がりをカウントしてスイッチ制御
信号を出力するスイッチ制御回路８と、このスイッチ制
御信号によって一斉にオン・オフ制御される８つのスイ
ッチ９とが備えられており、各スイッチ９に入力される
各サンプルホールド回路１０からの出力ＴＰ1〜ＴＰ8を
スイッチ９をオンさせることによって一斉にバタフライ
演算回路へ出力する。すなわち、スイッチ制御回路８は
クロックＣＫの立ち上がりに同期して内部カウンタに１
を加算し、この加算結果と２N−１（２Nは出力ＴＰの数
であり、本実施例では８）とを比較し、比較結果が同一
の時にはスイッチ９をオンさせる制御信号を出力し、比
較結果が異なる時にはスイッチ９をオフさせる制御信号
を出力する。したがって、クロックＣＫの立ち上がり回
数が２N回（すなわち、本実施例では８回）毎に全ての
スイッチ９がＯＮされて各サンプルホールド回路１０か
らの出力ＴＰ1〜ＴＰ8がバタフライ演算回路へ一斉に入
力される。なお、スイッチ制御回路８の内部カウンタは
加算結果が２N（すなわち、本実施例では８）となる毎
に”０”にリセットされ、次回の信号処理も上記と同様
にして行う。
クロックＣＫの立ち上がりをカウントしてスイッチ制御
信号を出力するスイッチ制御回路８と、このスイッチ制
御信号によって一斉にオン・オフ制御される８つのスイ
ッチ９とが備えられており、各スイッチ９に入力される
各サンプルホールド回路１０からの出力ＴＰ1〜ＴＰ8を
スイッチ９をオンさせることによって一斉にバタフライ
演算回路へ出力する。すなわち、スイッチ制御回路８は
クロックＣＫの立ち上がりに同期して内部カウンタに１
を加算し、この加算結果と２N−１（２Nは出力ＴＰの数
であり、本実施例では８）とを比較し、比較結果が同一
の時にはスイッチ９をオンさせる制御信号を出力し、比
較結果が異なる時にはスイッチ９をオフさせる制御信号
を出力する。したがって、クロックＣＫの立ち上がり回
数が２N回（すなわち、本実施例では８回）毎に全ての
スイッチ９がＯＮされて各サンプルホールド回路１０か
らの出力ＴＰ1〜ＴＰ8がバタフライ演算回路へ一斉に入
力される。なお、スイッチ制御回路８の内部カウンタは
加算結果が２N（すなわち、本実施例では８）となる毎
に”０”にリセットされ、次回の信号処理も上記と同様
にして行う。
【００２４】各サンプルホールド回路１０は、図３に示
すように、直列接続されて互いにクロックＣＫに対して
相反して開閉動作する一対のスイッチ１２、１３と、各
スイッチ１２、１３の出力信号を保持するコンデンサ１
４、１５と、コンデンサ１４、１５が保持した信号を出
力するバッファ１６、１７と、入力部に接続されたバッ
ファ１８とを有し、直列接続されたスイッチ１２、１３
に入力バッファ１８を介して入力された信号系列をクロ
ックＣＫに同期して並列な離散信号系列ｘ0〜ｘ7に変換
する。
すように、直列接続されて互いにクロックＣＫに対して
相反して開閉動作する一対のスイッチ１２、１３と、各
スイッチ１２、１３の出力信号を保持するコンデンサ１
４、１５と、コンデンサ１４、１５が保持した信号を出
力するバッファ１６、１７と、入力部に接続されたバッ
ファ１８とを有し、直列接続されたスイッチ１２、１３
に入力バッファ１８を介して入力された信号系列をクロ
ックＣＫに同期して並列な離散信号系列ｘ0〜ｘ7に変換
する。
【００２５】すなわち、入力バッファ１８を介して入力
された信号Ｓin（上記したＶin或いは前段からのＴ
Ｐn）を、クロックＣＫがローでスイッチ１２がオンの
ときにコンデンサ１４に伝達し、クロックＣＫがハイと
なってスイッチ１２がオフとなったときの信号レベルを
コンデンサ１４に保持させる。また、このスイッチ動作
と同時に、クロックＣＫがハイでスイッチ１３がオンの
ときにコンデンサ１４からバッファ１６を介して出力さ
れた信号（図中のＡ点）をコンデンサ１５に伝達し、ク
ロックＣＫがローとなってスイッチ１３がオフとなった
ときの信号レベルをコンデンサ１５に保持させる。な
お、コンデンサ１５に保持された信号はバッファ１７を
介して後段のサンプルホールド回路１０へ信号Ｓ
out（図２ではＴＰn）として出力される。上記のような
サンプルホールド回路１０の動作により、図５に示すよ
うに、入力信号Ｓinを各段について１クロックＣＫずつ
シフトさせてサンプリングし、離散的な出力信号Ｓout
に変換している。
された信号Ｓin（上記したＶin或いは前段からのＴ
Ｐn）を、クロックＣＫがローでスイッチ１２がオンの
ときにコンデンサ１４に伝達し、クロックＣＫがハイと
なってスイッチ１２がオフとなったときの信号レベルを
コンデンサ１４に保持させる。また、このスイッチ動作
と同時に、クロックＣＫがハイでスイッチ１３がオンの
ときにコンデンサ１４からバッファ１６を介して出力さ
れた信号（図中のＡ点）をコンデンサ１５に伝達し、ク
ロックＣＫがローとなってスイッチ１３がオフとなった
ときの信号レベルをコンデンサ１５に保持させる。な
お、コンデンサ１５に保持された信号はバッファ１７を
介して後段のサンプルホールド回路１０へ信号Ｓ
out（図２ではＴＰn）として出力される。上記のような
サンプルホールド回路１０の動作により、図５に示すよ
うに、入力信号Ｓinを各段について１クロックＣＫずつ
シフトさせてサンプリングし、離散的な出力信号Ｓout
に変換している。
【００２６】また、上記したバッファ１１、１６、１
７、１８は例えば図４の（ａ）や（ｂ）に示すような公
知の構成であり、（ａ）に示すバッファはオペアンプ１
９を用いたボルテージホロワ回路で構成され、（ｂ）に
示すバッファはオペアンプ２０と入力インピーダンス素
子２１及び帰還インピーダンス素子２２とで構成されて
いる。
７、１８は例えば図４の（ａ）や（ｂ）に示すような公
知の構成であり、（ａ）に示すバッファはオペアンプ１
９を用いたボルテージホロワ回路で構成され、（ｂ）に
示すバッファはオペアンプ２０と入力インピーダンス素
子２１及び帰還インピーダンス素子２２とで構成されて
いる。
【００２７】バタフライ演算回路を構成する加算器２
は、図６に示すように、正入力端子を接地させたオペア
ンプ２５と、オペアンプ２５の負入力端子に並列接続さ
れた１対のインピーダンス素子２６、２７と、オペアン
プ２５の出力端子と負入力端子との間に介装された帰還
インピーダンス素子２８とにより構成されており、公知
のようにインピーダンス素子２６及び２７のインピーダ
ンス値Ｚ１と帰還インピーダンス素子２８のインピーダ
ンス値Ｚ２とを等価にして、１対の入力信号ｓ１、ｓ２
（すなわち、バタフライ演算過程の１対の信号）がそれ
ぞれインピーダンス素子２６、２７を介してオペアンプ
２５に入力されると、これら信号ｓ１、ｓ２の和が信号
ｓ３として出力される。
は、図６に示すように、正入力端子を接地させたオペア
ンプ２５と、オペアンプ２５の負入力端子に並列接続さ
れた１対のインピーダンス素子２６、２７と、オペアン
プ２５の出力端子と負入力端子との間に介装された帰還
インピーダンス素子２８とにより構成されており、公知
のようにインピーダンス素子２６及び２７のインピーダ
ンス値Ｚ１と帰還インピーダンス素子２８のインピーダ
ンス値Ｚ２とを等価にして、１対の入力信号ｓ１、ｓ２
（すなわち、バタフライ演算過程の１対の信号）がそれ
ぞれインピーダンス素子２６、２７を介してオペアンプ
２５に入力されると、これら信号ｓ１、ｓ２の和が信号
ｓ３として出力される。
【００２８】また、減算器３は図７に示すように差動増
幅器によって構成されており、オペアンプ３１と、オペ
アンプ３１の負入力端子に接続されたインピーダンス素
子３２と、オペアンプ３１の正入力端子に接続されたイ
ンピーダンス素子３３と、オペアンプ３１の正入力端子
を接地させるインピーダンス素子３４と、オペアンプ３
１の出力端子と負入力端子との間に介装された帰還イン
ピーダンス素子３５とにより構成されている。この減算
器３では、公知のようにインピーダンス素子３２及び３
３のインピーダンス値Ｚ３と帰還インピーダンス素子３
５のインピーダンス値Ｚ４とを等価にして、１対の入力
信号ｓ４、ｓ５（すなわち、バタフライ演算過程の１対
の信号）がそれぞれインピーダンス素子３２、３３を介
してオペアンプ３１に入力されると、これら信号ｓ４、
ｓ５の差が信号ｓ６として出力される。
幅器によって構成されており、オペアンプ３１と、オペ
アンプ３１の負入力端子に接続されたインピーダンス素
子３２と、オペアンプ３１の正入力端子に接続されたイ
ンピーダンス素子３３と、オペアンプ３１の正入力端子
を接地させるインピーダンス素子３４と、オペアンプ３
１の出力端子と負入力端子との間に介装された帰還イン
ピーダンス素子３５とにより構成されている。この減算
器３では、公知のようにインピーダンス素子３２及び３
３のインピーダンス値Ｚ３と帰還インピーダンス素子３
５のインピーダンス値Ｚ４とを等価にして、１対の入力
信号ｓ４、ｓ５（すなわち、バタフライ演算過程の１対
の信号）がそれぞれインピーダンス素子３２、３３を介
してオペアンプ３１に入力されると、これら信号ｓ４、
ｓ５の差が信号ｓ６として出力される。
【００２９】また、乗算器４−０、４−１、４−２、４
−３はそれぞれ図８に示すような非反転増幅器によって
構成されており、オペアンプ４１と、オペアンプ４１の
負入力端子を接地させるインピーダンス素子４２と、オ
ペアンプ３１の出力端子と負入力端子との間に介装され
た帰還インピーダンス素子４３とにより構成されてい
る。この乗算器では、Ｖ1を入力信号ｓ７（バタフライ
演算過程の信号）の電圧、Ｖ0を出力信号ｓ８（バタフ
ライ演算過程の信号）の電圧、Ｚ５をインピーダンス素
子４２のインピーダンス値、Ｚ６をインピーダンス素子
４３のインピーダンス値とすると、入力信号ｓ７と出力
信号ｓ８との関係は式７に示す通りとなる。
−３はそれぞれ図８に示すような非反転増幅器によって
構成されており、オペアンプ４１と、オペアンプ４１の
負入力端子を接地させるインピーダンス素子４２と、オ
ペアンプ３１の出力端子と負入力端子との間に介装され
た帰還インピーダンス素子４３とにより構成されてい
る。この乗算器では、Ｖ1を入力信号ｓ７（バタフライ
演算過程の信号）の電圧、Ｖ0を出力信号ｓ８（バタフ
ライ演算過程の信号）の電圧、Ｚ５をインピーダンス素
子４２のインピーダンス値、Ｚ６をインピーダンス素子
４３のインピーダンス値とすると、入力信号ｓ７と出力
信号ｓ８との関係は式７に示す通りとなる。
【００３０】
【数７】 Ｖ0＝｛１＋（Ｚ６／Ｚ５）｝Ｖ1 ・・・・・（式７）
【００３１】本実施例では式７に示す括弧内の値を所定
の回転因子Ｗ8 kの値に設定しており、乗算器からの出力
信号ｓ８は入力信号ｓ７に回転因子Ｗ8 kの値を乗じた値
となる。すなわち、回転因子の値を、乗算器４−０につ
いてはＷ8 0、乗算器４−１についてはＷ8 1、乗算器４−
２についてはＷ8 2、乗算器４−３についてはＷ8 3に設定
しており、図１に示すバタフライ演算回路の構成が図１
６に示した信号流れ図と等価となるようにしている。な
お、上記の回転因子の値はインピーダンス値の比（Ｚ６
／Ｚ５）によって決定されるため、各インピーダンス素
子４２、４３の相対的な精度が高ければ個々の絶対的な
精度がそれほど高くなくともよく、乗算器は比較的安価
なインピーダンス素子によって容易に構成することがで
きる。
の回転因子Ｗ8 kの値に設定しており、乗算器からの出力
信号ｓ８は入力信号ｓ７に回転因子Ｗ8 kの値を乗じた値
となる。すなわち、回転因子の値を、乗算器４−０につ
いてはＷ8 0、乗算器４−１についてはＷ8 1、乗算器４−
２についてはＷ8 2、乗算器４−３についてはＷ8 3に設定
しており、図１に示すバタフライ演算回路の構成が図１
６に示した信号流れ図と等価となるようにしている。な
お、上記の回転因子の値はインピーダンス値の比（Ｚ６
／Ｚ５）によって決定されるため、各インピーダンス素
子４２、４３の相対的な精度が高ければ個々の絶対的な
精度がそれほど高くなくともよく、乗算器は比較的安価
なインピーダンス素子によって容易に構成することがで
きる。
【００３２】スイッチ回路部６は、制御信号に基づいて
複数の端子との接続状態を切り換えるトランジスタ回路
等によって構成されており、本実施例においては、スイ
ッチ回路部６は８つの並列な信号系列Ｘ0、Ｘ4、Ｘ2、
Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7を制御信号に基づく所定の順
序でスイッチング処理して直列信号系列ｆに変換する。
制御部７は、上記のスイッチング処理に係る手順が予め
プログラミングされており、この手順に従ってスイッチ
回路部６へ制御信号を出力することにより、スイッチ回
路部６に並列信号系列を所定の順序で並べ換えて直列信
号系列に変換させる。すなわち、スイッチ回路部６に所
定の順序でスイッチング処理させることにより、関数変
換演算回路部５からＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ
3、Ｘ7の並びで出力される並列信号をＸ0、Ｘ1、Ｘ2、
Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の並びの整列された直列信号
ｆに変換する。
複数の端子との接続状態を切り換えるトランジスタ回路
等によって構成されており、本実施例においては、スイ
ッチ回路部６は８つの並列な信号系列Ｘ0、Ｘ4、Ｘ2、
Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7を制御信号に基づく所定の順
序でスイッチング処理して直列信号系列ｆに変換する。
制御部７は、上記のスイッチング処理に係る手順が予め
プログラミングされており、この手順に従ってスイッチ
回路部６へ制御信号を出力することにより、スイッチ回
路部６に並列信号系列を所定の順序で並べ換えて直列信
号系列に変換させる。すなわち、スイッチ回路部６に所
定の順序でスイッチング処理させることにより、関数変
換演算回路部５からＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ
3、Ｘ7の並びで出力される並列信号をＸ0、Ｘ1、Ｘ2、
Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の並びの整列された直列信号
ｆに変換する。
【００３３】上記のように本実施例の関数変換演算器
は、アナログ回路を用いて構成されており、また、上記
したアナログ直並列変換器１、加算器２、減算器３、乗
算器４−０、４−１、４−２、４−３、バッファ１１、
１６、１７、１８等を構成するインピーダンス素子はコ
ンデンサ（キャパシタンス）によって構成されて、熱消
費を抑えて消費電力の低減化が図られている。なお、こ
れらインピーダンス素子は他の公知の種々な形式で構成
することも可能である。
は、アナログ回路を用いて構成されており、また、上記
したアナログ直並列変換器１、加算器２、減算器３、乗
算器４−０、４−１、４−２、４−３、バッファ１１、
１６、１７、１８等を構成するインピーダンス素子はコ
ンデンサ（キャパシタンス）によって構成されて、熱消
費を抑えて消費電力の低減化が図られている。なお、こ
れらインピーダンス素子は他の公知の種々な形式で構成
することも可能である。
【００３４】上記構成の関数変換演算器によると、アナ
ログ信号系列ａが入力されると、このアナログ信号系列
ａをアナログ直並列変換回路部１が並列な離散信号系列
ｘ0〜ｘ7に変換し、これら並列信号列を関数変換演算回
路部５でバタフライ演算によりＦＦＴの計算を並列処理
し、図１６に示した信号流れに従った関数変換演算を行
う。そして、制御部７による制御の下にスイッチ回路部
６がスイッチング処理を行って、関数変換演算回路部５
の出力端子からＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、
Ｘ7の並びで出力される並列な信号系列をＸ0、Ｘ1、
Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の並びの整列された直列
信号ｆに変換して出力する。すなわち、この関数変換演
算器では、アナログ回路から構成されるバタフライ演算
により、入力された時間系列信号が周波数系列信号に変
換して出力される。
ログ信号系列ａが入力されると、このアナログ信号系列
ａをアナログ直並列変換回路部１が並列な離散信号系列
ｘ0〜ｘ7に変換し、これら並列信号列を関数変換演算回
路部５でバタフライ演算によりＦＦＴの計算を並列処理
し、図１６に示した信号流れに従った関数変換演算を行
う。そして、制御部７による制御の下にスイッチ回路部
６がスイッチング処理を行って、関数変換演算回路部５
の出力端子からＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、
Ｘ7の並びで出力される並列な信号系列をＸ0、Ｘ1、
Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の並びの整列された直列
信号ｆに変換して出力する。すなわち、この関数変換演
算器では、アナログ回路から構成されるバタフライ演算
により、入力された時間系列信号が周波数系列信号に変
換して出力される。
【００３５】次に、８点ＦＦＴ演算に適用した本発明の
他の一実施例に係る関数変換演算器を、図９〜図１１を
参照して説明する。なお、本実施例は前述した図１５の
信号流れ図を具現化したものであり、図１５も適宜参照
して説明する。また、上記した実施例と同一部分につい
ては同一符号を付して重複する説明は省略する。図９に
示すように、本実施例の関数変換演算器は、上記した実
施例のアナログ直並列変換回路部１をアナログデマルチ
プレクサから成るアナログ直並列変換回路部５０に変更
し、また、関数変換演算回路部５のバタフライ演算回路
を図１５に示したバタフライ演算過程を具現化する構成
とし、また、上記した実施例のスイッチ回路部６を端子
との接続関係を順次切り換える単純なスイッチ回路部６
０に変更したものであり、図１５に示した信号の流れを
具現化した構成となっている。
他の一実施例に係る関数変換演算器を、図９〜図１１を
参照して説明する。なお、本実施例は前述した図１５の
信号流れ図を具現化したものであり、図１５も適宜参照
して説明する。また、上記した実施例と同一部分につい
ては同一符号を付して重複する説明は省略する。図９に
示すように、本実施例の関数変換演算器は、上記した実
施例のアナログ直並列変換回路部１をアナログデマルチ
プレクサから成るアナログ直並列変換回路部５０に変更
し、また、関数変換演算回路部５のバタフライ演算回路
を図１５に示したバタフライ演算過程を具現化する構成
とし、また、上記した実施例のスイッチ回路部６を端子
との接続関係を順次切り換える単純なスイッチ回路部６
０に変更したものであり、図１５に示した信号の流れを
具現化した構成となっている。
【００３６】アナログデマルチプレクサ５０は、図１０
に示すように、接地されたコンデンサ５１と、コンデン
サ５１が保持した信号を出力するバッファ５２とから成
るサンプルホールド部を並列変換される離散信号ｘ0〜
ｘ7の数と同数備えており、更に、各サンプルホールド
部に入力信号Ｖinを所定のタイミングで切り換え供給す
るスイッチ５３を備えている。
に示すように、接地されたコンデンサ５１と、コンデン
サ５１が保持した信号を出力するバッファ５２とから成
るサンプルホールド部を並列変換される離散信号ｘ0〜
ｘ7の数と同数備えており、更に、各サンプルホールド
部に入力信号Ｖinを所定のタイミングで切り換え供給す
るスイッチ５３を備えている。
【００３７】このスイッチ５３は、図１１に示すように
１／Ｎ分周器（本実施例では１／８分周器）５４を介し
てクロックＣＫが供給されるデコーダ５５により制御さ
れ、スイッチング動作によって、入力されたアナログ信
号系列Ｖin（図９ではａ）を各サンプルホールド部に供
給するとともに信号系列の並べ換えを行い、ｘ0、ｘ4、
ｘ2、ｘ6、ｘ1、ｘ5、ｘ3、ｘ7の並びの並列な離散信号
に変換して信号ＴＰ1、ＴＰ2、・・・ＴＰ8として出力
する。また、各サンプルホールド部にはスイッチングに
応じて信号ＴＰ1、ＴＰ2、・・・ＴＰ8が順次保持され
るが、各サンプルホールド部のバッファ５２からの出力
をオン・オフするスイッチ４９がスイッチ制御回路４８
によって一斉にオン・オフ制御されており、最終段のサ
ンプルホールド部に信号ＴＰ8が保持された後に、全て
の信号ＴＰ1、ＴＰ2、・・・ＴＰ8を一斉に関数変換演
算回路部５へ出力する。
１／Ｎ分周器（本実施例では１／８分周器）５４を介し
てクロックＣＫが供給されるデコーダ５５により制御さ
れ、スイッチング動作によって、入力されたアナログ信
号系列Ｖin（図９ではａ）を各サンプルホールド部に供
給するとともに信号系列の並べ換えを行い、ｘ0、ｘ4、
ｘ2、ｘ6、ｘ1、ｘ5、ｘ3、ｘ7の並びの並列な離散信号
に変換して信号ＴＰ1、ＴＰ2、・・・ＴＰ8として出力
する。また、各サンプルホールド部にはスイッチングに
応じて信号ＴＰ1、ＴＰ2、・・・ＴＰ8が順次保持され
るが、各サンプルホールド部のバッファ５２からの出力
をオン・オフするスイッチ４９がスイッチ制御回路４８
によって一斉にオン・オフ制御されており、最終段のサ
ンプルホールド部に信号ＴＰ8が保持された後に、全て
の信号ＴＰ1、ＴＰ2、・・・ＴＰ8を一斉に関数変換演
算回路部５へ出力する。
【００３８】すなわち、このスイッチ制御回路４８によ
るスイッチ４９の制御は図２に示したスイッチ制御回路
８によるスイッチ９の制御と同様であり、スイッチ制御
回路４８はクロックＣＫの立ち上がり回数が２N−１
（２Nは出力ＴＰの数であり、本実施例では８）となっ
た時にスイッチ４９をオンさせる制御信号を出力し、ク
ロックＣＫの立ち上がり回数が２N回（すなわち、本実
施例では８回）毎に全てのスイッチ４９がＯＮされて各
サンプルホールド部からの出力ＴＰ1〜ＴＰ8をバタフラ
イ演算回路へ一斉に入力させる。
るスイッチ４９の制御は図２に示したスイッチ制御回路
８によるスイッチ９の制御と同様であり、スイッチ制御
回路４８はクロックＣＫの立ち上がり回数が２N−１
（２Nは出力ＴＰの数であり、本実施例では８）となっ
た時にスイッチ４９をオンさせる制御信号を出力し、ク
ロックＣＫの立ち上がり回数が２N回（すなわち、本実
施例では８回）毎に全てのスイッチ４９がＯＮされて各
サンプルホールド部からの出力ＴＰ1〜ＴＰ8をバタフラ
イ演算回路へ一斉に入力させる。
【００３９】また、関数変換演算回路部５の出力部に設
けられたスイッチ回路部６０は、クロックに基づいた所
定のタイミングで順次スイッチ切り換え動作し、Ｘ0、
Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の整列された並び
で出力される並列信号系列を直列信号ｆに変換して出力
する。したがって、本実施例の関数変換演算器による
と、アナログ信号系列ａが入力されると、このアナログ
信号系列ａをアナログ直並列変換回路部５０が信号の並
びがｘ0、ｘ4、ｘ2、ｘ6、ｘ1、ｘ5、ｘ3、ｘ7の並列な
離散信号系列に変換し、これら並列信号列を関数変換演
算回路部５でバタフライ演算によりＦＦＴの計算を並列
処理し、図１５に示した信号流れに従った関数変換演算
を行う。そして、関数変換演算回路部５の出力端子から
アナログ信号ａに対応してＸ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、
Ｘ5、Ｘ6、Ｘ7の並びで出力される並列信号系列を、ス
イッチ回路部６０が順次スイッチング処理を行って直列
信号ｆに変換して出力する。
けられたスイッチ回路部６０は、クロックに基づいた所
定のタイミングで順次スイッチ切り換え動作し、Ｘ0、
Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の整列された並び
で出力される並列信号系列を直列信号ｆに変換して出力
する。したがって、本実施例の関数変換演算器による
と、アナログ信号系列ａが入力されると、このアナログ
信号系列ａをアナログ直並列変換回路部５０が信号の並
びがｘ0、ｘ4、ｘ2、ｘ6、ｘ1、ｘ5、ｘ3、ｘ7の並列な
離散信号系列に変換し、これら並列信号列を関数変換演
算回路部５でバタフライ演算によりＦＦＴの計算を並列
処理し、図１５に示した信号流れに従った関数変換演算
を行う。そして、関数変換演算回路部５の出力端子から
アナログ信号ａに対応してＸ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、
Ｘ5、Ｘ6、Ｘ7の並びで出力される並列信号系列を、ス
イッチ回路部６０が順次スイッチング処理を行って直列
信号ｆに変換して出力する。
【００４０】なお、上記した各実施例では８点ＦＦＴを
例にとって説明したが、入力信号系列が２n（ｎは１以
上の整数）の場合にも、上記と同様にして２nＦＦＴ演
算器を構成することができる。また、本発明はＦＨＴ等
の他の関数変換演算器にも適用することができ、ＦＦＴ
に適用した場合と同様な作用効果を得ることができる。
また、本発明の関数変換演算器は１チップ素子として構
成するのが好ましく、画像処理や通信信号処理等に広く
利用することができる。
例にとって説明したが、入力信号系列が２n（ｎは１以
上の整数）の場合にも、上記と同様にして２nＦＦＴ演
算器を構成することができる。また、本発明はＦＨＴ等
の他の関数変換演算器にも適用することができ、ＦＦＴ
に適用した場合と同様な作用効果を得ることができる。
また、本発明の関数変換演算器は１チップ素子として構
成するのが好ましく、画像処理や通信信号処理等に広く
利用することができる。
【００４１】
【発明の効果】以上説明したように、本発明の関数変換
演算器によれば、アナログ回路を用いて構成し、関数変
換演算回路部に入力する信号の並びを変更し、或いは、
関数変換演算回路部から出力される信号の並びを変更す
るようにしたため、入力された信号系列の数が大きな場
合にあっても、バタフライ演算を並列処理によって迅速
に実現することができる。また、本発明の関数変換演算
器によれば、アナログ回路を構成するインピーダンス素
子にはコンデンサを用いたため、熱消費される電力を抑
えて消費電力を大幅に低減することができる。
演算器によれば、アナログ回路を用いて構成し、関数変
換演算回路部に入力する信号の並びを変更し、或いは、
関数変換演算回路部から出力される信号の並びを変更す
るようにしたため、入力された信号系列の数が大きな場
合にあっても、バタフライ演算を並列処理によって迅速
に実現することができる。また、本発明の関数変換演算
器によれば、アナログ回路を構成するインピーダンス素
子にはコンデンサを用いたため、熱消費される電力を抑
えて消費電力を大幅に低減することができる。
【図１】本発明の一実施例に係る関数変換演算器を示す
構成図である。
構成図である。
【図２】本発明の一実施例に係るアナログシフトレジス
タを示す構成図である。
タを示す構成図である。
【図３】本発明の一実施例に係るサンプルホールド回路
を示す構成図である。
を示す構成図である。
【図４】バッファの例を示す構成図である。
【図５】アナログ直並列変換の動作を説明するタイムチ
ャートである。
ャートである。
【図６】加算器の一例を示す構成図である。
【図７】減算器の一例を示す構成図である。
【図８】乗算器の一例を示す構成図である。
【図９】本発明の他の一実施例に係る関数変換演算器を
示す構成図である。
示す構成図である。
【図１０】本発明の他の一実施例に係るアナログデマル
チプレクサを示す構成図である。
チプレクサを示す構成図である。
【図１１】本発明の他の一実施例に係るスイッチ制御部
を示す構成図である。
を示す構成図である。
【図１２】回転因子の性質を示す概念図である。
【図１３】４点ＤＦＴによる信号に流れを示す概念図で
ある。
ある。
【図１４】２点ＤＦＴによる信号に流れを示す概念図で
ある。
ある。
【図１５】８点ＦＦＴによる信号の流れを示す概念図で
ある。
ある。
【図１６】８点ＦＦＴによる信号の流れを示す概念図で
ある。
ある。
１・・・アナログ直並列変換回路部（アナログシフトレ
ジスタ）、２・・・加算器、 ３・・・減算器、４−
０，４−１，４−２，４−３・・・乗算器、５・・・関
数変換演算回路部、 ６，６０・・・スイッチ回路部、
７・・・制御部、５０・・・アナログ直並列変換回路部
（アナログデマルチプレクサ）、ａ・・・アナログ信号
系列、 ｆ・・・出力される直列信号系列、ｘ0〜ｘ7・
・・入力される並列信号系列、Ｘ0〜Ｘ7・・・出力され
る並列信号系列、
ジスタ）、２・・・加算器、 ３・・・減算器、４−
０，４−１，４−２，４−３・・・乗算器、５・・・関
数変換演算回路部、 ６，６０・・・スイッチ回路部、
７・・・制御部、５０・・・アナログ直並列変換回路部
（アナログデマルチプレクサ）、ａ・・・アナログ信号
系列、 ｆ・・・出力される直列信号系列、ｘ0〜ｘ7・
・・入力される並列信号系列、Ｘ0〜Ｘ7・・・出力され
る並列信号系列、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 周 長明 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 寿 国梁 東京都世田谷区北沢３−５−18 株式会社 鷹山内
Claims (7)
- 【請求項１】 離散信号系列を関数変換処理する関数変
換演算器において、 複数の入力端子と当該入力端子と同数の出力端子とを有
するとともに、複数の加算器、減算器及び乗算器を有し
て所定の関数変換を行うバタフライ演算回路が当該入力
端子から当該出力端子へ至る経路に構成された関数変換
演算回路部と、 入力されたアナログ信号系列を並列な離散信号系列に変
換して前記入力端子に供給するアナログ直並列変換回路
部と、 バタフライ演算されて前記出力端子から得られる信号系
列をスイッチング処理によって直列な信号系列に変換す
るスイッチ回路部と、 予め設定された手順に基づき前記スイッチ回路部を制御
して前記出力端子から得られる各信号系列を所定の順序
で直列信号系列に変換させる制御部と、 を備えたことを特徴とする関数変換演算器。 - 【請求項２】 請求項１に記載の関数変換演算器におい
て、 アナログ直並列変換回路部は、並列変換される離散信号
数と同数のサンプルホールド回路を有したアナログシフ
トレジスタを備え、 各サンプルホールド回路は、直列接続されて互いにクロ
ックに対して相反して開閉動作する一対のスイッチと、
各スイッチの出力信号を保持するコンデンサと、コンデ
ンサが保持した信号を出力するバッファとを有し、直列
接続されたスイッチに入力されたアナログ信号系列をク
ロックに同期して並列な離散信号系列に変換することを
特徴とする関数変換演算器。 - 【請求項３】 離散信号系列を関数変換処理する関数変
換演算器において、 複数の入力端子と当該入力端子と同数の出力端子とを有
するとともに、複数の加算器、減算器及び乗算器を有し
て所定の関数変換を行うバタフライ演算回路が当該入力
端子から当該出力端子へ至る経路に構成された関数変換
演算回路部と、 入力されたアナログ信号系列を並列な離散信号系列に変
換するとともに所定の順序に並べ換えて前記入力端子に
供給するアナログ直並列変換回路部と、 バタフライ演算されて前記出力端子から得られる信号系
列を順次スイッチング処理によって直列な信号系列に変
換するスイッチ回路部と、 を備えたことを特徴とする関数変換演算器。 - 【請求項４】 請求項３に記載の関数変換演算器におい
て、 アナログ直並列変換回路部はアナログデマルチプレクサ
を有し、 アナログデマルチプレクサは、入力されたアナログ信号
系列を並列変換される離散信号数で所定の順序に切り換
え出力するスイッチと、スイッチから出力された信号を
それぞれ保持する複数のコンデンサと、各コンデンサが
保持した信号を互いに同期して出力する複数のバッファ
とを有し、入力されたアナログ信号系列を所定の順序で
並列変換して前記関数変換演算回路部のそれそれの入力
端子に供給することを特徴とする関数変換演算器。 - 【請求項５】 請求項１乃至請求項４のいずれか１項に
記載の関数変換演算器において、 関数変換演算回路部に備えられた加算器は、オペアンプ
と、当該オペアンプに対する複数の入力インピーダンス
素子と、当該オペアンプに対する帰還インピーダンス素
子とを有し、入力インピーダンス素子及び帰還インピー
ダンス素子は互いにインピーダンス値が等しいコンデン
サにより構成されていることを特徴とする関数変換演算
器。 - 【請求項６】 請求項１乃至請求項４のいずれか１項に
記載の関数変換演算器において、 関数変換演算回路部に備えられた減算器は、オペアンプ
と、当該オペアンプに対する複数の入力インピーダンス
素子と、当該オペアンプに対する帰還インピーダンス素
子とを有した差動増幅器によって構成され、入力インピ
ーダンス素子及び帰還インピーダンス素子は互いにイン
ピーダンス値が等しいコンデンサにより構成されている
ことを特徴とする関数変換演算器。 - 【請求項７】 請求項１乃至請求項４のいずれか１項に
記載の関数変換演算器において、 関数変換演算回路部に備えられた乗算器は、オペアンプ
と、当該オペアンプに対する入力インピーダンス素子
と、当該オペアンプに対する帰還インピーダンス素子と
を有し、入力インピーダンス素子と帰還インピーダンス
素子は乗算値を決定するインピーダンス値のコンデンサ
により構成されていることを特徴とする関数変換演算
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07947296A JP3727406B2 (ja) | 1996-03-07 | 1996-03-07 | 関数変換演算器 |
| US08/812,650 US5959875A (en) | 1996-03-07 | 1997-03-07 | Analog signal characterizer for functional transformation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07947296A JP3727406B2 (ja) | 1996-03-07 | 1996-03-07 | 関数変換演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09245109A true JPH09245109A (ja) | 1997-09-19 |
| JP3727406B2 JP3727406B2 (ja) | 2005-12-14 |
Family
ID=13690840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07947296A Expired - Lifetime JP3727406B2 (ja) | 1996-03-07 | 1996-03-07 | 関数変換演算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5959875A (ja) |
| JP (1) | JP3727406B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017515337A (ja) * | 2014-04-17 | 2017-06-08 | ライ ラディオテレヴィズィオーネ イタリアーナ エッセ．ピー．アー． | 軌道角運動量を持つ電磁モードを有する信号を送信及び／又は受信するためのシステム、並びに、そのデバイス及び方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11259454A (ja) * | 1998-03-09 | 1999-09-24 | Sharp Corp | フーリエ変換装置 |
| CA2416525A1 (en) * | 2000-08-09 | 2002-02-14 | Astrazeneca Ab | Indole, azaindole and indazole derivatives having vegf inhibiting activity |
| US6957241B2 (en) * | 2002-02-14 | 2005-10-18 | Gallitzin Allegheny Llc | FFT and FHT engine |
| US6954423B2 (en) * | 2003-01-21 | 2005-10-11 | Tinker Frank A | Analog implementation of linear transforms |
| JPWO2012014876A1 (ja) | 2010-07-27 | 2013-09-12 | 日本電気株式会社 | 信号検出装置、その制御方法、プログラム及び無線通信装置 |
| US9876487B2 (en) | 2013-09-27 | 2018-01-23 | International Business Machines Corporation | Contactless readable programmable transponder to monitor chip join |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4288858A (en) * | 1979-10-01 | 1981-09-08 | General Electric Company | Inverse two-dimensional transform processor |
-
1996
- 1996-03-07 JP JP07947296A patent/JP3727406B2/ja not_active Expired - Lifetime
-
1997
- 1997-03-07 US US08/812,650 patent/US5959875A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017515337A (ja) * | 2014-04-17 | 2017-06-08 | ライ ラディオテレヴィズィオーネ イタリアーナ エッセ．ピー．アー． | 軌道角運動量を持つ電磁モードを有する信号を送信及び／又は受信するためのシステム、並びに、そのデバイス及び方法 |
| JP2020039129A (ja) * | 2014-04-17 | 2020-03-12 | ライ ラディオテレヴィズィオーネ イタリアーナ エッセ．ピー．アー． | 軌道角運動量を持つ電磁モードを有する信号を送信及び／又は受信するためのシステム、並びに、そのデバイス及び方法 |
| US10665960B2 (en) | 2014-04-17 | 2020-05-26 | Rai Radiotelevisione Italiana S.P.A. | System for transmission and/or reception of signals having electromagnetic modes with orbital angular momentum, and device and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3727406B2 (ja) | 2005-12-14 |
| US5959875A (en) | 1999-09-28 |
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