JPH09232482A - 半導体の表面処理方法および半導体装置 - Google Patents
半導体の表面処理方法および半導体装置Info
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- JPH09232482A JPH09232482A JP8036138A JP3613896A JPH09232482A JP H09232482 A JPH09232482 A JP H09232482A JP 8036138 A JP8036138 A JP 8036138A JP 3613896 A JP3613896 A JP 3613896A JP H09232482 A JPH09232482 A JP H09232482A
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- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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Abstract
(57)【要約】
【課題】 半導体チップの放熱部の放熱効果を増大させ
る。 【解決手段】 酸素が過剰に含まれるエッチングガス中
で反応性ドライエッチング装置により、シリコンウエハ
１２ａ上の露出面をドライエッチング処理を行うことに
より、エッチングガスと反応して生成されるシリコン化
合物を酸化させてシリコン上は１２ａの表面に堆積さ
せ、これをエッチングのマスク部材として利用すること
により、エッチング処理を継続したときにその部分を頂
点とした微小なシリコン柱状突起４を多数形成する。こ
れにより、半導体チップ１の放熱部３の表面積を飛躍的
に増大させることができ、放熱効果を向上させることが
できる。
る。 【解決手段】 酸素が過剰に含まれるエッチングガス中
で反応性ドライエッチング装置により、シリコンウエハ
１２ａ上の露出面をドライエッチング処理を行うことに
より、エッチングガスと反応して生成されるシリコン化
合物を酸化させてシリコン上は１２ａの表面に堆積さ
せ、これをエッチングのマスク部材として利用すること
により、エッチング処理を継続したときにその部分を頂
点とした微小なシリコン柱状突起４を多数形成する。こ
れにより、半導体チップ１の放熱部３の表面積を飛躍的
に増大させることができ、放熱効果を向上させることが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の放熱
効果を向上させたり、電極形成部の接触抵抗を低下させ
たりする場合の表面処理に好適な半導体の表面処理方法
およびその半導体の表面処理方法を適用した半導体装置
に関する。
効果を向上させたり、電極形成部の接触抵抗を低下させ
たりする場合の表面処理に好適な半導体の表面処理方法
およびその半導体の表面処理方法を適用した半導体装置
に関する。
【０００２】
【発明が解決しようとする課題】近年、半導体素子にお
いては集積回路の高密度、超微細化が進んでおり、シリ
コン半導体基板の内部構造における微細加工技術が進歩
してきている。また、このような技術傾向に伴って、実
装技術においても、実装密度を向上させるために、半導
体チップをリードフレームに載置してボンディングワイ
ヤで接続するという従来の方式から、半導体チップの表
面の電極部分にＡｕバンプなどを形成して直接実装基板
に接続するフリップチップ実装方式が用いられるように
なってきている。
いては集積回路の高密度、超微細化が進んでおり、シリ
コン半導体基板の内部構造における微細加工技術が進歩
してきている。また、このような技術傾向に伴って、実
装技術においても、実装密度を向上させるために、半導
体チップをリードフレームに載置してボンディングワイ
ヤで接続するという従来の方式から、半導体チップの表
面の電極部分にＡｕバンプなどを形成して直接実装基板
に接続するフリップチップ実装方式が用いられるように
なってきている。
【０００３】この場合に、半導体チップ内で発生する熱
を放出するメカニズムとしては、従来方式のものにおい
てはリードフレームを介して放熱するヒートシンク構造
となっているので放熱性の点では通常では問題がない
が、フリップチップ実装方式では、半導体チップの裏面
が露出した状態で実装されるので、その半導体チップ内
部で発生する熱量が大きい場合には十分に外部に放熱し
きれなくなって、その放熱性に問題が出てくる場合があ
る。
を放出するメカニズムとしては、従来方式のものにおい
てはリードフレームを介して放熱するヒートシンク構造
となっているので放熱性の点では通常では問題がない
が、フリップチップ実装方式では、半導体チップの裏面
が露出した状態で実装されるので、その半導体チップ内
部で発生する熱量が大きい場合には十分に外部に放熱し
きれなくなって、その放熱性に問題が出てくる場合があ
る。
【０００４】そこで、従来では、このようなフリップチ
ップ実装方式の場合でも十分な放熱効果が得られるよう
にしたものが考えられている。すなわち、例えば、特開
平６−１２０２９５号公報あるいは特開平６−１４０４
６６号公報に示されるものでは、いずれのものにおいて
もフリップチップ実装において半導体チップの裏面側か
らの放熱効果を向上させるために、フォトレジスト等に
より形成したパターンに基づいてエッチングを行うこと
により凹状溝部を形成し、これによって放熱面の面積を
増大させようとするものである。
ップ実装方式の場合でも十分な放熱効果が得られるよう
にしたものが考えられている。すなわち、例えば、特開
平６−１２０２９５号公報あるいは特開平６−１４０４
６６号公報に示されるものでは、いずれのものにおいて
もフリップチップ実装において半導体チップの裏面側か
らの放熱効果を向上させるために、フォトレジスト等に
より形成したパターンに基づいてエッチングを行うこと
により凹状溝部を形成し、これによって放熱面の面積を
増大させようとするものである。
【０００５】しかしながら、上述のような従来構成のも
のでは、半導体チップの裏面に凹状溝部を形成する際
に、フォトリソグラフィ工程を経るために、その凹状溝
部のサイズはフォトリソグラフィのパターンに依存する
ことになり、上述の例では、深さを５０μｍとしたとき
に表面積が２倍に、また深さを１００μｍ程度としたと
きに表面積が３倍程度に増加させることができるとされ
ているが、全体として飛躍的な増加を達成するには至っ
ていない。上記の例では、この点に鑑みて、さらに放熱
板を裏面に取着することによりさらなる放熱効果の向上
を図るようにしている。
のでは、半導体チップの裏面に凹状溝部を形成する際
に、フォトリソグラフィ工程を経るために、その凹状溝
部のサイズはフォトリソグラフィのパターンに依存する
ことになり、上述の例では、深さを５０μｍとしたとき
に表面積が２倍に、また深さを１００μｍ程度としたと
きに表面積が３倍程度に増加させることができるとされ
ているが、全体として飛躍的な増加を達成するには至っ
ていない。上記の例では、この点に鑑みて、さらに放熱
板を裏面に取着することによりさらなる放熱効果の向上
を図るようにしている。
【０００６】また、上述の問題とは異なり、半導体集積
回路の高密度集積化が進行するにしたがって、素子間を
接続する電極金属を半導体表面に形成する際に、その電
極形成部の面積も非常に狭くなってきている。したがっ
て、シリコンなどの半導体の表面と電極金属との接触面
積が狭くなるために、その部分での接触抵抗が増大する
ことになり、電流容量が制約されてくるという問題があ
る。
回路の高密度集積化が進行するにしたがって、素子間を
接続する電極金属を半導体表面に形成する際に、その電
極形成部の面積も非常に狭くなってきている。したがっ
て、シリコンなどの半導体の表面と電極金属との接触面
積が狭くなるために、その部分での接触抵抗が増大する
ことになり、電流容量が制約されてくるという問題があ
る。
【０００７】本発明は、上記事情に鑑みてなされたもの
で、その目的は、半導体装置などの内部で発生する熱を
効率良く放熱するための放熱部の表面積や電極形成部の
表面積を飛躍的に増大させることが可能となる半導体の
表面処理方法およびその方法を用いて形成した半導体装
置を提供することにある。
で、その目的は、半導体装置などの内部で発生する熱を
効率良く放熱するための放熱部の表面積や電極形成部の
表面積を飛躍的に増大させることが可能となる半導体の
表面処理方法およびその方法を用いて形成した半導体装
置を提供することにある。
【０００８】
【課題を解決するための手段】請求項１の発明によれ
ば、半導体基体の処理対象表面に半導体酸化物粒子を配
置した状態でドライエッチング処理を行うことにより、
その半導体酸化物粒子をマスク部材として作用させてエ
ッチングを行うことができ、これによって半導体酸化物
粒子の部分を中心として錐状をなす微小な柱状突起を多
数形成することができるようになり、その表面積を大幅
に拡大することができるようになる。この結果、表面積
を大きくする必要がある表面処理過程においては簡単に
これを形成することができるようになり、放熱面積や電
極金属との接触面積の増大を図ることができるようにな
る。
ば、半導体基体の処理対象表面に半導体酸化物粒子を配
置した状態でドライエッチング処理を行うことにより、
その半導体酸化物粒子をマスク部材として作用させてエ
ッチングを行うことができ、これによって半導体酸化物
粒子の部分を中心として錐状をなす微小な柱状突起を多
数形成することができるようになり、その表面積を大幅
に拡大することができるようになる。この結果、表面積
を大きくする必要がある表面処理過程においては簡単に
これを形成することができるようになり、放熱面積や電
極金属との接触面積の増大を図ることができるようにな
る。
【０００９】請求項２記載の発明によれば、上述の表面
処理過程で半導体基体に配置する半導体酸化物粒子をド
ライエッチング処理の過程で自動的に生成配置させるこ
とができる。すなわち、ドライエッチング処理の雰囲気
を酸素過剰な状態とすることにより、ドライエッチング
によりエッチングガスと半導体基体が反応して生成する
化合物をさらに酸化させることにより処理対象表面上に
残留させることができるようになり、これによって自動
的にマスク部材を配置させることができるようになる。
処理過程で半導体基体に配置する半導体酸化物粒子をド
ライエッチング処理の過程で自動的に生成配置させるこ
とができる。すなわち、ドライエッチング処理の雰囲気
を酸素過剰な状態とすることにより、ドライエッチング
によりエッチングガスと半導体基体が反応して生成する
化合物をさらに酸化させることにより処理対象表面上に
残留させることができるようになり、これによって自動
的にマスク部材を配置させることができるようになる。
【００１０】請求項３記載の発明によれば、半導体装置
において、上述のようにして放熱面を形成しているの
で、例えば、内部で発生する熱を放出する場合に重要な
要素となる表面積を大幅に拡大させることができるよう
になり、熱抵抗を低下させて放熱効果を向上させること
ができるようになる。これによって、例えば、半導体装
置を、いわゆるフェイスダウンでフリップチップ実装す
る場合でも、裏面側に放熱面を形成することで半導体装
置の外部に効率良く放熱を行うことができるようにな
る。
において、上述のようにして放熱面を形成しているの
で、例えば、内部で発生する熱を放出する場合に重要な
要素となる表面積を大幅に拡大させることができるよう
になり、熱抵抗を低下させて放熱効果を向上させること
ができるようになる。これによって、例えば、半導体装
置を、いわゆるフェイスダウンでフリップチップ実装す
る場合でも、裏面側に放熱面を形成することで半導体装
置の外部に効率良く放熱を行うことができるようにな
る。
【００１１】請求項４記載の発明によれば、上記の構成
に加えて、放熱面と面接触する状態で放熱用熱伝導膜を
設けるので両者の間の熱伝導性を向上させることがで
き、内部で発生する熱の放熱効果を向上させることがで
き、さらには、多数の微小な柱状突起を機械的に保護す
ることができるので、機械的強度の補強をすることもで
きるようになる。
に加えて、放熱面と面接触する状態で放熱用熱伝導膜を
設けるので両者の間の熱伝導性を向上させることがで
き、内部で発生する熱の放熱効果を向上させることがで
き、さらには、多数の微小な柱状突起を機械的に保護す
ることができるので、機械的強度の補強をすることもで
きるようになる。
【００１２】請求項５記載の発明によれば、半導体基板
に形成した半導体素子の電極形成部に電極用導電部材を
形成するときに、電極形成部を前述のドライエッチング
処理により多数の微小な柱状突起を形成した状態として
いるので、エッチング処理をしない場合に比べて両者の
間の接触面積を大幅に増大させることができ、その接触
抵抗を小さくすることができる。これにより、半導体素
子の電気的特性の向上を図ることができると共に、通電
時の接触抵抗による発熱を抑制することもできるように
なる。
に形成した半導体素子の電極形成部に電極用導電部材を
形成するときに、電極形成部を前述のドライエッチング
処理により多数の微小な柱状突起を形成した状態として
いるので、エッチング処理をしない場合に比べて両者の
間の接触面積を大幅に増大させることができ、その接触
抵抗を小さくすることができる。これにより、半導体素
子の電気的特性の向上を図ることができると共に、通電
時の接触抵抗による発熱を抑制することもできるように
なる。
【００１３】請求項６記載の発明によれば、柱状突起の
寸法をこのように設定することで、機械的な損傷の発生
を抑制しながら、放熱効果の向上および電気的特性の向
上を図ることができる。
寸法をこのように設定することで、機械的な損傷の発生
を抑制しながら、放熱効果の向上および電気的特性の向
上を図ることができる。
【００１４】
【発明の実施の形態】以下、本発明をシリコン半導体素
子に適用した場合の第１の実施例について図１ないし図
３を参照しながら説明する。図３は本発明の半導体の表
面処理方法を用いて放熱部を形成した半導体装置である
半導体チップ１の模式的な断面を示したもので、半導体
チップ１の表面（下面）１ａ側には図示しない半導体素
子が作り込まれており、その周囲部には外部に信号を取
り出すための電極部が形成されている。電極部には、フ
リップチップ接合による実装用のバンプ２が形成されて
いる。
子に適用した場合の第１の実施例について図１ないし図
３を参照しながら説明する。図３は本発明の半導体の表
面処理方法を用いて放熱部を形成した半導体装置である
半導体チップ１の模式的な断面を示したもので、半導体
チップ１の表面（下面）１ａ側には図示しない半導体素
子が作り込まれており、その周囲部には外部に信号を取
り出すための電極部が形成されている。電極部には、フ
リップチップ接合による実装用のバンプ２が形成されて
いる。
【００１５】半導体チップ１の裏面（上面）１ｂ側に
は、放熱面部である放熱部３が形成されている。この放
熱部３には、図中に模式的に示すように、多数の微小な
シリコン柱状突起４が形成されている。このシリコン柱
状突起４は、本発明でいうところの半導体の表面処理方
法であるドライエッチング処理により形成するもので、
例えば、高さ寸法が５〜１０μｍで、１０μｍ×１０μ
ｍ四方の面内に１００〜３００個程度形成されており、
これによって、表面処理を行わない場合に比べて表面積
が数百倍程度に増大されている。
は、放熱面部である放熱部３が形成されている。この放
熱部３には、図中に模式的に示すように、多数の微小な
シリコン柱状突起４が形成されている。このシリコン柱
状突起４は、本発明でいうところの半導体の表面処理方
法であるドライエッチング処理により形成するもので、
例えば、高さ寸法が５〜１０μｍで、１０μｍ×１０μ
ｍ四方の面内に１００〜３００個程度形成されており、
これによって、表面処理を行わない場合に比べて表面積
が数百倍程度に増大されている。
【００１６】このような半導体チップ１は、実装基板５
の上面に対して半導体素子が形成された表面１ａ側を対
向するようにして実装されており、実装基板５の上面に
形成されている電極パターン６と半導体チップ１のバン
プ２とが電気的に接触するように配置固定される。
の上面に対して半導体素子が形成された表面１ａ側を対
向するようにして実装されており、実装基板５の上面に
形成されている電極パターン６と半導体チップ１のバン
プ２とが電気的に接触するように配置固定される。
【００１７】この構成により、半導体チップ１の内部で
発生した熱は放熱部３のシリコン柱状突起４から空気中
に放出されるようになり、このとき、ドライエッチング
処理をしていない平坦に形成された従来のものに比べて
その表面積が数百倍程度大きくなっているので、その表
面積の増大に比例して放熱効果が飛躍的に向上され、半
導体装置としての特性も優れたものとなる。
発生した熱は放熱部３のシリコン柱状突起４から空気中
に放出されるようになり、このとき、ドライエッチング
処理をしていない平坦に形成された従来のものに比べて
その表面積が数百倍程度大きくなっているので、その表
面積の増大に比例して放熱効果が飛躍的に向上され、半
導体装置としての特性も優れたものとなる。
【００１８】さて、次に、上述の半導体チップ１の放熱
部３の形成方法であるドライエッチング処理の内容につ
いて詳述する。図２にはドライエッチング装置としての
反応性イオンエッチング装置（ＲＩＥ：reactive ion e
tching）７の概略的な構成を示している。この図２にお
いて、ドライエッチング処理が行われる反応室８は、エ
ッチングガスが導入される導入口８ａが設けられると共
に、排気減圧用のターボポンプ９を介して排気口８ｂが
設けられている。
部３の形成方法であるドライエッチング処理の内容につ
いて詳述する。図２にはドライエッチング装置としての
反応性イオンエッチング装置（ＲＩＥ：reactive ion e
tching）７の概略的な構成を示している。この図２にお
いて、ドライエッチング処理が行われる反応室８は、エ
ッチングガスが導入される導入口８ａが設けられると共
に、排気減圧用のターボポンプ９を介して排気口８ｂが
設けられている。
【００１９】反応室８の内部の上下の各面には高周波電
圧を印加するための電極板１０ａ，１０ｂが配置されて
いる。これらの電極板１０ａ，１０ｂ間には高周波電源
１１から高周波出力が印加されるようになっている。表
面処理を行う半導体基体としてのシリコンウエハ１２は
下側の電極１０ｂ上に載置されるようになっている。ま
た、反応室８の外周部にはマグネット１３が配置され、
反応室８内に磁界を作用させてプラズマを生成させるよ
うになっている。
圧を印加するための電極板１０ａ，１０ｂが配置されて
いる。これらの電極板１０ａ，１０ｂ間には高周波電源
１１から高周波出力が印加されるようになっている。表
面処理を行う半導体基体としてのシリコンウエハ１２は
下側の電極１０ｂ上に載置されるようになっている。ま
た、反応室８の外周部にはマグネット１３が配置され、
反応室８内に磁界を作用させてプラズマを生成させるよ
うになっている。
【００２０】上記のドライエッチング装置７において、
シリコンウエハ１２が反応室８内の電極１０ｂ上に載置
された状態で起動されると、反応室８内はターボポンプ
９により排気され、真空に引かれた状態でエッチングガ
スが導入口８ａから所定量だけ導入される。そして、高
周波電源１１により高周波出力が電極１０ａ，１０ｂ間
に印加されると共にマグネット１３により磁界が作用さ
れた状態とされると、反応室８内にプラズマが発生し、
このプラズマによってシリコンウエハ１２がエッチング
されるようになる。
シリコンウエハ１２が反応室８内の電極１０ｂ上に載置
された状態で起動されると、反応室８内はターボポンプ
９により排気され、真空に引かれた状態でエッチングガ
スが導入口８ａから所定量だけ導入される。そして、高
周波電源１１により高周波出力が電極１０ａ，１０ｂ間
に印加されると共にマグネット１３により磁界が作用さ
れた状態とされると、反応室８内にプラズマが発生し、
このプラズマによってシリコンウエハ１２がエッチング
されるようになる。
【００２１】この場合、ドライエッチング装置７で実施
するエッチング処理は異方性エッチングを行うためのも
のであるから、エッチングガスとしては、Ｂｒ（臭素）
系のエッチングガス，Ｆ（フッ素）系のエッチングガス
および酸素（Ｏ2 ）を含んだ混合ガスを用い、特に、こ
のエッチング処理過程においては、酸素を過剰に含むエ
ッチングガスを採用しており、シリコン酸化物の微粒子
が析出する条件とされている。
するエッチング処理は異方性エッチングを行うためのも
のであるから、エッチングガスとしては、Ｂｒ（臭素）
系のエッチングガス，Ｆ（フッ素）系のエッチングガス
および酸素（Ｏ2 ）を含んだ混合ガスを用い、特に、こ
のエッチング処理過程においては、酸素を過剰に含むエ
ッチングガスを採用しており、シリコン酸化物の微粒子
が析出する条件とされている。
【００２２】具体的にエッチング条件を示す。反応室８
内の圧力は、１００±２０ｍTorrを基準とし、実際には
１００ｍTorrに設定している。次に、エッチングガスの
組成について示す。 エッチングガス 基準値 実施例 ＨＢｒ ３０〜５０SCCM ４０SCCM ＳｉＦ4 ８SCCM ４SCCM Ｈｅ−Ｏ2 ２０SCCM以上 ２０SCCM ＳＦ6 １SCCM以下 １SCCM （SCCM：standard cubic centimeter per minit ）
内の圧力は、１００±２０ｍTorrを基準とし、実際には
１００ｍTorrに設定している。次に、エッチングガスの
組成について示す。 エッチングガス 基準値 実施例 ＨＢｒ ３０〜５０SCCM ４０SCCM ＳｉＦ4 ８SCCM ４SCCM Ｈｅ−Ｏ2 ２０SCCM以上 ２０SCCM ＳＦ6 １SCCM以下 １SCCM （SCCM：standard cubic centimeter per minit ）
【００２３】なお、上述のエッチングガスの条件におい
ては、Ｈｅ−Ｏ2 ガスは下限値として２０SCCMが必要
で、過剰に含んだ設定とするほどシリコン酸化物の生成
量が多くなる。また、ＳＦ6 ガスは実際にはゼロであっ
てもこのエッチング処理に差支えないので、１SCCMを上
限値として設定している。
ては、Ｈｅ−Ｏ2 ガスは下限値として２０SCCMが必要
で、過剰に含んだ設定とするほどシリコン酸化物の生成
量が多くなる。また、ＳＦ6 ガスは実際にはゼロであっ
てもこのエッチング処理に差支えないので、１SCCMを上
限値として設定している。
【００２４】図１は、シリコンウエハ１２の裏面側に放
熱部３を形成する場合の過程を示すもので、図には１個
の半導体チップ１に相当するシリコンウエハ１２につい
て示している。すなわち、同図（ａ）には、シリコンウ
エハ１２の裏面１２ａつまり、図中上側の面が処理対象
表面に相当しており、放熱部３を形成すべき所定の部位
を露出させるようにフォトレジストパターン１４が形成
された状態のものが示されている。なお、このようなフ
ォトレジストパターン１４は必要に応じて設ければ良
く、全面に渡って放熱部を形成する場合には設ける必要
はない。
熱部３を形成する場合の過程を示すもので、図には１個
の半導体チップ１に相当するシリコンウエハ１２につい
て示している。すなわち、同図（ａ）には、シリコンウ
エハ１２の裏面１２ａつまり、図中上側の面が処理対象
表面に相当しており、放熱部３を形成すべき所定の部位
を露出させるようにフォトレジストパターン１４が形成
された状態のものが示されている。なお、このようなフ
ォトレジストパターン１４は必要に応じて設ければ良
く、全面に渡って放熱部を形成する場合には設ける必要
はない。
【００２５】次に、この状態のシリコンウエハ１２をド
ライエッチング装置７の反応室８内の電極１０ｂに載置
し、ドライエッチング処理を開始させると、プラズマ状
態のエッチングガスによりシリコンウエハ１２の裏面１
２ａの露出しているシリコンがエッチングガスと反応し
て化合物を形成し、この化合物は反応室８内に過剰に供
給されている酸素と反応して半導体酸化物粒子であるシ
リコン酸化物１５を形成する。このシリコン酸化物１５
は、微小な粒状をなすもので、シリコンウエハ１２の裏
面１２ａ上に一面に散在するようになる（同図（ｂ）参
照）。
ライエッチング装置７の反応室８内の電極１０ｂに載置
し、ドライエッチング処理を開始させると、プラズマ状
態のエッチングガスによりシリコンウエハ１２の裏面１
２ａの露出しているシリコンがエッチングガスと反応し
て化合物を形成し、この化合物は反応室８内に過剰に供
給されている酸素と反応して半導体酸化物粒子であるシ
リコン酸化物１５を形成する。このシリコン酸化物１５
は、微小な粒状をなすもので、シリコンウエハ１２の裏
面１２ａ上に一面に散在するようになる（同図（ｂ）参
照）。
【００２６】なお、通常のドライエッチング処理過程に
おいては、酸素が過剰に含まれる状態ではないので、化
合物はシリコンウエハ１２から離れた領域に散逸する
が、そのうちの一部は酸化することがある。しかし、シ
リコン酸化物が発生してもその量は少なく、通常はエッ
チングされた側壁部分に堆積するので、エッチング処理
が進行中のシリコンウエハ１２のエッチング面に残留す
ることはない。換言すれば、このようにシリコン酸化物
１５がエッチング中のシリコンウエハ１２上に残留する
ことは、通常のエッチング処理では望ましくない現象で
あるが、本発明においては、逆に、このような現象を積
極的に発生させる条件を設定することにより成し得たも
のである。
おいては、酸素が過剰に含まれる状態ではないので、化
合物はシリコンウエハ１２から離れた領域に散逸する
が、そのうちの一部は酸化することがある。しかし、シ
リコン酸化物が発生してもその量は少なく、通常はエッ
チングされた側壁部分に堆積するので、エッチング処理
が進行中のシリコンウエハ１２のエッチング面に残留す
ることはない。換言すれば、このようにシリコン酸化物
１５がエッチング中のシリコンウエハ１２上に残留する
ことは、通常のエッチング処理では望ましくない現象で
あるが、本発明においては、逆に、このような現象を積
極的に発生させる条件を設定することにより成し得たも
のである。
【００２７】上述の状態でさらにエッチング処理が進行
すると、シリコンウエハ１２上に残留したシリコン酸化
物１５は、ドライエッチング処理におけるマスク部材と
して機能することになり、したがって、シリコン酸化物
１５が位置している部分を除いて下方にエッチングが進
行していく。これにより、同図（ｃ）に示すように、シ
リコン酸化物１５の位置している部分を頂点とした円錐
状のシリコン柱状突起４が多数形成されるようになる。
すると、シリコンウエハ１２上に残留したシリコン酸化
物１５は、ドライエッチング処理におけるマスク部材と
して機能することになり、したがって、シリコン酸化物
１５が位置している部分を除いて下方にエッチングが進
行していく。これにより、同図（ｃ）に示すように、シ
リコン酸化物１５の位置している部分を頂点とした円錐
状のシリコン柱状突起４が多数形成されるようになる。
【００２８】この後、フォトレジストパターン１４をシ
リコン酸化物１５と共に除去すると、シリコンウエハ１
２ａの裏面に放熱部３が形成された状態となり、これを
チップに切断することにより、前述の半導体チップ１が
得られるようになる（同図（ｄ）参照）。なお、上述の
状態においては、例えば、シリコンウエハ１２ａの裏面
には、５〜１０μｍのシリコン柱状突起４が１０×１０
μｍの領域内に１００〜３００個程度形成される。そし
て、これによって実質的に表面積を数百倍に飛躍的に増
大させることができる。
リコン酸化物１５と共に除去すると、シリコンウエハ１
２ａの裏面に放熱部３が形成された状態となり、これを
チップに切断することにより、前述の半導体チップ１が
得られるようになる（同図（ｄ）参照）。なお、上述の
状態においては、例えば、シリコンウエハ１２ａの裏面
には、５〜１０μｍのシリコン柱状突起４が１０×１０
μｍの領域内に１００〜３００個程度形成される。そし
て、これによって実質的に表面積を数百倍に飛躍的に増
大させることができる。
【００２９】この場合、放熱部３の表面積は、シリコン
柱状突起４を微小な円錐と考えると、ドライエッチング
処理をしない場合には円錐の底面の面積に相当し、ドラ
イエッチング処理を行うことにより円錐面の面積に相当
するようになる。したがって、その表面積の比は、概略
的には底面の半径に対するエッチング深さ寸法となり、
微小な円錐を高く形成するほど放熱部３の表面積を増大
させることができるようになる。
柱状突起４を微小な円錐と考えると、ドライエッチング
処理をしない場合には円錐の底面の面積に相当し、ドラ
イエッチング処理を行うことにより円錐面の面積に相当
するようになる。したがって、その表面積の比は、概略
的には底面の半径に対するエッチング深さ寸法となり、
微小な円錐を高く形成するほど放熱部３の表面積を増大
させることができるようになる。
【００３０】このような本実施例によれば、酸素を過剰
に含んだエッチングガスを使用してＲＩＥドライエッチ
ング処理を行うことにより、半導体チップ１の裏面の放
熱部３の表面に微小なシリコン柱状突起４を多数形成す
ることができ、これによって放熱部３の表面積を飛躍的
に増大させてその放熱効果の増大を図ることができるよ
うになる。
に含んだエッチングガスを使用してＲＩＥドライエッチ
ング処理を行うことにより、半導体チップ１の裏面の放
熱部３の表面に微小なシリコン柱状突起４を多数形成す
ることができ、これによって放熱部３の表面積を飛躍的
に増大させてその放熱効果の増大を図ることができるよ
うになる。
【００３１】図４および図５は本発明の第２の実施例を
示すもので、第１の実施例と異なるところは、半導体チ
ップ１の放熱部３に熱伝導膜１６を形成したところであ
る。すなわち、第１の実施例のようにして半導体チップ
１上に形成された放熱部３のシリコン柱状突起４の部分
を覆うようにして銅（Ｃｕ）や金（Ａｕ）などの熱伝導
性の高い金属薄膜が真空蒸着やＣＶＤ（chemical vapor
deposition ）法あるいはメッキ処理などによって形成
されたものである。
示すもので、第１の実施例と異なるところは、半導体チ
ップ１の放熱部３に熱伝導膜１６を形成したところであ
る。すなわち、第１の実施例のようにして半導体チップ
１上に形成された放熱部３のシリコン柱状突起４の部分
を覆うようにして銅（Ｃｕ）や金（Ａｕ）などの熱伝導
性の高い金属薄膜が真空蒸着やＣＶＤ（chemical vapor
deposition ）法あるいはメッキ処理などによって形成
されたものである。
【００３２】図５はこのようにして得られた半導体チッ
プ１７を実装基板５に実装した状態で示すもので、この
ようなフリップチップ方式の実装においては、半導体チ
ップ１７内で発生する熱は放熱部３の多数のシリコン柱
状突起４を介して熱伝導膜１６に伝わり易くなるので、
全体としての放熱効果は一層向上するようになる。ま
た、このように熱伝導膜１６を形成することによりシリ
コン柱状突起４が機械的に補強されることになるので、
衝撃に対する強度が高くなる。
プ１７を実装基板５に実装した状態で示すもので、この
ようなフリップチップ方式の実装においては、半導体チ
ップ１７内で発生する熱は放熱部３の多数のシリコン柱
状突起４を介して熱伝導膜１６に伝わり易くなるので、
全体としての放熱効果は一層向上するようになる。ま
た、このように熱伝導膜１６を形成することによりシリ
コン柱状突起４が機械的に補強されることになるので、
衝撃に対する強度が高くなる。
【００３３】図６は本発明の第３の実施例を示すもの
で、第２の実施例と異なるところは、図５に示した実装
状態の半導体チップ１７を絶縁性の樹脂１８により被覆
したところである。この場合、半導体チップ１７の放熱
部３から熱伝導膜１６を介した外部への放熱効果を高く
するために、実装基板５と熱伝導膜１６との間に熱伝導
性の高い銅（Ｃｕ）あるいは金（Ａｕ）などのワイヤ１
９が例えば複数本接続されている。
で、第２の実施例と異なるところは、図５に示した実装
状態の半導体チップ１７を絶縁性の樹脂１８により被覆
したところである。この場合、半導体チップ１７の放熱
部３から熱伝導膜１６を介した外部への放熱効果を高く
するために、実装基板５と熱伝導膜１６との間に熱伝導
性の高い銅（Ｃｕ）あるいは金（Ａｕ）などのワイヤ１
９が例えば複数本接続されている。
【００３４】これによって、熱伝導膜１６から樹脂１８
を介して外部に放熱する機能に加えて、ワイヤ１９を介
して実装基板５側に熱を放出することができるようにな
り、一層放熱効果の向上を図ることができるようにな
る。
を介して外部に放熱する機能に加えて、ワイヤ１９を介
して実装基板５側に熱を放出することができるようにな
り、一層放熱効果の向上を図ることができるようにな
る。
【００３５】図７は本発明の第４の実施例を示すもの
で、以下、上述の各実施例と異なる部分について説明す
る。すなわち、このものは、例えばＭＯＳＦＥＴを例に
とって示すと、半導体素子に形成する金属電極をシリコ
ン基板の表面に形成する際に、そのシリコン基板の電極
形成部に上述したドライエッチング処理を行うことによ
り、その電極形成部に柱状のシリコン突起を形成するも
のである。
で、以下、上述の各実施例と異なる部分について説明す
る。すなわち、このものは、例えばＭＯＳＦＥＴを例に
とって示すと、半導体素子に形成する金属電極をシリコ
ン基板の表面に形成する際に、そのシリコン基板の電極
形成部に上述したドライエッチング処理を行うことによ
り、その電極形成部に柱状のシリコン突起を形成するも
のである。
【００３６】これは、例えば、図７に示すＭＯＳＦＥＴ
２０では、ゲート２１，２２の間の領域に電極形成部で
あるコンタクトホール２３が配置されており、このコン
タクトホール２３を介してシリコンウエハ２４に電極と
なる配線用の金属である例えばアルミニウム（Ａｌ）２
５を設けるものである。ゲート２１，２２のぞれぞれに
はゲート酸化膜２６ａ，２６ｂがこれらを覆うように設
けられており、それらの上に層間絶縁膜２７が形成さ
れ、コンタクトホール２３はその層間絶縁膜２７の一部
を開口させて形成したものである。
２０では、ゲート２１，２２の間の領域に電極形成部で
あるコンタクトホール２３が配置されており、このコン
タクトホール２３を介してシリコンウエハ２４に電極と
なる配線用の金属である例えばアルミニウム（Ａｌ）２
５を設けるものである。ゲート２１，２２のぞれぞれに
はゲート酸化膜２６ａ，２６ｂがこれらを覆うように設
けられており、それらの上に層間絶縁膜２７が形成さ
れ、コンタクトホール２３はその層間絶縁膜２７の一部
を開口させて形成したものである。
【００３７】この場合、コンタクトホール２３部分を開
口して露出した状態で、第１の実施例で述べたような酸
素過剰な雰囲気中でドライエッチング処理を行うことに
より、コンタクトホール２３部分のシリコンウエハ２４
上に多数の微小なシリコン柱状突起４を形成することが
できる。これにより、電極金属のアルミニウム２５を真
空蒸着などの方法により積層したときに、シリコンウエ
ハ２４とアルミニウム２５との間の接触面積が、その部
分に介在されるシリコン柱状突起４により飛躍的に増大
されることになり、その表面積が増大した分だけ接触抵
抗の大きさも低減させることができるようになり、換言
すれば、狭いコンタクトホール２３としながら、接触抵
抗の低い良好なオーミックコンタクトを得ることができ
るようになる。
口して露出した状態で、第１の実施例で述べたような酸
素過剰な雰囲気中でドライエッチング処理を行うことに
より、コンタクトホール２３部分のシリコンウエハ２４
上に多数の微小なシリコン柱状突起４を形成することが
できる。これにより、電極金属のアルミニウム２５を真
空蒸着などの方法により積層したときに、シリコンウエ
ハ２４とアルミニウム２５との間の接触面積が、その部
分に介在されるシリコン柱状突起４により飛躍的に増大
されることになり、その表面積が増大した分だけ接触抵
抗の大きさも低減させることができるようになり、換言
すれば、狭いコンタクトホール２３としながら、接触抵
抗の低い良好なオーミックコンタクトを得ることができ
るようになる。
【００３８】本発明は、上記実施例にのみ限定されるも
のではなく、次のように変形また拡張できる。ドライエ
ッチング処理の前に別途に半導体酸化粒子であるシリコ
ン酸化物粒子を配置するようにしても良い。ドライエッ
チング処理の時間やエッチングガスの設定条件は適宜変
更設定することができる。フリップチップ方式で実装す
る以外のものでも適用できる。パワー素子（パワートラ
ンジスタ，ＭＯＳＦＥＴ，ＩＧＢＴなど）や大電流用の
ＩＣチップなどで大きな効果が得られるが、他の半導体
素子やＩＣチップに適用することもできる。
のではなく、次のように変形また拡張できる。ドライエ
ッチング処理の前に別途に半導体酸化粒子であるシリコ
ン酸化物粒子を配置するようにしても良い。ドライエッ
チング処理の時間やエッチングガスの設定条件は適宜変
更設定することができる。フリップチップ方式で実装す
る以外のものでも適用できる。パワー素子（パワートラ
ンジスタ，ＭＯＳＦＥＴ，ＩＧＢＴなど）や大電流用の
ＩＣチップなどで大きな効果が得られるが、他の半導体
素子やＩＣチップに適用することもできる。
【図１】本発明の第１の実施例における柱状突起の形成
過程を示す模式的断面図
過程を示す模式的断面図
【図２】ドライエッチング装置の概略的構成図
【図３】基板に実装した状態で示す模式的断面図
【図４】本発明の第２の実施例を示す熱伝導膜を形成し
た状態で示す模式的断面図
た状態で示す模式的断面図
【図５】図３相当図
【図６】本発明の第３の実施例を示す図３相当図
【図７】本発明の第４の実施例を示す電極形成部の模式
的断面図
的断面図
１，１７は半導体チップ（半導体装置）、２はバンプ、
３は放熱部（放熱面部）、４はシリコン柱状突起、５は
実装基板、６は電極パターン、７は反応性イオンエッチ
ング装置、（ドライエッチング装置）、８は反応室、９
はターボポンプ、１０ａ，１０ｂは電極板、１１は高周
波電源、１２はシリコンウエハ（半導体基体）、１３は
マグネット、１４はフォトレジストパターン、１５はシ
リコン酸化物、１６は熱伝導膜、１８は樹脂、１９はワ
イヤ、２０はＭＯＳＦＥＴ（半導体装置）、２１，２２
はゲート、２３はコンタクトホール、２４はシリコンウ
エハ、２５は電極金属、２６ａ，２６ｂはゲート酸化
膜、２７は層間絶縁膜である。
３は放熱部（放熱面部）、４はシリコン柱状突起、５は
実装基板、６は電極パターン、７は反応性イオンエッチ
ング装置、（ドライエッチング装置）、８は反応室、９
はターボポンプ、１０ａ，１０ｂは電極板、１１は高周
波電源、１２はシリコンウエハ（半導体基体）、１３は
マグネット、１４はフォトレジストパターン、１５はシ
リコン酸化物、１６は熱伝導膜、１８は樹脂、１９はワ
イヤ、２０はＭＯＳＦＥＴ（半導体装置）、２１，２２
はゲート、２３はコンタクトホール、２４はシリコンウ
エハ、２５は電極金属、２６ａ，２６ｂはゲート酸化
膜、２７は層間絶縁膜である。
Claims (6)
- 【請求項１】 半導体基体の処理対象表面に微小な半導
体酸化物粒子をマスク部材として配置した状態でドライ
エッチング処理をすることによりその処理対象表面に多
数の微小な柱状突起を形成することを特徴とする半導体
の表面処理方法。 - 【請求項２】 前記半導体酸化物粒子は、前記ドライエ
ッチング処理を過剰酸素雰囲気中で行うことにより、ド
ライエッチング処理中に発生する半導体化合物を酸化さ
せて生成し、これを前記処理対象表面に残留させること
で配置させるようにしたことを特徴とする請求項１記載
の半導体の表面処理方法。 - 【請求項３】 半導体基板上に形成された半導体素子を
有する半導体装置において、 請求項１または２記載の半導体の表面処理方法により微
小な柱状突起が多数形成された放熱面部を備えているこ
とを特徴とする半導体装置。 - 【請求項４】 前記放熱面部と面接触するように形成さ
れた放熱用熱伝導膜を備えたことを特徴とする請求項３
記載の半導体装置。 - 【請求項５】 半導体基板上に形成された半導体素子を
有する半導体装置において、 電極用導電部材と電気的に接触する電極形成部を、請求
項１または２記載の半導体の表面処理方法により微小な
柱状突起が多数形成された状態に形成していることを特
徴とする半導体装置。 - 【請求項６】 前記柱状突起は、高さ寸法が５〜１０μ
ｍで底面の径寸法が０．３〜１．０μｍの円錐もしくは
円柱形状に形成されることを特徴とする請求項３ないし
５のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8036138A JPH09232482A (ja) | 1996-02-23 | 1996-02-23 | 半導体の表面処理方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8036138A JPH09232482A (ja) | 1996-02-23 | 1996-02-23 | 半導体の表面処理方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232482A true JPH09232482A (ja) | 1997-09-05 |
Family
ID=12461436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8036138A Pending JPH09232482A (ja) | 1996-02-23 | 1996-02-23 | 半導体の表面処理方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232482A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002067323A1 (en) * | 2001-02-23 | 2002-08-29 | Japan Science And Technology Corporation | Semiconductor device and its cooling surface forming method |
| US6936484B2 (en) | 1998-10-16 | 2005-08-30 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Method of manufacturing semiconductor device and semiconductor device |
| JP2007243104A (ja) * | 2006-03-13 | 2007-09-20 | Enzan Seisakusho Co Ltd | 半導体ウェハ |
| JP2009224783A (ja) * | 2008-03-17 | 2009-10-01 | Robert Bosch Gmbh | 半導体構成素子を備える装置、および半導体構成素子を備える装置の製造方法 |
| JP2015182465A (ja) * | 2014-03-21 | 2015-10-22 | ナルックス株式会社 | 成形型、光学素子及びそれらの製造方法 |
| JP2017143227A (ja) * | 2016-02-12 | 2017-08-17 | 株式会社村田製作所 | 半導体集積回路素子の放熱構造、ならびに、半導体集積回路素子及びその製造方法 |
| WO2018084272A1 (ja) * | 2016-11-02 | 2018-05-11 | 株式会社グローバルアイ | 基材表面に微細凸凹層を設けた放熱シートおよび放熱部材 |
| US10353119B2 (en) | 2012-11-16 | 2019-07-16 | Nalux Co., Ltd. | Method for manufacturing mold or optical element |
-
1996
- 1996-02-23 JP JP8036138A patent/JPH09232482A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6936484B2 (en) | 1998-10-16 | 2005-08-30 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Method of manufacturing semiconductor device and semiconductor device |
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| WO2018084272A1 (ja) * | 2016-11-02 | 2018-05-11 | 株式会社グローバルアイ | 基材表面に微細凸凹層を設けた放熱シートおよび放熱部材 |
| JPWO2018084272A1 (ja) * | 2016-11-02 | 2019-12-19 | 株式会社グローバルアイ | 基材表面に微細凸凹層を設けた放熱シートおよび放熱部材 |
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