JPH09219689A - 電子交換機の通話路系装置とタイムスロット割付方法 - Google Patents

Abstract

(57)【要約】 【課題】 時分割多重化されたディジタル信号を伝送す
るシリアルハイウェイのタイムスロットを、無駄なく有
効に使用することができる電子交換機の通話路系装置を
提供する。 【解決手段】 電子交換機の通話路系装置を、所定の数
のタイムスロットを含むフレームでディジタル信号を伝
送するシリアルハイウェイ７〜10と、シリアルハイウェ
イ７〜10からディジタル信号を入力してチャンネル交換
をした後シリアルハイウェイ７〜10へ出力する時分割ス
イッチ６と、シリアルハイウェイと７〜10のすべてに接
続され何れのシリアルハイウェイに対しても複数チャン
ネルのディジタル信号の入出力ができるライン回路２〜
５と、ライン回路２〜５にディジタル信号の入出力に使
用するシリアルハイウェイおよびタイムスロットを指示
する制御装置１とから構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子交換機の通話
路系装置とそのタイムスロット割付方法に関するもので
ある。

【０００２】

【従来の技術】電子交換機の通話路系装置は、一般的
に、複数のシリアルハイウェイを収容する時分割スイッ
チと、このシリアルハイウェイに接続される複数のライ
ン回路やトランクと、ライン回路やトランクを制御する
制御装置とから構成され、各ライン回路やトランクから
出力されるディジタル信号は、時分割多重化されてシリ
アルハイウェイにより時分割スイッチへ伝送されてい
た。

【０００３】より詳細には、各ライン回路やトランク
は、搭載する複数のコーデックによりアナログ音声信号
をシリアル化された８ビットのディジタル信号に変換
し、これらの各ディジタル信号をコーデック単位で時間
的にずらし、そして上りのシリアルハイウェイの所定の
タイムスロットに挿入して時分割スイッチへ送出する。
時分割スイッチは、シリアルハイウェイ上のディジタル
信号を入力し、チャンネルの交換をした後下りのシリア
ルハイウェイへ出力する。各ライン回路やトランクは、
下りのシリアルハイウェイの所定のタイムスロットから
ディジタル信号を取り込んでコーデック単位に分け、８
ビットのシリアル信号として該当するコーデックへ送出
する。各コーデックは、このディジタル信号をアナログ
信号に変換するものであった。

【０００４】ところで、電子交換機においては、各ライ
ン回路やトランクがディジタル信号を挿入または取り込
むために使用する上りまたは下りのシリアルハイウェイ
のタイムスロットは、従来ライントランク装置のスロッ
トに対して固定的に割り付けられたものであった。すな
わち、ライントランク装置は、ライン回路やトランクの
パッケージを物理的に収容するためのスロットと呼ばれ
るエリアを複数有し、タイムスロットは、この各スロッ
トに対して固定的に割り付けられていた。例えば、４回
路を搭載しているライン回路またはトランクのパッケー
ジを収容するための４回路用スロットに対しては４タイ
ムスロットが、８回路を搭載するライン回路またはトラ
ンクのパッケージを収容するための８回路用スロットに
対しては８タイムスロットがそれぞれ固定的に割り付け
られていた。

【０００５】ライントランク装置のスロットに対するタ
イムスロットの割付けを図２、図３に示す。

【０００６】図２は、時分割スイッチとライントランク
装置との間を５組（上り用と下り用とで１組）のシリア
ルハイウェイ#0〜#4で接続し、これらのライントランク
装置に20個の８回路用スロット#0〜#19 を設けた場合の
タイムスロット割付けの例である。図２(a) は、シリア
ルハイウェイ#0〜#4に対する８回路用スロット#0〜#19
の割付けを示し、図２(b) は、８回路用スロット#0〜#1
9 に対するシリアルハイウェイ#0〜#4の各タイムスロッ
トTS0 〜TS31の割付けを示している。例えば、シリアル
ハイウェイ#0に対しては４個のスロット#0〜#3が割り付
けられ、そしてスロット#0にはシリアルハイウェイ＃0
のタイムスロットTS0 〜TS７が、スロット#1にはタイム
スロットTS８〜TS15が、スロット#2にはタイムスロット
TS16〜TS23が、スロット#3にはタイムスロットTS24〜TS
31がそれぞれ割り付けられている。なお、シリアルハイ
ウェイ#0〜#4の１フレームは32個のタイムスロットから
なり、１タイムスロットにライン回路またはトランクの
１回路（１チャンネル）のディジタル信号を挿入するも
のとしている（後述の図３についても同様とする）。

【０００７】図３は、時分割スイッチとライントランク
装置との間を５組のシリアルハイウェイ#0〜#4で接続
し、このライントランク装置に10個の16回路用スロット
#0〜#9を設けた場合のタイムスロット割付けの例を示
す。例えば、シリアルハイウェイ#0に対しては２個のス
ロット#0、#1が割り付けられ、スロット#0にはタイムス
ロットTS0 〜TS15が、スロット#1にはタイムスロットTS
16〜TS31がそれぞれ割り付けられている。

【０００８】

【発明が解決しようとする課題】しかしながら、以上に
説明したタイムスロット割付方法は、ライントランク装
置の各スロットにタイムスロットを固定的に割り付けて
いたので、スロットが予定する回路数と異なる回路数の
ライン回路またはトランクのパッケージをスロットに収
容した場合、タイムスロットの不足あるいは余りが生
じ、スロットを有効に使用することができないという欠
点があった。

【０００９】例えば、図２に示す例において、８回路用
スロットに４回路のライン回路のパッケージを収容した
場合、このスロットに割り付けられた８回路分のタイム
スロットのうち４回路分のタイムスロットが使用されず
に余るので、タイムスロットが有効に使用されないこと
になる。また、８回路用スロットに16回路のライン回路
のパッケージを収容した場合、８回路分のタイムスロッ
トが不足するので、このライン回路の16回路のうちの８
回路が使用できないことになる。後者の場合、８回路用
スロット２個分のタイムスロットを使用することにより
不足するタイムスロットを補充することができるが、そ
うするとライントランク装置の１スロットが使用できな
くなるので、パッケージ搭載効率が低下することにな
る。これらの欠点は、図３に示す例においても同様に発
生する。

【００１０】本発明はこのような従来技術の欠点を解消
し、ライン回路またはトランクの回路数やパッケージ数
に拘束されることなくシリアルハイウェイのタイムスロ
ットやライントランク装置のスロットを有効に使用する
ことができる電子交換機の通話路系装置およびそのタイ
ムスロット割付方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は上述の課題を解
決するために電子交換機の通話路系装置を、所定の数の
タイムスロットを含むフレームでディジタル信号を伝送
する複数のハイウェイと、前記複数のハイウェイからデ
ィジタル信号を入力してチャンネル交換をした後前記複
数のハイウェイへ出力する時分割スイッチと、前記複数
のハイウェイのすべてに接続され、該複数のハイウェイ
の何れに対しても複数チャンネルのディジタル信号の入
出力ができる複数のライン回路と、前記複数のライン回
路のそれぞれにディジタル信号の入出力に使用するハイ
ウェイおよびタイムスロットを指示する制御装置とを含
む構成としたものである。

【００１２】また、前記通話路系装置における前記複数
のライン回路のそれぞれが使用するハイウェイとタイム
スロットを決めるタイムスロット割付方法としては、前
記複数のライン回路の各チャンネルを前記複数のハイウ
ェイのタイムスロットに、一定のハイウェイ順に、１タ
イムスロットにつき１チャンネルの割合で、チャンネル
間を詰めて連続的に割り付けていく方法が好適である。

【００１３】また、前記通話路系装置における前記複数
のライン回路のそれぞれが使用するハイウェイとタイム
スロットを決めるタイムスロット割付方法としては、前
記複数のライン回路の各チャンネルを前記複数のハイウ
ェイのタイムスロットに、１ライン回路分のチャンネル
の割付けを終了するごとに割付けの対象とするハイウェ
イを一定のハイウェイ順で変え、最後のハイウェイの次
は最初のハイウェイに変えながら、１タイムスロットに
つき１チャンネルの割合で、チャンネル間を詰めて順次
割り付けていく方法も好適である。

【００１４】

【発明の実施の形態】次に添付図面を参照して本発明に
よる電子交換機の通話路系装置およびそのタイムスロッ
ト割付方法の実施例を詳細に説明する。

【００１５】図１は、本発明の実施例である電子交換機
における通話路系装置の構成例を示すブロック図であ
る。図１において、ライン回路２〜５は、時分割スイッ
チ６に収容される４本のシリアルハイウェイ７〜10のす
べてに接続されており、制御装置１から制御バス12で送
られてくるタイムスロット情報が指示するシリアルハイ
ウェイのタイムスロットを使用して、時分割スイッチ６
との間でディジタル信号の授受を行うものである。そし
て、ディジタル信号の授受に使用するシリアルハイウェ
イのタイムスロットの割付けは、ライントランク装置の
スロットとは無関係に、ライン回路の回路数やパッケー
ジ数に応じて決定されている。

【００１６】まず、制御装置１がライン回路２〜５に送
出するタイムスロット情報について説明する。

【００１７】このタイムスロット情報は、ハイウェイフ
ィールドと先頭指示フィールドとチャンネルフィールド
と称する三つのフィールドで送出される。ハイウェイフ
ィールドには、ライン回路２〜５が時分割スイッチ６と
の間でディジタル信号を授受する際に使用するシリアル
ハイウェイの番号を指示する情報が格納される。図１の
例では、上りのシリアルハイウェイ７と下りのシリアル
ハイウェイ９に番号#0を付与し、上りのシリアルハイウ
ェイ８と下りのシリアルハイウェイ10に番号#1を付与し
ている。ここで、上りのシリアルハイウェイ７と８は、
ライン回路２〜５から時分割スイッチ６へディジタル信
号を伝送し、下りのシリアルハイウェイ９と10は、時分
割スイッチ６からライン回路２〜５へディジタル信号を
伝送するものであって、シリアルハイウェイ７と９で一
組の伝送路を、シリアルハイウェイ８と10で一組の伝送
路を構成する。

【００１８】先頭指示フィールドには、ライン回路２〜
５が上りのシリアルハイウェイ７と８にディジタル信号
を挿入する際の先頭のタイムスロットの番号および下り
のシリアルハイウェイ９と10からディジタル信号を取り
込む際の先頭のタイムスロットの番号を指示する情報が
格納される。本実施例におけるシリアルハイウェイ７〜
10の１フレームが32個のタイムスロットから構成される
ものとすれば、先頭指示フィールドに格納される情報
は、０〜31の何れかの値をとることになる。

【００１９】チャンネルフィールドには、ライン回路２
〜５が上りのシリアルハイウェイ７、８に出力すべきデ
ィジタル信号のチャンネル数および下りのシリアルハイ
ウェイ９、10から入力すべきチャンネル数を指示する情
報が格納される。このチャンネルフィールドに格納され
る情報は、ライン回路２〜５が搭載している回路数によ
って異なり、本実施例の場合、８回路を搭載しているラ
イン回路２に対しては８、５回路を搭載しているライン
回路３に対しては５、16回路を搭載しているライン回路
４に対しては16、24回路を搭載しているライン回路５に
対しては24となる。なお、本実施例では、１回路は１チ
ャンネルに対応し、１チャンネルのディジタル信号は１
タイムスロットに挿入され、１フレームには32個のチャ
ンネルが入っている。

【００２０】ところで、一般的に電子交換機は、シリア
ルハイウェイの番号、タイムスロットの総数、ライン回
路が搭載している回路数などの基本情報を予め記憶装置
に格納している。本実施例では、前述したように、シリ
アルハイウェイ７、９の番号は#0、シリアルハイウェイ
８、10の番号は#1、各シリアルハイウェイのタイムスロ
ットの総数は32、ライン回路２〜５が搭載している回路
数はそれぞれ８、５、16、24である。制御装置１は、こ
の基本情報に基づいてタイムスロット情報を作成する。

【００２１】次に、このタイムスロット情報の作成につ
いて具体的に説明する。

【００２２】タイムスロット情報を作成するためには、
予めライン回路２〜５に対してディジタル信号を入出力
する際に使用するシリアルハイウェイとタイムスロット
を割り付けておく必要がある。図４は、本実施例におけ
るタイムスロット割付方法を示す図である。このタイム
スロット割付方法は、ライン回路２〜５の各チャンネル
をシリアルハイウェイ７、９(#0)、シリアルハイウェイ
８、10(#1)のタイムスロットに、シリアルハイウェイ#
0、#1の順に、１タイムスロットにつき１チャンネルの
割合で、チャンネル間を詰めて連続的に割り付けていく
ことによってライン回路２〜５が使用するシリアルハイ
ウェイとタイムスロットを決めるものである。

【００２３】より詳細に説明すると、制御装置１は、ラ
イン回路２の８チャンネル（０〜７）をシリアルハイウ
ェイ#0のチャンネルにその先頭から順に割り付ける（か
っこ内の数字はチャンネル番号を示す。以下同様とす
る）。次いでライン回路３の５チャンネル（０〜４）を
先に割り付けたライン回路２の８チャンネル（０〜７）
に続けて割り付け、次いでライン回路４の16チャンネル
（０〜15）を先に割り付けたライン回路３の５チャンネ
ル（０〜４）に続けて割り付け、次いでライン回路５の
24チャンネル（０〜23）を先に割り付けたライン回路４
の16チャンネル（０〜15）に続けて割り付ける。しか
し、ライン回路５の先頭の３チャンネル（０〜２）を割
り付けた時点で、割り付けることができるチャンネルが
無くなる。そこで、残る21チャンネル（３〜23）を、次
のシリアルハイウェイ#1のチャンネルにその先頭から順
に割り付けていく。このようにして、制御装置１は、各
ライン回路２〜５のチャンネルをシリアルハイウェイ#
0、#1のチャンネルに割り付けていく。

【００２４】本実施例においては、先に述べたようにラ
イン回路２〜５が搭載する回路の１回路は１チャンネル
に対応し、１チャンネルのディジタル信号はシリアルハ
イウェイ#0、#1の１タイムスロットに挿入されるので、
図４の上側に示すシリアルハイウェイ#0、#1の各チャン
ネルに対するライン回路２〜５のチャンネルの割付結果
から、直ちに図４の下側に示すシリアルハイウェイ#0、
#1の各タイムスロットTS0 〜TS31に対するライン回路２
〜５のチャンネルの割付結果が得られる。すなわち、ラ
イン回路２の８チャンネル（０〜７）はシリアルハイウ
ェイ#0のタイムスロットTS0 〜TS7 に、ライン回路３の
５チャンネル（０〜４）はタイムスロットTS8 〜TS12
に、ライン回路４の16チャンネル（０〜15）はタイムス
ロットTS13〜TS28に、ライン回路５の最初の３チャンネ
ル（０〜２）はタイムスロットTS29〜TS31にそれぞれ割
り付け、ライン回路５の残りの21チャンネル（３〜23）
はシリアルハイウェイ#1のタイムスロットTS0 〜TS20に
割り付けることになる。

【００２５】制御装置１は、このタイムスロットの割付
結果に基づいて、ライン回路２〜５へ送出するタイムス
ロット情報を作成する。すなわち、制御装置１は、ライ
ン回路２に対してはハイウェイフィールド、先頭指示フ
ィールド、チャンネルフィールドに格納される情報が#
0、０、８のタイムスロット情報を作成し、ライン回路
３に対してはハイウェイフィールド、先頭指示フィール
ド、チャンネルフィールドに格納される情報が#0、８、
５のタイムスロット情報を作成し、ライン回路４に対し
てはハイウェイフィールド、先頭指示フィールド、チャ
ンネルフィールドに格納される情報が#0、13、16のタイ
ムスロット情報を作成し、ライン回路５に対してはハイ
ウェイフィールド、先頭指示フィールド、チャンネルフ
ィールドに格納される情報が#0、29、24のタイムスロッ
ト情報を作成する。制御装置１は、これらのタイムスロ
ット情報を該当するライン回路へ制御装置１とライン回
路２〜５とを接続する制御バス12で送出する。なお、以
上に説明した制御装置１の機能は、一般的なコンピュー
タを使用することにより容易に実現することができる。
また、予め作成したタイムスロット情報を制御装置１に
入力してもよい。

【００２６】ライン回路２〜５は、制御装置１からのタ
イムスロット情報を制御バス12から入力し、このタイム
スロット情報に基づいて所定のシリアルハイウェイに対
してディジタル信号の入出力を行う。ライン回路２を例
にとってその動作を以下に説明する。

【００２７】図５は、ライン回路２の構成例を示すブロ
ック図である。ライン回路２は、８個のコーデック101
〜108 と、２個のタイムスロット変換回路109 、110
と、マイクロプロセッサ111 とから構成されており、タ
イムスロット変換回路109 の出力側は、図１に示す上り
のシリアルハイウェイ７、８にワイヤードオアによって
接続され、タイムスロット変換回路110 の入力側は、図
１に示す下りのシリアルハイウェイ９、10に接続され、
マイクロプロセッサ111 は、図１に示す同期信号バス11
と制御バス12とに接続されている。

【００２８】マイクロプロセッサ111 は、制御バス12か
ら自己宛のタイムスロット情報を入力し、タイムスロッ
ト変換回路109 、110 に送出する指示信号を作成する。
すなわち、８個のコーデック101 〜108 （チャンネルフ
ィールドに格納されている情報が８であることに対応）
が出力するディジタル信号を順次、図示しない２個のレ
ジスタA0、A1（接続されるシリアルハイウェイ７、８に
対応）の内のレジスタA0（ハイウェイフィールドに格納
されている情報が#0であることに対応）に一時格納する
ことを指示する指示信号を作成してタイムスロット変換
回路109 へ出力する。なお、ライン回路５の場合は、24
チャンネルのすべてを指示されたシリアルハイウェイ７
（#0）のタイムスロットに挿入することができないので
（32−先頭指示フィールドに格納されている情報の値＜
チャンネルフィールドに格納されている情報の値）、マ
イクロプロセッサ111 は、最初の３個（32−先頭指示フ
ィールドに格納されている情報の値）のコーデックから
出力されるディジタル信号を順次レジスタA0に一時格納
し、残りの21個（チャンネルフィールドに格納されてい
る情報の値−32＋先頭指示フィールドに格納されている
情報の値）のコーデックから出力されるディジタル信号
を順次レジスタA1に一時格納することを指示する指示信
号を作成してタイムスロット変換回路109 へ出力する。

【００２９】また、マイクロプロセッサ111 は、図示し
ないレジスタB0、B1（接続されるシリアルハイウェイ
９、10に対応）の内のレジスタB0（ハイウェイフィール
ドに格納されている情報が#0であることに対応）からデ
ィジタル信号を格納順に取り出し、それぞれ該当するコ
ーデック101 〜108 へ出力することを指示する指示信号
を作成してタイムスロット変換回路110 へ出力する。な
お、ライン回路５の場合は、マイクロプロセッサ111
は、レジスタB0から３チャンネル分のディジタル信号を
格納順に取り出して該当する３個のコーデックへ出力
し、続いてレジスタB1から21チャンネル分のディジタル
信号を格納順に取り出して該当する21個のコーデックへ
出力することを指示する指示信号を作成してタイムスロ
ット変換回路110 へ出力する。また、マイクロプロセッ
サ111 は、入力した同期信号に基づいて、コーデック10
1 〜108 およびタイムスロット変換回路109 、110 が必
要とするクロックパルスや、所定のタイムスロットに対
してディジタル信号の挿入または取り込みを行うために
必要な同期信号を生成して出力する。

【００３０】ライン回路２がディジタル信号をシリアル
ハイウェイへ出力する場合、コーデック101 〜108 は、
入力されたアナログ音声信号を８ビットのディジタル信
号に変換し、タイムスロット変換回路109 へ出力する。
タイムスロット変換回路109は、マイクロプロセッサ111
からの指示信号の指示に従ってコーデック101 〜108
から出力されるディジタル信号を順次レジスタA0に一時
格納していく。そして、マイクロプロセッサ111 からの
同期信号に従って指示信号が指示する番号のタイムスロ
ットTS0 〜TS７ごとにレジスタA0からディジタル信号を
格納順に取り出して、レジスタA0に接続されているシリ
アルハイウェイ７（#0）へ出力する。なお、ライン回路
５の場合は、タイムスロット変換回路109 は、マイクロ
プロセッサ111 からの指示信号の指示に従って24個のコ
ーデックから出力されるディジタル信号を順次レジスタ
A0またはA1に一時格納する。そしてマイクロプロセッサ
111 からの同期信号に従って指示信号が指示する番号の
タイムスロットごとにレジスタA0、A1からディジタル信
号を格納順に取り出して、レジスタA0が接続されている
シリアルハイウェイ７（#0）またはレジスタA1が接続さ
れているシリアルハイウェイ８（#1）へ出力する。

【００３１】ライン回路２がシリアルハイウェイからデ
ィジタル信号を入力する場合、タイムスロット変換回路
110 は、マイクロプロセッサ111 からの同期信号に従っ
て指示信号が指示するタイムスロットTS0 〜TS7 ごとに
指示信号が指示するシリアルハイウェイ９（#0）からデ
ィジタル信号を取り込み、シリアルハイウェイ９に接続
されているレジスタB0に一時格納する。次いで、レジス
タB0からディジタル信号を８ビットずつ格納順に取り出
し、該当するコーデック101 〜108 へ送出する。コーデ
ック101 〜108 は、タイムスロット変換回路110 からの
ディジタル信号をアナログ信号に変換して出力する。な
お、ライン回路５の場合は、タイムスロット変換回路11
0 は、マイクロプロセッサ111 からの同期信号に従って
指示信号が指示するタイムスロットごとにシリアルハイ
ウェイ９（#0）から３チャンネル分のディジタル信号
を、またシリアルハイウェイ10（#1）から21チャンネル
分のディジタル信号を取り込み、シリアルハイウェイ９
に接続されているレジスタB0とシリアルハイウェイ10に
接続されているレジスタB1にそれぞれ一時格納する。そ
して、レジスタB0から、続いてレジスタB1からディジタ
ル信号を８ビットずつ格納順に取り出して24個のコーデ
ックへ送出する。

【００３２】ライン回路３、ライン回路４、ライン回路
５は、それぞれ５回路、16回路、24回路を搭載している
が、その基本的な構成や動作はライン回路２の場合と同
様である。なお、ライン回路２は、タイムスロット情報
が指示するシリアルハイウェイのタイムスロットに対し
て所定のチャンネル数のディジタル信号の挿入または取
り込みを行うことができればよく、以上に説明した構成
に限定されるものではない。

【００３３】時分割スイッチ６は、制御装置１からの制
御信号に基づいてシリアルハイウェイ７、８上のディジ
タル信号を入力してチャンネルの交換を行い、シリアル
ハイウェイ９、10に出力する。なお、時分割スイッチ６
は、ディジタル信号の授受のための同期信号をライン回
路２〜５へ制御バス12により供給し、系の同期を図って
いる。

【００３４】以上説明したように本実施例によれば、ラ
イン回路２〜５をシリアルハイウェイ７〜10のすべてに
接続し、ライン回路２〜５は何れのシリアルハイウェイ
をも使用することができるので、１個のライン回路のチ
ャンネルを２個のシリアルハイウェイに分けて割り付け
ることが可能になり、タイムスロットを有効に使用する
ことができる。例えば、図４に示すように、ライン回路
５の24チャンネルのすべてをシリアルハイウェイ#0に割
り付けることができない場合には、まず３チャンネルを
シリアルハイウェイ#0に割り付け、残りの21チャンネル
をシリアルハイウェイ#1に割り付けることにより、シリ
アルハイウェイ#0のタイムスロットをすべて有効に使用
している。また、本実施例によるタイムスロット割付方
法は、ライン回路２〜５のパッケージを収容するライン
トランク装置のスロットとは無関係であるので、ライン
回路に搭載する回路数の変更によりスロットに無駄が発
生するという従来技術における問題がなくなり、効率の
良いパッケージ搭載が可能となる。

【００３５】図６は、タイムスロット割付方法の他の実
施例を示す図である。この例は、各ライン回路２〜５の
チャンネルをシリアルハイウェイ#0、#1の各タイムスロ
ットに、１ライン回路のチャンネルの割付けを終了する
ごとに割付けの対象となるシリアルハイウェイを変えな
がら、１タイムスロットにつき１チャンネルの割合で、
チャンネル間を詰めて順次割り付けていくことによって
ライン回路２〜５が使用するハイウェイとチャンネルを
決めるものである。より詳細には、制御装置１は、図６
の上側に示すようにライン回路２の８チャンネル（０〜
７）をシリアルハイウェイ７、９（#0）のチャンネルに
割り付け、ライン回路３の５チャンネル（０〜４）をシ
リアルハイウェイ８、10（#1）のチャンネルに割り付け
る。次いでライン回路４の16チャンネル（０〜15）をシ
リアルハイウェイ７、９（#0）のチャンネルに先に割り
付けたライン回路２のチャンネルに続けて割り付け、ラ
イン回路５の24チャンネル（０〜23）をシリアルハイウ
ェイ８、10（#1）のチャンネルに先に割り付けたライン
回路３のチャンネルに続けて割り付ける。

【００３６】本実施例においては、先に述べたようにラ
イン回路の１回路は１チャンネルに対応し、１チャンネ
ルのディジタル信号はシリアルハイウェイの１タイムス
ロットに挿入するので、図６の上側に示すシリアルハイ
ウェイ#0、#1の各チャンネルに対するライン回路２〜５
のチャンネルの割付結果から、直ちに図６の下側に示す
シリアルハイウェイ#0、#1の各タイムスロットTS0 〜TS
31に対するライン回路２〜５のチャンネルの割付結果が
得られる。すなわち、ライン回路２の８チャンネル（０
〜７）はシリアルハイウェイ#0のタイムスロットTS0 〜
TS7 に、ライン回路３の５チャンネル（０〜４）はシリ
アルハイウェイ#1のタイムスロットTS0〜TS4 に、ライ
ン回路４の16チャンネル（０〜15）はシリアルハイウェ
イ#0のタイムスロットTS8 〜TS23に、ライン回路５の24
チャンネル（０〜23）はシリアルハイウェイ#1のタイム
スロットTS5 〜TS28にそれぞれ割り付けられる。制御装
置１は、図４に示す例の場合と同様に、この割付けに基
づいてライン回路２〜５へ送出するタイムスロット情報
を作成し、ライン回路２〜５は、このタイムスロット情
報に従ってディジタル信号の入出力を行う。

【００３７】図６に示す実施例のタイムスロット割付方
法はやはり、ライン回路２〜５のパッケージを収容する
ライントランク装置のスロットとは無関係であるので、
ライン回路の回路数の変更によりスロットに無駄が発生
するという従来技術における問題がなくなり、効率の良
いパッケージ搭載が可能となる。

【００３８】なお、以上に説明した実施例では、時分割
スイッチ６とライン回路２〜５との間を２組（上り用と
下り用）のシリアルハイウェイで接続しているが、シリ
アルハイウェイの組数はこれに制限されるものではな
い。また、時分割スイッチ６とライン回路２〜５の間を
１フレームが32タイムスロットのシリアルハイウェイで
接続しているが、タイムスロット数は、64タイムスロッ
ト、または128 タイムスロットでもよく、これらの数に
制限されるものではない。また、時分割スイッチ６とラ
イン回路２〜５の間をシリアルハイウェイで接続してい
るが、パラレルハイウェイであってもよい。また、シリ
アルハイウェイ７〜10に接続するライン回路をトランク
に替えてもよく、シリアルハイウェイ７〜10にライン回
路とトランクとを混ぜて接続してもよい。

【００３９】

【発明の効果】このように本発明によれば、電子交換機
の通話路系装置における各ライン回路を時分割スイッチ
に接続されている複数のハイウェイのすべてに接続し、
制御装置の指示により何れのハイウェイのタイムスロッ
トに対してもディジタル信号の入出力をさせることがで
きるので、従来よりもいろいろなタイムスロットの割付
方法に対応することができる。

【００４０】このタイムスロット割付方法として、複数
のライン回路の各チャンネルを複数のハイウェイのタイ
ムスロットに、一定のハイウェイ順に、１タイムスロッ
トにつき１チャンネルの割合で、チャンネル間を詰めて
連続的に割り付けていくことにより、各ライン回路が使
用するハイウェイとタイムスロットを決める構成のタイ
ムスロット割付方法を用いれば、ハイウェイのタイムス
ロットを余すことなくすべて有効に使用することができ
る。また、このタイムスロット割付方法は、ライン回路
のパッケージを収容するライントランク装置のスロット
とは無関係であるので、ライン回路の搭載回路数の変更
によりタイムスロットやスロットに無駄が発生するとい
う従来技術における問題がなくなり、効率の良いパッケ
ージ搭載が可能となる。

【００４１】また、タイムスロット割付方法として、複
数のライン回路の各チャンネルを複数のハイウェイのタ
イムスロットに、１ライン回路分のチャンネルの割付け
を終了するごとに、割付けの対象とするハイウェイを一
定のハイウェイ順で変え、最後のハイウェイの次は最初
のハイウェイに変えながら、１タイムスロットにつき１
チャンネルの割合で、チャンネル間を詰めて順次割り付
けていくことにより、各ライン回路が使用するハイウェ
イとタイムスロットを決めるように構成したタイムスロ
ット割付方法を用いれば、ライン回路のパッケージを収
容するライントランク装置のスロットとは無関係にタイ
ムスロットを割り付けるので、ライン回路の回路数の変
更によりタイムスロットやスロットに無駄が発生すると
いう従来技術における問題がなくなり、効率の良いパッ
ケージ搭載が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例である電子交換機の通話路系装
置の構成例を示すブロック図である。

【図２】従来のタイムスロット割付方法の例(1) を示す
図である。

【図３】従来のタイムスロット割付方法の例(2) を示す
図である。

【図４】本発明の実施例であるタイムスロット割付方法
(1) を示す図である。

【図５】図１に示すライン回路の構成例を示すブロック
図である。

【図６】本発明の実施例であるタイムスロット割付方法
(2) を示す図である。

【符号の説明】

１ 制御装置 ２〜５ ライン回路 ６ 時分割スイッチ ７〜10 シリアルハイウェイ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定の数のタイムスロットを含むフレー
   ムでディジタル信号を伝送する複数のハイウェイと、 前記複数のハイウェイからディジタル信号を入力してチ
   ャンネル交換をした後前記複数のハイウェイへ出力する
   時分割スイッチと、 前記複数のハイウェイのすべてに接続され、該複数のハ
   イウェイの何れに対しても複数チャンネルのディジタル
   信号の入出力ができる複数のライン回路と、 前記複数のライン回路のそれぞれにディジタル信号の入
   出力に使用するハイウェイおよびタイムスロットを指示
   する制御装置とを含むことを特徴とする電子交換機の通
   話路系装置。
2. 【請求項２】 請求項１に記載の通話路系装置における
   前記複数のライン回路のそれぞれが使用するハイウェイ
   とタイムスロットを決めるタイムスロット割付方法であ
   って、該方法は、前記複数のライン回路の各チャンネル
   を前記複数のハイウェイのタイムスロットに、一定のハ
   イウェイ順に、１タイムスロットにつき１チャンネルの
   割合で、チャンネル間を詰めて連続的に割り付けていく
   ことを特徴とするタイムスロット割付方法。
3. 【請求項３】 請求項１に記載の通話路系装置における
   前記複数のライン回路のそれぞれが使用するハイウェイ
   とタイムスロットを決めるタイムスロット割付方法であ
   って、該方法は、前記複数のライン回路の各チャンネル
   を前記複数のハイウェイのタイムスロットに、１ライン
   回路分のチャンネルの割付けを終了するごとに割付けの
   対象とするハイウェイを一定のハイウェイ順で変え、最
   後のハイウェイの次は最初のハイウェイに変えながら、
   １タイムスロットにつき１チャンネルの割合で、チャン
   ネル間を詰めて順次割り付けていくことを特徴とするタ
   イムスロット割付方法。