JPH09214525A - データ制御装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】ＡＴＭ回線とリング型のイーサネット回線との
相互の信号変換、分離集合装置に関し、分離／分割され
ていた装置を一つの装置とし、高速化、回路の簡素化、
高信頼性を図る。 【解決手段】ある特定の多重化された入力信号を複数の
入出力端子に分配及び集合するデータ制御装置におい
て、第１の制御手段６で入力端子からの信号を一旦内部
の蓄積手段５に蓄積し、第２の制御手段１６２で蓄積手
段からの信号を装置とは別の独立したクロック信号でパ
ケット単位にて読み取り、第３の制御手段４５で分配す
べき各チャネルＣＨ１〜ＣＨ８毎に時分割信号に変換
し、第１、２、３の各制御手段はそれぞれ独立のクロッ
ク信号で動作する。また、第１、２、３の各制御手段は
多段に結合したＦＩＦＯ（入力順出力）記憶素子にて構
成した制御手段で構成する。

Description

【発明の詳細な説明】

【産業上の利用分野】現在一般に開通している通信回線
でデータ情報を伝送しようとする場合、通信回線の規格
は主としてＩＳＤＮ回線のように６４ｋｂｐｓ（ｂｐ
ｓ：ビット・パー・セコンド）の伝送速度で伝送されて
いるが、１．５Ｍｂｐｓの伝送路を持つ伝送路では、多
重化技術で時分割信号に束ねて伝送している。さらに
１．５Ｍｂｐｓの回線を４本束ね多重化し６Ｍｂｐｓ回
線として伝送する方法、さらにこれらを数本束ねて多重
化し５０Ｍｂｐｓ回線として伝送する方法、また最近の
高多重化技術では１５５Ｍｂｐｓの伝送容量を持つ伝送
路、またこれらをさらに何本かを束ねる技術等々、高多
重化伝送技術の進歩は著しい。一方、これら何本かに束
ねられた高多重化伝送路の信号は、そのままではユーザ
が使用する信号、例えばＥｔｈｅｒｎｅｔ回線等では接
続出来ないので、データの取り扱いが可能な少容量の回
線に対応する情報容量に分離分割する必要がある。本発
明はＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｅ
ｆｅｒ Ｍｏｄｅ：非同期転送モード）通信のように何
本かに束ねられた高多重化伝送信号（１５５Ｍｂｐｓ
を、Ｅｔｈｅｒｎｅｔ（以下「イーサネット」と記す）
回線の１０Ｂａｓｅ−Ｔ（１０Ｍｂｐｓ）端子、または
各データ端末装置等に接続するため、ある定められた情
報量単位に分離するための信号の分配装置、及び各端末
装置からＡＴＭ通信回線等のように各規格に適合するよ
う束ねる為のデータ集合装置に関する技術を提供するこ
とにある。

【０００２】

【従来の技術】従来例の本装置に係わる技術を図９、及
び図１０に示す。図に示すとおり従来はＡＴＭ信号入出
力端子１から入力されたＡＴＭ回線からの高多重化信号
は、ＡＴＭインタフェイス回路２に接続され、本制御装
置が受信すべきデータの抽出、およびイーサネット回線
宛ての宛先アドレス等を整理した後、データは第１の制
御手段（以下「制御回路ブロック６」と記す）を介して
一旦第１の蓄積手段（以下「バッファメモリ５」と記
す）にて蓄積保持される。一方、ＡＴＭインタフェイス
回路２にて整理されたアドレス・データは、信号線２７
を介してＣＰＵブロック８に伝送される。次に、制御回
路ブロック６では、入力された信号はＣＰＵブロック８
の命令に従い図１０に示したスイッチ回路１０１により
切換スイッチ１０２を介して各チャネル用入力順出力素
子であるバッファ・メモリ（ＦＩＦＯ）に入力蓄積され
され、入力順に各イーサネット入出力端子１０８ー１１
２に分配出力される。他方、イーサネット入出力端子か
ら入力されたＡＴＭ信号線に送出される信号は、前記の
逆の信号経路／処理を経てＣＰＵブロック８の命令に従
って送出処理される。よって受信処理／送出処理の各処
理に、その都度ＣＰＵからの命令に従ってデータ処理が
実行されるので多くの時間が係り、結果として処理速度
が遅く、高速のＡＴＭ信号処理には向かない装置となっ
てしまっている。

【０００３】

【発明が解決しようとする課題】と

【発明の目的】前記のように大容量に束ねられたＡＴＭ
信号のような高多重化伝送信号は、一定の規格（プロト
コル）で、ある情報量ごとに分割し、分割された信号は
複数の信号と集合（多重化）され時分割方式で伝送され
ているので、信号は高速で処理されなければならない。
これらの多重化信号を個々の端末装置に接続可能な小容
量のイーサネット回線（通常：１０Ｍｂｐｓ）に対応さ
せるには、伝送信号の分配／集合を行う制御装置が必要
となる。これらの制御装置でのデータの受信／送信、デ
ータの分離／集合には多重化信号の入出力回路と、分離
／集合すべき複数の入出力回路と、１つ又は複数の制御
回路、およびデータを一時的に蓄積保持する為のバッフ
ァメモリ間でのデータ交換等々の各種の制御／処理等々
によって行われている。またこれらを分離／集合する接
続形態（方式：「トポロジ」と称されることもある）と
しては、制御装置と複数の各端末装置の間で個別に接続
する方法としてスター型、複数の各端末を共通のバスラ
インを介して接続する方法としてバス線路型、あるいは
複数の各端末を環状に接続する方法としてリング型等が
ある。本発明では、このＡＴＭ回線とスラーまたはバス
線路型のイーサネット回線との相互の信号変換、分離集
合装置（以下単に「制御装置」と記す）に関し、ＡＴＭ
−イーサネット変換器では、扱う信号が非常に高速であ
る為に、ＡＴＭスイッチ、ＡＴＭトランシーバ、ＡＴＭ
イーサネット変換器、ＡＴＭ／イーサネット・インタフ
ェイス、イーサネット・スイッチング・ハブ、イーサネ
ット端末との構成となって複雑な回路及び動作となり、
従って扱い難く高価な装置となっていたため、仲々普及
するに至らなかった。本発明の目的は前記のそれぞれに
分離／分割されていた装置を一つの装置とし、小型、軽
量、高速化、回路の簡素化、高信頼性の装置を提供する
ことにある。

【０００４】

【課題を解決するための手段】本発明を実施するために
本発明では、ＡＴＭスイッチ回路部／コントローラ回路
部（以下両者を総称して「ＡＴＭインタフェイス回路
部」という）、第１と第２のＣＰＵブロック部、ＦＩＦ
Ｏインタフェイス部、第１と第２の制御手段（以下「制
御回路ブロック部」と記す）、第１と第２の蓄積手段
（以下「バッファメモリ部」と記す）、イーサネット各
端子をチャネル（以下「ＣＨ」と記す）１ーＣＨ８迄の
各入出力回路部を有し、特に第２の制御回路ブロック内
には第１と第２の制御回路ブロック間を仲介する為のイ
ンタフェイス回路、メモリコントローラ回路、インタフ
ェイスコントローラ回路、送信／受信インタフェイス回
路を有し、さらに前記イーサネット入出力回路にはそれ
ぞれコントローラ部、インタフェイス部を有している。

【０００５】

【作用】以上の手段により、図１のＡＴＭ信号入出力端
子１から入力されたＡＴＭ伝送信号は、ＡＴＭスイッチ
回路にて送受信すべき端子ＡーＣのうち信号が届いてい
る端子に接続され、送受信すべき信号、及び送受信した
信号からアドレス信号を識別し、第１の制御回路ブロッ
ク６に入力される。第１の制御回路ブロック６では、受
信したＡＴＭ伝送信号を一旦第１のバッファメモリ５に
格納する。第１のバッファメモリ５に格納されたＡＴＭ
伝送信号は、イーサネット回線に接続出来るよう信号規
格（プロトコル）となるデータに変換して、第２の付く
関手段（以下「バッファメモリ１５」と記す）に格納す
る。第２のバッファメモリ１５に格納され、且つイーサ
ネット信号に変換された信号は、順次イーサネット各入
出力回路ＣＨ１−ＣＨ８（３５ー４３）に出力されて、
各入出力端子３６ー４４に接続されたイーサネット各端
末装置に信号が入出力される。

【０００６】

【実施例】以下本発明の詳細な実施例を図面を参照して
説明する。図１は本発明の実施例に係る制御装置全体の
主要部分を示したブロック図である。図２は図１の本発
明に係る第２制御回路ブロック１６の内部制御回路の回
路ブロックである。図３は本発明に係る図２のインタフ
ェイス・コントローラ回路の動作を説明する回路ブロッ
クである。図４は図３のインタフェイス・コントローラ
回路の命令の一例を示すフローである。図５は本発明に
係る図２の第２制御回路ブロック１６の受信データ（Ａ
ＴＭ→イーサネット側への）の内部データ構造を示す図
である。図６は本発明に係る図２の第２制御回路ブロッ
ク１６の送信データ（イーサネット→ＡＴＭ側への）の
内部データ構造を示す図である。図７は本発明のＡＴＭ
データ制御回路のデータのセル・フォーマットを示す図
である。図８は本発明のイーサネット入力回路のデータ
のフレーム・フォーマットを示す図である。図９は従来
例におけるＡＴＭからイーサネット端末に分配するため
の基本形である。図１０は従来例におけるＡＴＭからイ
ーサネット端末に分配するための制御回路ブロックの分
配の例を示す図である。

【０００７】次に本発明の装置の動作について説明す
る。図１においてＡＴＭ信号入出力端子１のＡＢＣどれ
か１つの回線に接続されて入力されたＡＴＭ信号は、Ａ
ＴＭスイッチ回路とコントローラ回路にて構成するＡＴ
Ｍインタフェイス回路２にて、本装置が送受信すべき回
線と信号に選択され、該信号中のアドレスデータ等を第
１のＣＰＵブロック８に伝送した後、受信した信号を第
１の制御回路ブロック６に伝送する。第１の制御回路ブ
ロック６では図３に示すインタフェイスコントローラ８
７により入力されたＡＴＭ信号を第１のバッファメモリ
５に格納される。この場合ＡＴＭ信号は非常に高速な信
号のためにその都度ＣＰＵ（第１の）の命令信号を待っ
て実行していたのでは全体の信号処理が遅延してしまう
ので、本発明の出願人の他の発明となる「回路間ブロッ
クインタフェイス回路」（特願平７−１５５１７２号）
を用いて処理速度の高速化を計っている。すなわち、本
発明の装置に係わる信号処理のように、処理すべき命令
を次々に発信し、ＦＩＦＯインタフェイス７に格納して
おき、ＣＰＵの命令の有無に係わらず順次制御装置に命
令を発信する方式とすることで、処理速度の大幅な高速
化を計っている。

【０００８】さらに出願人は前記ＡＴＭインタフェイス
回路２から第１の制御回路ブロックに入力された信号を
第１のバッファメモリ５に格納する処理、並びに格納し
た信号をイーサネット信号にプロトコル信号変換して第
２の制御回路ブロック１６を介して第２のバッファメモ
リ１５に格納する処理等々については、同一処理を繰り
返し高速に単純処理させるための「データ制御装置」
（平成７年１２月２７日付特許願）を採用してデータ処
理速度の向上を計っている。すなわち、第１のバッファ
メモリ５に格納したＡＴＭデータは、インタフェイス回
路１６内のインタフェイス回路１６１の一部の制御回路
である図３の（若干変形した）コントローラの働きで、 第１のバッファメモリメモリ５にデータが入力された
ことを確認する。転送すべき信号があれば次のに進
み、無ければを繰り返す。 第１のバッファメモリメモリ５に格納されている１パ
ケット分のデータを第２のバッファメモリ１５に格納方
法を変換（プロトコルの変換）して転送して格納する。 以上のの処理をひたすら繰り返し動作させる。

【０００９】以上の処理によって第１のバッファメモリ
５に格納されたＡＴＭ信号は、プロトコル変換されてイ
ーサネット信号となり、第２バッファメモリ１５に格納
される。第２のバッファメモリ１５に格納された前記信
号は、再度図３に示すコントローラの命令に従って、図
４に記された命令フローチャートに従い処理を行う。す
なわち、第２のＣＰＵブロック１４からの命令に基づき
図３のメモリコントローラ８７がスタートすると、図４
のプログラム命令がスタートし、 先ず第２のバッファメモリ１５にイーサネットに転送
すべきデータがあるか否か問い合わせを行う。 転送データがある場合には次の処理に移り、無い場合
はスタートにもどる。、 イーサネット・インタフェイス（送信インタフェイス
１６４）は受信可能かどうか問い合わせする。 受信ＯＫならば第２のバッファメモリ１５のデータの
１パケット分を図２の送信インタフェイス１６４に転送
する。Ｎｏならばに戻る。 の転送が完了したら最初のスタートに戻る。 以上のーの処理を”ひたすら繰り返し”、データが
有っても無くてもーの命令の巡回を電源が切れるま
で繰り返す。また、以上のデータ伝送において、最初は
送信チャネル１について巡回し、次は送信チャネル２、
次は３・・・と順次８チャネルまで繰り返す。

【００１０】前記８チャネル迄の送信が終了したら、次
はイーサネット側からのデータをＡＴＭ側に送信する方
向に切換え、前記受信チャネル１、受信チャネル２、同
３・・・と順次８チャネルまで繰り返す。さらに、前記
の送信方向が終了したら再度受信のチャネル１、チャネ
ル２、３・・・と繰り返す、と順次切換ながらひたすら
繰り返す。以上のコントローラ部のチャネル番号等の変
更は、図３の実施例の場合には４クロックづつで実行さ
せている。また、このコントローラ部の動作クロック
は、他の装置とは異なる独立したクロックで動作させて
いるので、他の装置に影響なくデータの変換が可能とな
る。尚、図３の命令の巡回方式は、各コントローラ回路
に共通に設けられており、各所に応じて例えば図３のＦ
・Ｆ３（Ｆ・Ｆ）８４をパスしたり、制御の相手に応じ
て命令ステップを増減することで対応でき、この様に同
じ制御を繰り返す制御に最適である。図３の実施例は基
本形である。一方、送信インタフェイス回路１６４で
は、前記で受信した信号を各イーサネット入出力端子３
５ー４３宛の信号として保持し、順次イーサネット入出
力端子３５ー４３に再転送する。

【００１１】本発明の実施例では前記各イーサネット入
出力端子３５ー４３宛に伝送する場合、本出願人が先に
出願した「リングバス方式入出力回路」（特願平７−９
８１５１号）を採用している。すなわちイーサネット各
入出力端子３５ー４３迄のデータ転送速度の向上、並び
にイーサネット各入出力端子からＡＴＭ回線に受信する
データを高速で伝送すること、並びに伝送処理回路を簡
略化するために、前記送信インタフェイス回路１６４に
蓄えた信号を２分して時間軸にして２分したデータ続け
て送信する方法を採用している。利点はＡＴＭ信号に比
較してイーサネット信号は遅いので結線数が少ない回路
配置が可能となる。送信された各入出力端子３５ー４３
は前記信号を受け取ると、その伝送チャネルに各イーサ
ネット入出力端子からＡＴＭに受信する信号をのせて
（置き換えて）伝送し、最後には受信インタフェイス１
６５のメモリに一旦格納される。以上の様子はあたかも
データを運ぶ無限長の貨車にたとえることができ、送信
インタフェイス回路１６４からの送信データは、所定の
入出力端子（例えば３７）に降ろしたら、その端子３７
から受信信号を乗せて受信インタフェイス１６５まで転
送することにある。この場合も先に説明した通り、デー
タは２分してあり貨車２台分に分けて１／２づつ転送す
ることとなる。さらに前記データを受信したイーサネッ
ト各入出力端子３５ー３７のコントローラ部はイーサネ
ット・インタフェイスを介して各端末装置に結合されデ
ータの交換を行う。

【００１２】

【発明の効果】以上説明した通り、本発明によればＡＴ
Ｍ／イーサネットの高速データ通信の信頼性の高いデー
タ変換、分配／集合装置が回路の簡素化により小型で、
しかも軽量、安価に提供することができる。

【図面の簡単な説明】

【図１】本発明の実施例に係る制御装置全体の主要部分
を示したブロック図である。

【図２】図１の本発明に係る第２制御回路ブロック１６
の内部制御回路の回路ブロックである。

【図３】本発明に係る図２のインタフェイス・コントロ
ーラ回路の動作を説明する回路ブロックである。

【図４】図３のインタフェイス・コントローラ回路の命
令の一例を示すフローである。

【図５】本発明に係る図２の第２制御回路ブロック１６
の受信データ（ＡＴＭ→イーサネット側への）の内部デ
ータ構造を示す図である。

【図６】本発明に係る図２の第２制御回路ブロック１６
の送信データ（イーサネット→ＡＴＭ側への）の内部デ
ータ構造を示す図である。

【図７】本発明のＡＴＭデータ制御回路のデータのセル
・フォーマットを示す図である。

【図８】本発明のイーサネット入力回路のデータのフレ
ーム・フォーマットを示す図である。

【図９】従来例におけるＡＴＭからイーサネット端末に
分配するための基本形である。

【図１０】従来例におけるＡＴＭからイーサネット端末
に分配するための制御回路ブロックの分配の例を示す図
である。

【符号の説明】

１ ＡＴＭ入出力端子 ２ ＡＴＭインタフェイス回路（ＡＴＭスイッチ回路、
及びＡＴＭコントローラ回路） ５、１５ 第１、第２バッファメモリ ６、１６ 第１、第２制御回路ブロック ７ ＦＩＦＯインタフェイス ８、１８ 第１、第２ＣＰＵブロック ３５ー４４、イーサネット側各入力・出力コントローラ
回路、各入力・出力インタフェイス回路、入出力端末端
子（例：１０Ｂａｓｅ−Ｔ等） １６１ 第１、第２制御回路ブロック間インタフェイス
回路 １６２（８７） メモリコントローラ回路 １６３ インタフェイス・コントローラ回路 １６４、１６５ 送信、受信インタフェイス回路 ８１ー８５ ＦＩＦＯ（入力順出力記憶素子） １０１ スイッチ回路 １０３ー１０７ 従来例のイーサネット各入出力回路 １０８ー１１２ 従来例のイーサネット各入出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】ある特定の多重化された入力信号を複数の
   入出力端子に分配及び集合するデータ制御装置におい
   て、第１の制御手段にて入力端子からの信号を一旦第１
   の蓄積手段に蓄積し、第２の制御手段にて該第１の蓄積
   手段に蓄積した信号を分配すべき信号規格に変換したの
   ち第２の蓄積手段に蓄積し、第３の制御手段にて分配す
   べき各入出力端子毎に時分割信号にて分配することを特
   長とするデータ制御装置。
2. 【請求項２】前記請求項１のある特定の多重化された入
   力信号を複数の入出力端子に分配及び集合するデータ制
   御装置において、第１、２、３の各制御手段は多段に結
   合したＦＩＦＯ（入力順出力）記憶素子にて構成した制
   御手段にて構成したことを特長とするデータ制御機器。
3. 【請求項３】前記請求項１のある特定の多重化された入
   力信号を複数の入出力端子に分配及び集合するデータ制
   御機器において、その制御装置の回路配置を多重信号の
   入出力を制御する入出力インタフェイス部、第１第２の
   制御手段、前記第１第２の制御手段を制御する第１第２
   のＣＰＵブロック部、入出力信号を保持する第１第２の
   蓄積手段、分配すべき複数の入出力端子部とし、さらに
   第１第２の制御手段の１つは第１第２の制御手段間を仲
   介するインタフェイス部、当該制御手段に結合されてい
   る蓄積手段を制御するメモリコントローラ部、分配すべ
   き複数の入出力端子部との間を仲介するインタフェイス
   コントローラ部、送信及び受信する信号を一時的に保持
   する送信及び受信インタフェイス部により構成したこと
   を特長とするデータ制御装置。 【０００１】