JPH09204230A

JPH09204230A - 負荷駆動回路

Info

Publication number: JPH09204230A
Application number: JP1021196A
Authority: JP
Inventors: Takahiro Takeuchi; 孝浩竹内; Koichi Tsukada; 康一塚田; Hirobumi Iwasaka; 岩坂　　博文
Original assignee: Denso Corp; Anden Co Ltd
Current assignee: Denso Corp; Denso Electronics Corp
Priority date: 1996-01-24
Filing date: 1996-01-24
Publication date: 1997-08-05
Anticipated expiration: 2016-01-24
Also published as: JP3503098B2

Abstract

(57)【要約】【課題】ノイズ放射を抑圧しつつ大電流負荷のＰＷＭ制
御が可能な負荷駆動回路を提供する。【解決手段】ＭＯＳトランジスタ２０をＰＷＭ制御して
負荷電流を調節する負荷駆動回路であって、特に、この
ＭＯＳトランジスタ２０のゲート電極に印加するパルス
電圧波形を台形形状（角部が丸くてもよい）に整形す
る。このようにすると、電磁ノイズを低減しつつ、更に
負荷電流をＰＷＭ制御するので、負荷電流低減動作中に
おける無駄な電力消費を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ノイズ放射を抑圧
しつつ大電流負荷ＰＷＭ制御を行う負荷駆動回路に関す
る。

【０００２】

【従来の技術】従来のヘッドライトの減光方式として、
減光時にリレーの駆動によりヘッドライトと直列に抵抗
器を接続して減光する抵抗接続減光方式が知られてい
る。また、照明制御技術において、ランプ駆動用のスイ
ッチングトランジスタをＰＷＭ制御することにより調光
するＰＷＭ制御減光方式が広く採用されている。ものが
知られている。

【０００３】

【発明が解決しようとする課題】上記したＰＷＭ制御減
光方式は、抵抗接続減光方式に比べて抵抗による無駄な
電力損失を防止して省電力化が可能となる利点をもつ
が、大電流負荷の電流制御にＰＷＭ制御を用いると大き
なノイズが高頻度で発生するという問題があり、ノイズ
に敏感な電子機器や無線機器に近接してこのようなＰＷ
Ｍ制御装置を配設することが困難であった。特にこのノ
イズは上記したヘッドライトなどの車両用大電流負荷を
ＰＷＭ制御する場合に大きな問題であった。

【０００４】詳しく説明すると、大電流負荷のＰＷＭ制
御において問題となるノイズは電磁ノイズであって、こ
の電磁ノイズは、スイッチングトランジスタと負荷とを
接続する配線（電源配線も含む）を主なノイズ発生源と
しており、この配線に近接する信号ライン（又はラジオ
のアンテナなど）との間の相互インダクタンスをＭ、上
記配線における電流変化をｄｉ／ｄｔとすれば、この信
号ラインに電磁誘導されるノイズ電圧ＶｎはＭ・ｄｉ／
ｄｔとなり、ある正弦波（角周波数ω）の交流電流Ｉに
より電磁誘導されるノイズ電圧はωＭＩとなる。特に、
車両は極めて大きな透磁率を有する鋼板を主素材として
いるので、上記相互インダクタンスＭが車両内において
特に大きく、その結果、車両内の空間（車室又はエンジ
ンルーム）は電磁ノイズ（ラジオノイズ）が混入しやす
い環境となっている。

【０００５】更に、車両各部に配設される多数の車両用
電気負荷、例えば一対のヘッドランプは通常、１箇所に
配設された制御装置により制御されるので、この制御装
置内のＰＷＭ制御用のスイッチングトランジスタと各電
気負荷（ヘッドランプ）との間の配線延長距離が長くな
ってしまい、上記相互インダクタンスがその分だけ一層
大きくなって電磁ノイズが増大するという問題もあっ
た。

【０００６】本発明は上記問題点に鑑みなされたもので
あり、ノイズ放射を抑圧しつつ大電流負荷のＰＷＭ制御
が可能な負荷駆動回路を提供することを、その解決すべ
き課題としている。また、本発明は、車両用ヘッドラン
プのＰＷＭ制御による減光においてノイズと電力消費と
を低減すること、その解決すべき課題としている。

【０００７】

【課題を解決するための手段】請求項１記載の手段によ
れば、ＭＯＳトランジスタをＰＷＭ制御して負荷電流を
調節する負荷駆動回路であって、特に、このＭＯＳトラ
ンジスタのゲート電極に印加するパルス電圧波形を台形
形状（角部が丸くてもよい）に整形している。上述した
ように電磁ノイズが周波数（ω）に比例して増大するの
で、パルス電圧波形を台形形状とすることによりスイッ
チングトランジスタ、負荷及びそれらを接続する配線
（電源配線を含む）を流れる出力電流（負荷電流）中の
高域成分を減衰して電磁ノイズを低減しつつ、更に負荷
電流をＰＷＭ制御して無駄な電力消費を低減することが
できる。

【０００８】なお、本手段はスイッチングトランジスタ
としてＭＯＳトランジスタを採用している。その理由を
以下に説明する。第１に、大電流負荷（例えばヘッドラ
ンプ）の通電制御にバイポーラトランジスタのＰＷＭ制
御を採用する場合、コレクタ電流が大きい（例えばヘッ
ドランプでは１０Ａ程度）ためにそのベース電流も大き
くなり（例えばヘッドランプ制御では０．１Ａ程度）、
制御電圧を電力増幅する前置制御電圧電力増幅回路（プ
リアンプ）を設ける必要が生じ、その結果、このプリア
ンプの電力消費が無視できなくなる。

【０００９】詳しく説明すれば、このプリアンプは、ス
イッチングトランジスタのオン時にはスイッチングトラ
ンジスタへ供給するベース電流とプリアンプの負荷抵抗
とによる電力損失を生じ、スイッチングトランジスタの
オフ時にはプリアンプ用トランジスタを通じて流れる電
流による電力損失を生じ、結局、無視できない電力消費
が常時生じてしまう。また、その結果として、回路装置
の冷却構造や設置スペースが複雑大型となってしまう。

【００１０】第２に、上述したように略台形形状に整形
されたパルス電圧（又はパルス電流）を用いてＰＷＭ制
御を行うと、矩形波形状のパルス電圧を用いてＰＷＭ制
御を行う場合に比べて、スイッチングトランジスタの電
力消費が格段に増大する。詳しく説明すれば、例えばス
イッチングトランジスタの正規のオン抵抗を０．０２５
オーム、電源電圧を１０．２５Ｖ、負荷の抵抗値を１オ
ームとすれば、定格負荷電流は１０Ａとなる。この時の
スイッチングトランジスタの定格オン損失ｉ²ｒは１０
×１０×０．０２５＝２．５Ｗとなる。これに対し、略
台形形状に整形されたパルス電圧（又はパルス電流）を
用いる場合における立ち上がり期間又は立ち下がり期間
において、電流が８Ａの場合にはスイッチングトランジ
スタの損失ｉ²ｒは８×８×０．２８＝約１８Ｗとな
り、電流が５Ａの場合にはスイッチングトランジスタの
損失ｉ²ｒは５×５×１．０５＝２６Ｗとなり、電流が
２Ａの場合にはスイッチングトランジスタの損失ｉ²ｒ
は２×２×４＝１６Ｗとなる。すなわち、スイッチング
トランジスタを正規のオン抵抗でオンする場合に比べて
その立ち上がり期間又は立ち下がり期間にはスイッチン
グトランジスタの抵抗値が大きいので、数倍から十倍の
抵抗電力損失及び発熱が生じる。バイポーラトランジ
スタには良く知られているように高温時に熱暴走が生じ
る問題があり、上記したように略台形形状に整形された
パルス電流をバイポーラトランジスタに印加してＰＷＭ
制御する場合には、その発熱により熱暴走が生じたり、
又は熱暴走に至らなくてもトランジスタ内部の温度上昇
によりその増幅率ｈｆｅが変動して所望の略台形形状に
整形された出力電流波形を得ることが困難となるという
ことがわかった。

【００１１】そこで、本手段では、略台形形状に整形さ
れたパルス電圧を用いるＰＷＭ制御を行ってノイズを低
減するとともに、スイッチングトランジスタとして上記
した熱暴走やｈｆｅの変動の心配がないＭＯＳトランジ
スタを用いることにより、信頼性の確保及び出力電流波
形の崩れを防止している。請求項２記載の手段によれば
請求項１の手段において更に、パルス幅変調制御電圧
（ＰＷＭ制御電圧）のローレベルを低位電源端の電位よ
りも所定電位だけＭＯＳトランジスタのオン方向にバイ
アスしている。

【００１２】このようにすれば、実施例において行った
解析結果又は実験結果からわかるように電磁ノイズを顕
著に低減することができる。請求３記載の手段によれば
請求項１又は２記載の手段において、負荷として車両用
ヘッドランプを採用する。車両用ヘッドランプは、上述
したように大きな相互インダクタンスが発生する車両内
においてノイズを嫌う電子制御装置や通信装置に近接し
て搭載されるので、ＰＷＭ制御を用いた調光を行って無
駄なバッテリ消耗を回避しようとする場合１０Ａ又はそ
れ以上というような電流の頻繁な断続を必要とし、不可
避的に大きな電磁ノイズを発生してしまう。したがっ
て、車両用ヘッドランプに請求項１又は２記載の手段を
採用すれば、バッテリ消耗の低減とノイズの低減との両
立を実現できることになる。

【００１３】請求項４記載の手段によれば請求項１乃至
３のいずれか記載の手段において、ＣＲ積分回路を用い
て形成した台形形状のパルス電圧をスイッチングトラン
ジスタをなすＭＯＳトランジスタのゲート電圧として用
いる。この積分回路は構成が簡単であるので、回路構成
の複雑化を抑止することができる。請求項５記載の手段
によれば請求項２記載の手段において、ゲート電極に印
加する直流バイアス電圧をそのしきい値電圧以下とする
ので、ターンオフ時の漏れ電流を低減することができ、
この時、スイッチングトランジスタであるＭＯＳトラン
ジスタで発生する発熱を抑止することができる。

【００１４】請求項６記載の手段によれば請求項１乃至
５のいずれか記載の手段において、ゲート電極に印加す
るパルス電圧の立ち上げ波形又は立ち下げ波形を、チャ
ンネル電流が主に（例えば最大電流の２０％〜８０％）
変化する期間であるゲート電圧の立ち上げ期間の前期又
は立ち下げ期間の後期の電圧変化率を、上記ゲート電圧
の立ち上げ期間の後期又は立ち下げ期間の前期の電圧変
化率よりも緩慢に設定する。

【００１５】このようにすれば後述するように、スイッ
チングトランジスタの無駄な発熱を低減し、かつ、ノイ
ズを大幅に低減することができる。

【００１６】

【実施例】

（実施例１）以下、本発明の一実施例を図１を参照して
説明する。１は一対のヘッドライト、２はヘッドライト
コントローラである。ヘッドライト１の一端はバッテリ
３の高位端に接続され、ヘッドライト１の低位端はヘッ
ドライトコントローラ２のｎチャンネルＭＯＳトランジ
スタ２０のドレイン電極に接続されている。

【００１７】ヘッドライトコントローラ２は、論理回路
部２１と、発振回路部２２と波形整形回路部２３からな
り、バッテリ３から点灯スイッチ４を通じて電源電圧を
給電されている。論理回路部２１は、減光制御スイッチ
５がオフしている期間だけ減光信号を発振回路部２２に
出力し、発振回路部２２は減光信号が入力する間、所定
（ここではほぼ５０％）デューティ比の矩形波パルス波
形のＰＷＭパルス電圧を波形整形回路部２３に出力し、
また減光制御スイッチ５がオンしている期間中、ハイレ
ベル電圧を波形整形回路部２３に出力する。論理回路部
２１及び発振回路部２２は本実施例の要旨ではないの
で、その詳細な回路説明は省略する。

【００１８】波形整形回路部２３は、入力されるＰＷＭ
パルス電圧の矩形波をＤＣバイアスされた台形波に変換
する回路であって、その詳細な回路構成については後述
する。なお、この実施例でいう台形波とは、入力電圧の
立ち上げ波形及び立ち下げ波形の電圧変化率（傾き）を
鈍化させる電子回路であればなんでもよく、たとえばＣ
Ｒ積分回路などを採用することができる。

【００１９】更にこの波形整形回路部２３の特徴は、Ｐ
ＷＭ制御電圧の出力台形波のＬｏレベルを所定電圧だけ
ＤＣバイアスする点にある。すなわち、スイッチ４がオ
フの場合にヘッドライト１はオフされ、スイッチ４がオ
ン、スイッチ５がオンの場合にＭＯＳトランジスタ２０
は常時オンされ、スイッチ４がオン、スイッチ５がオフ
の場合にＭＯＳトランジスタ２０はＤＣバイアス台形波
形状の波形を有するＰＷＭ制御電圧により所定周波数で
断続点灯される。

【００２０】（実験１及びその考察）次に、上記したＤ
Ｃバイアス台形波形状の波形を有するＰＷＭ制御電圧に
よるＭＯＳトランジスタ２０を駆動制御動作及びそれに
よるノイズ低減効果について実験結果に基づいて説明す
る。図２に実験回路を示す。

【００２１】ＭＯＳトランジスタ２０はその入力端子Ｔ
ｉとゲート電極との間には２２ｋオームのゲート保護抵
抗が内蔵されている。ヘッドライト１は定格１２Ｖ、５
５Ｗのものを２個並列に用いている。そのソース電極を
接地し、そのドレイン電極にヘッドライト１を通じてＤ
Ｃ１２Ｖを印加し、波形発生装置（横河電機株式会社製
ＡＧ１２００、その出力インピーダンスは未測定）１０
０から入力端子ＴｉにＤＣバイアス台形波形状の波形を
有するパルス電圧Ｖｉを印加して、そのノイズ特性及び
ゲート電圧Ｖｇ、電流ｉ、ノイズレベルを調べた。な
お、ノイズレベルはＭＯＳトランジスタ２０から１ｍ離
れた位置にノイズメータ（ＡＤＶＡＮＴＥＳＴ株式会社
製Ｒ３３６１Ａ）をおいて５１５〜１６３０ｋＨｚのラ
ジオノイズ帯域成分を測定した。暗雑音レベルは−１０
０ｄＢｍである。なお、波形発生装置１００及び波形発
生装置１００から論理回路２１までの配線は電磁シール
ドした。波形発生装置１００から入力端子Ｔｉでのライ
ン、ＭＯＳトランジスタ２０のドレイン電極とヘッドラ
イト１とを接続するライン、ヘッドライト１とバッテリ
（図示せず）の高位端とを接続するライン、ＭＯＳトラ
ンジスタ２０のソース電極とバッテリ（図示せず）の低
位端とを接続するラインのインピーダンスは未測定であ
るができるだけ太いものを用いて短く配線した。

【００２２】図３にパルス電圧ＶｉのＤＣバイアス台形
波の波形を示す。Ｔはパルス電圧Ｖｉのバイアスレベル
ＶｄｃからハイレベルＶＨ（ここでは８Ｖ）への立ち上
げ期間及びハイレベルＶＨからバイアスレベルＶｄｃへ
の立ち下げ期間を示し、パルス電圧Ｖｉの立ち上げ開始
時点ｔ１から立ち下げ終了時点ｔ４までのパルス幅ｔｏ
ｎは、パルス周期（１／９３秒）の６４％すなわちデュ
ーティ比６４％に設定されている。ＤＣバイアスＶｄｃ
及び立ち上げ、立ち下げ期間Ｔを種々変更した場合のノ
イズレベルを図４に示す。

【００２３】この実験結果から、ＤＣバイアスＶｄｃに
より大幅にノイズ低減を実現できることがわかる。ま
た、特にＤＣバイアスＶｄｃがＯ．２Ｖ以上、立ち上
げ、立ち下げ期間Ｔを３０μｓｅｃ以上とすることが有
効であることがわかる。この実験において、パルス電圧
Ｖｉの周期が約１０ｍｓｅｃと極めて長いこと、ノイズ
が電流ｉの変化に略比例するのでノイズが期間Ｔ及びそ
の近傍においてのみ発生することから、期間Ｔの延長に
よりノイズは低下することが理解されるであろう。

【００２４】ただ、期間Ｔがある程度以上（３０μｓｅ
ｃ以上）長い場合には、Ｏ．２Ｖ以上のＤＣバイアスＶ
ｄｃを印加することにより顕著にノイズレベルを低減で
きることについての真の物理的原因については不明であ
る。この原因について本発明者らは、ＤＣバイアスＶｄ
ｃの印加により立ち上げ期間の初期期間（及び立ち下げ
期間の周期期間）Ｔ１が延長されることにより、電流の
立ち上げ初期及び立ち下げ終期が延長されるために、電
流立ち上げ初期波形、電流立ち下げ終期波形の角部が丸
くなり、これがノイズの高周波成分（ラジオノイズ成
分）を低減するためであると推測している。

【００２５】上記実験回路にてＤＣバイアス台形波のパ
ルス電圧Ｖｉの立ち上げ期間Ｔを１００μｓｅｃとした
場合におけるゲート電圧Ｖｇ、負荷電流ｉの立ち上げ波
形を図５〜図８に示す。図５はＤＣバイアスＶｄｃを０
Ｖとした場合を示し、図６はＤＣバイアスＶｄｃを０．
５Ｖとした場合を示し、図７はＤＣバイアスＶｄｃを１
Ｖとした場合を示し、図６はＤＣバイアスＶｄｃを１．
５Ｖとした場合を示す。ＤＣバイアスＶｄｃの増大によ
り当然のことながら、負荷電流ｉが早期に立ち上がって
いる。

【００２６】図５〜図８におけるパルス電圧Ｖｉの立ち
上げ開始時点近傍の拡大波形を図９〜図１２に示す。図
５〜図８において、Ｔ１はパルス電圧Ｖｉの立ち上げ開
始時点ｔ１から負荷電流ｉの立ち上げ開始時点までの電
流立ち上げ遅延期間であり、Ｔ２は上記負荷電流ｉの立
ち上げ開始時点から負荷電流ｉが２．５５Ａとなった時
点までの電流立ち上げ角部期間である。なお、この時点
のゲート電圧Ｖｇも２．５５Ｖであった。

【００２７】図９〜図１２から、電流立ち上げ角部期間
Ｔ２は、ＤＣバイアスＶｄｃの増大とともに延長される
ことがわかる。ＤＣバイアスＶｄｃと期間Ｔ１、Ｔ２と
の関係を表１にまとめる。

【００２８】

【表１】表１から、ＤＣバイアスＶｄｃの増大により期間Ｔ２が
延長されるにつれてノイズレベルが低下することがわか
る。

【００２９】しかし、図４からわかるように、ＤＣバイ
アスＶｄｃを０．１Ｖ又は０．２Ｖ増大するだけでノイ
ズレベルは顕著に低下することを考えると、ノイズレベ
ル低下原因はＤＣバイアスＶｄｃの増大による期間Ｔ２
の僅かな延長だけでは説明できない可能性がある。そこ
で負荷電流ｉが０．５Ａの時点における電流増加率ｄｉ
／ｄｔを調べた。その結果を表２にまとめる。

【００３０】

【表２】表２から、ＤＣバイアスＶｄｃの増大による負荷電流ｉ
の立ち上げ角部の電流増加率ｄｉ／ｄｔの減少に応じ
て、ノイズレベルが低下することがわかる。

【００３１】しかし、図４からわかるように、ＤＣバイ
アスＶｄｃを０．１Ｖ又は０．２Ｖ増大するだけでノイ
ズレベルは顕著に低下することを考えると、ノイズレベ
ル低下原因はＤＣバイアスＶｄｃの増大による電流増加
率ｄｉ／ｄｔの僅かな減少だけでは説明できない可能性
がある。そこで負荷電流ｉの立ち上げ開始時点から負荷
電流ｉが０．５Ａとなる時点までの期間ΔＴとラジオノ
イズとの関係を調べた。その結果を図１３に示す。この
期間ΔＴは上記期間Ｔ２より更に明確に立ち上げ波形の
角部の鈍化状態を示す。すなわち、期間ΔＴが増大する
ほど立ち上げ波形の角部がまるみを帯びていることがわ
かる。

【００３２】図１３から、パルス電圧Ｖｉが方形波、無
バイアス台形波、Ｏ．５Ｖバイアス台形波では、期間Δ
Ｔがかなり変化し、この期間ΔＴの変化に応じてラジオ
ノイズが変化していることがわかる。恐らく、期間ΔＴ
を短縮すれば、更にこの傾向が顕著に判明するものと思
われる。例えば、負荷電流ｉが０．１Ａから０．０４Ａ
になる時間とラジオノイズとの関係はもっと顕著に上記
傾向を示すものと思われる。なお、ＤＣバイアスＶｄｃ
を０．５Ｖを超えて増大してもラジオノイズの低減がで
きないのは、このノイズレベル（−８５ｄｂ）では、こ
の立ち上げ波形の角部以外の他の要因に依存する測定帯
域成分のノイズ電圧成分Ｐｏが有力となり、この立ち上
げ波形の角部における測定帯域成分のノイズ電圧Ｐｎの
低減がシールされてしまうためであると思われる。

【００３３】数式１に測定ノイズ電圧Ｐと上記ノイズ電
圧成分Ｐｏ、Ｐｎとの関係を示す。

【００３４】

【数１】Ｐ＝（Ｐｏ²＋Ｐｎ²）^0.5 上記解析結果から、台形波パルス電圧を用いたＰＷＭ電
圧によりヘッドライト１を駆動すればラジオノイズを大
幅に低減できること、更にＤＣバイアスを付加すること
により一層顕著にノイズレベルを低減できること、そし
てこれらノイズ低減の原因が負荷電流ｉの立ち上げ波形
の立ち上げ開始時点近傍の角部及び立ち下げ波形の立ち
下げ終了時点近傍の角部の形状変化によることが推考さ
れる。

【００３５】次に、電流立ち下げ波形の立ち下げ終了時
点近傍の波形変化として負荷電流ｉが１Ａから０Ａまで
変化する時間ΔＴ’と、ＤＣバイアスＶｄｃとの関係を
調べた。そのｉが０．５Ａの時点における電流増加率ｄ
ｉ／ｄｔを調べた。その結果を表３にまとめる。

【００３６】

【表３】表３から、図１３と同一傾向を読み取ることができる。（実験２及びその考察）次に、図２の実験回路及び実験
条件は同じとしてただＭＯＳトランジスタ２０として２
ＳＫ１９５２を２個並列に用いて実験を行った。ただ
し、立ち上げ、立ち下げ期間Ｔは３０μｓｅｃ、ゲート
保護抵抗Ｒｇは各２ＳＫ１９５２のゲート毎にそれぞれ
１０ｋオームを付加した。

【００３７】その結果を表４に示す。ΔＴは負荷電流ｉ
を０Ａから電流立ち上がり部接線との交点までたち上げ
るのに必要な期間を示し、ΔＴ’は負荷電流ｉを電流立
ち上がり部接線から０Ａまで立ち下げるのに必要な期間
を示す。

【００３８】

【表４】表４から、図１３及び表３と同一傾向を読み取ることが
できる。

【００３９】（理論仮説）直流理想モデルまず、説明を簡単とするためにＤＣバイアス台形波のパ
ルス電圧からなるＰＷＭ制御電圧の立ち上げ波形及び立
ち下げ波形が完全な直線であり、各部容量を全て無視し
た直流理想モデル（図１４参照）についてゲート電圧Ｖ
ｇと負荷電流ｉとの関係を調べる。解析を容易とするた
めに、この出力段に生じる自己インダクタンス、相互イ
ンダクタンス、配線容量、配線抵抗などは無視するもの
とする。また、ゲート電圧Ｖｇの最大値（Ｈｉ）は１０
Ｖ、しきい値電圧Ｖｔは２Ｖ、電源電圧は１０．２５
Ｖ、ＭＯＳトランジスタ２０のソース電位は０Ｖ、ヘッ
ドライト１の抵抗を１オーム、ゲート電圧Ｖｇが１０Ｖ
の時、ドレイン電圧Ｖｄは０．２５Ｖ、電流は１０Ａで
あるとする。

【００４０】よく知られているように、ＭＯＳトランジ
スタ２０の非飽和時（三極管領域）におけるドレイン電
流（負荷電流）ｉは、

【００４１】

【数２】ｉ＝Ｋ・Ｖｄ（Ｖｇ−Ｖｔ−０．５Ｖｄ）＝Ｋ・Ｖｄ（Ｖｇ’−０．５Ｖｄ）と近似される。Ｋは比例定数、Ｖｇ’は補正ゲート電圧
であってＶｇ’＝Ｖｇ−Ｖｔである。この式に上記数値
を代入してＫ＝５が得られる。

【００４２】ＭＯＳトランジスタ２０の飽和時（五極管
領域）における負荷電流ｉは、

【００４３】

【数３】ｉ＝０．５Ｋ・（Ｖｇ−Ｖｔ）² ＝０．５Ｋ・（Ｖｇ’）² と近似される。両式の転換Ｏ点はＶｇ’がＶｄとなるピ
ンチオフ点であって、上記数値を代入して、Ｖｇ＝３．
８Ｖ，Ｖｄ＝Ｖｇ’＝１．８Ｖ，ｉ＝８Ａの点となる。
すなわち、ｉが８Ａ以下である大部分のドレイン電流変
化はＭＯＳトランジスタ２０の飽和領域で生じることが
わかる。

【００４４】ゲート電圧Ｖｇ及び負荷電流ｉの立ち上げ
波形を図１５に示す。立ち上げ期間Ｔはたとえば３２μ
ｓｅｃとする。また、比較例として、ＤＣバイアスＶｄ
ｃを０Ｖとし、立ち上げ期間はそのままとした場合にお
けるゲート電圧Ｖｇ及び負荷電流ｉの立ち上げ波形を図
１６に示す。図１５、図１６から、負荷電流ｉの立ち上
げ期間における電流増加率は明らかにＤＣバイアスＶｄ
ｃの付加により緩和され、そのためノイズレベルが低減
するであろうことがわかる。この理由として、上述した
ように、ＤＣバイアスＶｄｃを付加した分だけゲート電
圧Ｖｇの増加率が低減され、その分だけ負荷電流ｉの増
加率が低減されることが挙げられる。

【００４５】次に、ＭＯＳトランジスタ２０の非飽和領
域においてゲート電圧Ｖｇを時間に比例して直線的に増
加する場合（Ｖｇ＝ｍ・ｔ、ｍは比例定数）の電流変化
（増加）率について考える。式２を微分すれば、

【００４６】

【数４】ｄｉ＝Ｋ・Ｖｄ・ｄＶｇ’＝Ｋ・Ｖｄ・ｍ・ｄｔとなり、式４から、

【００４７】

【数５】ｄｉ／ｄｔ＝Ｋ・Ｖｄ・ｄＶｇ’＝Ｋ・Ｖｄ・ｍとなる。すなわち非飽和領域では、電流変化率ｄｉ／ｄ
ｔはドレイン電圧Ｖｄに比例することがわかる。つま
り、ゲート電圧Ｖｇを時間に比例して増大するいわゆる
台形波状のパルス電圧としても、ドレイン電圧が増大す
るほど電流変化率ｄｉ／ｄｔが増大する特性となること
がわかる。このことは、電流変化率ｄｉ／ｄｔは非飽和
領域モードでは飽和モードに近い期間（ドレイン電流、
Ｖｄが大きい期間）の方が大きく、ドレイン電流ｉやド
レイン電圧Ｖｄが小さくなるにつれて減少することがわ
かる。

【００４８】次に、ＭＯＳトランジスタ２０の飽和領域
においてゲート電圧Ｖｇを時間に比例して直線的に増加
する場合（Ｖｇ＝ｍ・ｔ、ｍは比例定数）の電流変化
（増加）率について考える。式３を微分すれば、

【００４９】

【数６】ｄｉ＝Ｋ・Ｖｇ’・ｄＶｇ’＝Ｋ・Ｖｇ’・ｍ・ｄｔとなり、式６から、

【００５０】

【数７】ｄｉ／ｄｔ＝Ｋ・Ｖｇ’・ｍとなる。すなわち飽和領域では、電流変化率ｄｉ／ｄｔ
は有効ゲート電圧Ｖｇ’に比例することがわかる。つま
り、ゲート電圧Ｖｇが時間に比例して増大するいわゆる
台形波状のパルス電圧としても、ゲート電圧Ｖｇが増大
するほど電流変化率ｄｉ／ｄｔが増大する特性となるこ
とがわかる。

【００５１】このことは、電流変化率ｄｉ／ｄｔは飽和
領域モードでは非飽和モードに近い期間（ドレイン電流
ｉや有効ゲート電圧Ｖｇ’が大きい期間）の方が大き
く、ドレイン電流ｉや有効ゲート電圧Ｖｇ’が小さくな
るにつれて減少することがわかる。ただし、実際には回
路には多くの寄生容量や寄生抵抗成分や寄生インダクタ
ンス成分が存在するので、これらを表す等価回路を図１
７に示す。

【００５２】ｒｉは波形整形回路部２３の内部寄生抵
抗、Ｃｌは配線寄生容量、ｒｌは配線寄生抵抗、Ｃｓは
ＭＯＳトランジスタ２０の素子寄生容量、ｒｌはＭＯＳ
トランジスタ２０の素子寄生抵抗、ｒｇはゲート電極保
護用の内蔵寄生抵抗である。これらの抵抗や容量はＣＲ
積分回路として全体としてゲート電圧Ｖｇの変化に応じ
た負荷電流ｉの変化を遅延しかつその高周波成分を低減
する作用を果たすことは明白である。以下、このような
寄生抵抗及び寄生容量による電流遅延、高周波数成分低
減効果が、ＤＣバイアスＶｄｃが変化した場合にどうな
るかについて考える。

【００５３】ゲート電圧ＶｇにＤＣバイアスＶｄｃを付
加しない場合、図１６からわかるように、ゲート電圧Ｖ
ｇが２Ｖに達するまで負荷電流ｉの立ち上げ開始が遅れ
る。しかし、上記した寄生容量、寄生抵抗によるＣＲ積
分回路の遅延により、ゲート電圧Ｖｇが２Ｖになる時点
においてパルス電圧Ｖｉは格段に大きい値（例えば図５
の例では６Ｖ以上）に達しており、この時のΔＶ＝Ｖｉ
−Ｖｇは格段に大きくなり、それに比例してＴｉから抵
抗Ｒｇを通じて流れ込む電流ｉｇは大きく、その結果と
してゲート電圧Ｖｇが２Ｖ近傍（すなわち負荷電流ｉの
立ち上げ開始時点近傍）におけるゲート電圧Ｖｇの増加
率（ほぼｉｇ／Ｃｓに比例する）は大きな値となり、こ
れによりゲート電圧Ｖｇ（負荷電流ｉ）の立ち上げ初期
における負荷電流ｉの増加率が大きくなる。

【００５４】これに対し、ゲート電圧ＶｇにＤＣバイア
スＶｄｃを付加する場合、図１５からわかるように、パ
ルス電圧Ｖｉの立ち上げ開始と同時に負荷電流ｉの立ち
上げが開始されることになる。したがって、ゲート電圧
Ｖｇが２Ｖ近傍（すなわち負荷電流ｉの立ち上げ開始時
点近傍）におけるパルス電圧Ｖｉとゲート電圧Ｖｇとの
差は小さくなり、電流ｉｇが小さくなり、負荷電流ｉの
立ち上げ開始時点近傍におけるゲート電圧Ｖｇの増加率
が小さくなり、これによりゲート電圧Ｖｇ（負荷電流
ｉ）の立ち上げ初期における負荷電流ｉの増加率が小さ
くなる。

【００５５】上述したように、ノイズは負荷電流ｉの変
化率に略比例し、特にラジオノイズのような高周波数成
分は、負荷電流ｉの立ち上げ初期又は立ち下げ終期にお
ける角部のような負荷電流ｉの増加率の変動が大きい場
合に多く発生するので、上記のようにＤＣバイアスＶｄ
ｃを付加することにより、負荷電流ｉの立ち上げ初期及
び立ち下げ終期におけるゲート電圧Ｖｇの変化率を低減
することにより、ラジオノイズを大幅に低下できること
が判明した。図８と図５とを参照すれば、負荷電流ｉの
立ち上げ開始時点における抵抗ｒｇ両端の電圧（Ｖｉ−
Ｖｇ）がＤＣバイアスＶｄｃの有無により格段に変化
し、負荷電流ｉの立ち上げ開始時点におけるゲート電極
充電電流ｉｇすなわちゲート電圧Ｖｇの増加率がＤＣバ
イアスＶｄｃの有無により格段に変化し、その結果、Ｄ
ＣバイアスＶｄｃの有無により負荷電流ｉの立ち上げ開
始時点における負荷電流ｉの変化率が格段に変化し、こ
れに略比例してノイズレベルが変化することがわかるで
あろう。

【００５６】（波形整形回路部２３）次に、波形整形回
路部２３の具体的な一例を図１８に示す。これは、ｐｎ
ｐトランジスタＴｒのコレクタ電流により、抵抗ｒ１を
通じてコンデンサＣを充電する積分回路であり、ツェナ
ダイオードＺＤは過大なゲート電圧Ｖｇがゲート電極に
印加されるのを防止するためのものであり、抵抗ｒ２、
ｒ３は、ゲート電圧Ｖｇの波形を補正するための抵抗で
ある。この積分回路によれば、所定のＤＣバイアスＶｄ
ｃをもつ台形波形状の波形をもつＰＷＭ制御電圧を発生
できる。なお、本実施例において、波形整形回路部２３
の出力端とゲート電極との間に上述したゲート抵抗Ｒｇ
を介設することはもちろん可能である。また、本実施例
においてＤＣバイアスＶｄｃはＭＯＳトランジスタ２０
のしきい値電圧を下回る場合の他、等しく設定したり、
更にはそれ以上に設定したりすることもできる。

【００５７】波形整形回路部の具体的な他の一例を図１
９に示す。この波形整形回路部２３０は、オペアンプ回
路からなり、積分回路２３１で積分された電圧はボルテ
ージホロワ２３２、２３３を通じてゲート電極に印加さ
れる。２３４、２３５はＤＣバイアス台形波のＤＣバイ
アスＶｄｃ及びハイレベル値ＶＨを決定するリミッタで
ある。（実施例２）以上の解析から、負荷電流ｉの電流変化の
大部分が、ゲート電圧Ｖｇの全振幅の内のごく一部の期
間に生じることがわかる。ただし、前述したようにゲー
ト電圧Ｖｇが定格値に達していない期間（立ち上げ期
間、立ち下げ期間）にはＭＯＳトランジスタ２０のチャ
ンネル抵抗が大きく、その発熱が大きい。

【００５８】本実施例は上記２つの事実に鑑みなされた
ものであり、ゲート電圧Ｖｇの立ち上げ初期及び立ち下
げ終期においてゲート電圧Ｖｇの変化を緩慢とし、負荷
電流ｉがほとんど変化し終わった後、ゲート電圧Ｖｇを
急速に変化させてＭＯＳトランジスタ２０の発熱を低減
するものである。図２０にそのパルス電圧Ｖｉの波形を
示す。図２０において、ゲート電圧Ｖｇの立ち上げ期間
（＝立ち下げ期間）Ｔｒは、電圧増加率が小さい第１期
間Ｔｒ１と、その後に続く電圧増加率が大きい第２期間
Ｔｒ２とからなる。この波形を採用した場合の電流波形
を図２１に示す。

【００５９】図２１からわかるように、Ｔｘ（負荷電流
ｉが１０〜９０％変化する期間）は実施例１の場合より
大幅に延長され、その分だけ電磁ノイズ電圧Ｖｎを大幅
に低減できることがわかる。もしくは、Ｔｘ（負荷電流
ｉが１０〜９０％変化する期間）を実施例１の場合に等
しくする場合には、その後の立ち上げ、立ち下げ期間の
残部Ｔｒ２を大幅に短縮することができ、この期間にＭ
ＯＳトランジスタ２０に生じる大きな発熱を大幅に低減
できることがわかる。

【００６０】なお、立ち上げ期間の終期及び立ち下げ期
間の初期において、負荷電流ｉの変化率が変化するが、
この変化はＭＯＳトランジスタ２０の非飽和モードであ
って、その飽和モードに比べてゲート電圧Ｖｇの変化に
対する変化率が小さく、その影響は小さい。図２０のご
ときＤＣバイアス台形波形状の波形のゲート電圧Ｖｇを
発生する波形整形回路部の一例を図２２を参照して説明
する。

【００６１】立ち上げ期間の開始時点ｔ１において、矩
形波電圧ＶｉがＬｏからＨｉへ変化すると、ゲート抵抗
ｒｇ及びダイオードＤ３を通じてコンデンサＣｇｓが充
電され、それに応じてゲート電圧Ｖｇが増加していく。
ゲート電圧Ｖｇが基準値（Ｖｒｅｆ）以上となると、コ
ンパレータＣｏがＨｉとなり、ＭＯＳトランジスタＴｒ
をオンしてゲート電極及びコンデンサＣｇｓが充電さ
れ、ゲート電圧Ｖｇは急速に増大する。なお、ＭＯＳト
ランジスタＴｒはオン時に抵抗ｒｇより小さい所定の抵
抗値をもつものとし、コンデンサＣｇｓはＭＯＳトラン
ジスタ２０の寄生容量で代用することもできる。

【００６２】立ち下げ期間の開始時点ｔ２において、矩
形波電圧ＶｉがＨｉからＬｏへ変化すると、ゲート電圧
Ｖｇが基準値（Ｖｒｅｆ）以上であり、コンパレータＣ
ｏがＨｉであるので、コンデンサＣｇｓはＭＯＳトラン
ジスタＴｒを通じて時点ｔ３まで急速放電を行う。その
後、ＭＯＳトランジスタＴｒがオフし、コンデンサＣｇ
ｓはダイオードＤ１、Ｄ２及び高抵抗であるゲート抵抗
ｒｇを通じて放電する。そして、ゲート電圧Ｖｇがパル
ス電圧Ｖｉよりも約１．３ＶすなわちダイオードＤ１、
Ｄ２のドロップ以下となれば、ゲート抵抗ｒｇを通じて
の放電は終了し、ゲート電圧Ｖｇは約１．３ＶだけＤＣ
バイアスされることになる。

【００６３】図２２の回路によれば、簡単な回路構成で
ノイズ及び発熱の両方を低減することができる。

【図面の簡単な説明】

【図１】実施例１のブロック回路を示す回路図である。

【図２】図１のＭＯＳトランジスタ２０の特性を調べる
実験回路を示す回路図である。

【図３】はＭＯＳトランジスタ２０に印加するパルス電
圧Ｖｉの波形図である。

【図４】図３の表をグラフ化したＤＣバイアスＶｄｃと
ノイズレベルとの関係を示す特性図である。

【図５】ＤＣバイアスＶｄｃ＝０Ｖとした場合の立ち上
げ波形を示すタイミングチャートである。

【図６】ＤＣバイアスＶｄｃ＝０．５Ｖとした場合の立
ち上げ波形を示すタイミングチャートである。

【図７】ＤＣバイアスＶｄｃ＝１．０Ｖとした場合の立
ち上げ波形を示すタイミングチャートである。

【図８】ＤＣバイアスＶｄｃ＝１．５Ｖとした場合の立
ち上げ波形を示すタイミングチャートである。

【図９】図５の立ち上げ波形の初期を拡大したタイミン
グチャートである。

【図１０】図６の立ち上げ波形の初期を拡大したタイミ
ングチャートである。

【図１１】図７の立ち上げ波形の初期を拡大したタイミ
ングチャートである。

【図１２】図８の立ち上げ波形の初期を拡大したタイミ
ングチャートである。

【図１３】立ち上げ開始期間ΔＴとノイズレベルとの関
係を示す図である。

【図１４】ＤＣバイアスＶｄｃ及び台形波によるノイズ
低減効果を解析するための直流モデルの回路図である。

【図１５】図１４の直流モデルにＤＣバイアスＶｄｃを
印加した場合の各部波形を示すタイミングチャートであ
る。

【図１６】図１４の直流モデルにＤＣバイアスＶｄｃを
印加しない場合の各部波形を示すタイミングチャートで
ある。

【図１７】ＤＣバイアスＶｄｃ及び台形波によるノイズ
低減効果を解析するための交流モデルの回路図である。

【図１８】具体的な回路の一例を示す回路図である。

【図１９】具体的な回路の他例を示す回路図である。

【図２０】実施例２に用いるＤＣバイアス台形波の波形
を示すタイミングチャートである。

【図２１】図２０の波形の立ち上げ期間を拡大した波形
を示すタイミングチャートである。

【図２２】図２０の波形を発生するための回路例を示す
回路図である。

【符号の説明】

１はヘッドライト、２０はＭＯＳトランジスタ、２２は
発振回路（パルス幅変調（ＰＷＭ）回路部）、２３は波
形整形回路部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩坂博文愛知県安城市篠目町井山３番地アンデン株式会社内

Claims

【特許請求の範囲】

【請求項１】電気負荷への通電電流を断続制御するＭＯ
Ｓトランジスタと、前記電気負荷の必要通電電流量に関連する入力信号に基
づいて所定キャリヤ周波数のパルス信号のデューティ比
を変調してパルス幅変調制御電圧として出力するパルス
幅変調（ＰＷＭ）回路部と、前記パルス幅変調制御電圧に基づいて形成した台形形状
の制御電圧を前記ＭＯＳトランジスタのゲート電極に出
力する波形整形回路部と、を備えることを特徴とする負荷駆動回路。
【請求項２】前記波形整形回路部は、前記台形形状の制
御電圧のローレベルを前記低位電源端の電位よりハイレ
ベルにバイアスすることを特徴とする負荷駆動回路。
【請求項３】上記電気負荷は、車両用ヘッドランプであ
る請求項１又は２記載の負荷駆動回路。
【請求項４】前記波形整形回路部は、前記パルス幅変調
制御電圧又はその低域成分を前記ＭＯＳトランジスタの
ゲート電極に印加する抵抗器と、前記抵抗器の一端と前
記電源端との間に接続されるコンデンサとを備えるＣＲ
積分回路を含む請求項１乃至３記載の特徴を有する負荷
駆動回路。
【請求項５】前記パルス幅変調回路部は、前記パルス幅
変調制御電圧のローレベルを前記ＭＯＳトランジスタの
しきい値電圧以下の範囲で前記低位電源端の電位よりも
ハイレベルにバイアスする手段を有する請求項２記載の
負荷駆動回路。
【請求項６】前記波形整形回路部は、チャンネル電流が
主に変化する期間であるゲート電圧の立ち上げ期間の前
期又は立ち下げ期間の後期の電圧変化率を、上記ゲート
電圧の立ち上げ期間の後期又は立ち下げ期間の前期の電
圧変化率よりも緩慢に設定する請求項１乃至５のいずれ
か記載の負荷駆動回路。