JPH09198311A - キャッシュメモリ回路および動作方法 - Google Patents

キャッシュメモリ回路および動作方法

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JPH09198311A
JPH09198311A JP8273744A JP27374496A JPH09198311A JP H09198311 A JPH09198311 A JP H09198311A JP 8273744 A JP8273744 A JP 8273744A JP 27374496 A JP27374496 A JP 27374496A JP H09198311 A JPH09198311 A JP H09198311A
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Abstract

(57)【要約】 【課題】 独立したリードバスおよびライトバスを有す
るキャッシュメモリ回路を得る。 【解決手段】 所与のキャッシュローが選択されると、
リードバス９０およびライトバス９８を使用してキャッ
シュロー内の異なるワード（Ｗ＃０，Ｗ＃１，Ｗ＃２，
Ｗ＃３）に同時にリードおよびライト動作を生じること
ができる。この構成を有するキャッシュメモリ回路３８
は書き戻しキャッシュとして使用するのに特に適してい
る。キャッシュミスが生じてキャッシュローを置換する
必要が生じると、アクセスを試みたことでキャッシュミ
スをトリガーしたものから開始してワードが置換され昇
ベキアドレス順で進行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ処理の分野に
関する。特に、本発明は代表的には命令語やデータ語の
短期、高速記憶を行うのに使用されるキャッシュメモリ
回路に関する。
【０００２】
【従来の技術】添付図の図１にキャッシュメモリ回路を
利用したデータ処理システムを示す。集積回路２はとり
わけ中央処理装置コア４、キャッシュメモリ回路６およ
びライトバッフアー８を具備して形成される。集積回路
２はシステムの大部分の記憶容量を提供するランダムア
クセスメモリ１０に接続されている。
【０００３】動作に関して、中央処理装置コア４が要求
すると、被処理命令もしくはデータを表すワードがラン
ダムアクセスメモリ１０から読み出されてキャッシュメ
モリ回路６に記憶される。次に、中央処理装置コア４が
これらのワードの１つにアクセスする必要がある場合に
は、最初にそれがキャッシュメモリ回路６内に存在する
かどうかをチェックする。ワードが存在すれば、ランダ
ムアクセスメモリ１０への低速オフチップアクセスに頼
ることなくこのオンチップキャッシュメモリ回路６から
高速でアクセスすることができる。どのワードをキャッ
シュメモリ回路６内に保持すべきであるかおよび（処理
することができる）キャッシュメモリ回路６に記憶され
たワードとランダムアクセスメモリ１０に記憶された対
応するワードとの間でどのような無矛盾性を維持すべき
であるかについてはさまざまな方法がある。無矛盾性を
維持する１つの方法では、キャッシュメモリ回路はいわ
ゆる“書き戻し”として構成される。
【０００４】このような構造の動作において、中央処理
装置コア４が特定のワードへアクセスしたい場合には、
キャッシュメモリ回路６内でこのワードがそこに記憶さ
れているかどうかを確認するチェックがなされる。キャ
ッシュメモリ回路６にワードが記憶されておれば、キャ
ッシュヒットが生じている。キャッシュヒットに続い
て、そのワードに対する高速リードもしくはライトを行
うことができる。ワードに対するライト動作を行う場合
には、このステージにおいてこのライト動作をランダム
アクセスメモリ１０に記憶された対応するワードに対し
ては行わないことが重要である。したがって、ランダム
アクセスメモリ１０に記憶されたそのワードのインスタ
ンスは古くなって無効となる。
【０００５】ランダムアクセスメモリ１０内の古くなっ
たワードの更新が行われるのはキャッシュメモリ回路６
内の対応するワードが高速アクセスを行うのにより望ま
しい他のワードへ道を譲るために置換されている時であ
る。キャッシュメモリ回路６に記憶されているワードは
このように置換されると、ランダムアクセスメモリ１０
へ書き戻されてその中に記憶されたワードのインスタン
スが更新される。図２にこのプロセスの詳細を示す。
【０００６】ステップ１２において、キャッシュミスが
生じると、書き戻しプロセスに入る。第１ステージはス
テップ１４において置換すべきキャッシュローを識別す
ることである。どのキャッシュローを置換すべきか（代
表的にキャッシュはロー構成とされ、各キャッシュロー
が複数のワードを記憶している）を確認するのにさまざ
まな方法を利用することができる。一般的な方法は最も
最近アクセス（使用）されたキャッシュローと置換する
ことである。
【０００７】キャッシュローのいわゆる“ダーティフラ
グ（ｄｉｒｔｙ ｆｌａｇ）”はそこに記憶されている
任意のワードがランダムアクセスメモリ１０から読み出
されて以来変化しているかどうかを示す。ダーティフラ
グがセットされておれば、ステップ１６から２２におい
て現在選択されたキャッシュローに記憶されている４つ
のワードが集積回路２の連続クロックサイクル（ｆｃｌ
ｋ）中にライトバッファー８へ書き込まれる。図２の例
はこのような変化が生じているものと仮定している。
【０００８】古いワードが後でランダムアクセスメモリ
１０へ記憶し戻すためにライトバッファー８へ安全に書
き込まれると、ステップ２４において集積回路２のクロ
ック信号はランダムアクセスメモリ１０を駆動する外部
の低速メモリクロック信号（ｍｃｌｋ）と同期化され
る。クロック信号のこの切り替えは早期に行うこともで
きるが、できるだけ長く高速クロック信号（ｆｃｌｋ）
を使用し続けることが最善であるためそれによって全体
動作がスローダウンしてしまう。
【０００９】ステップ２６，２８，３０および３２にお
いて、連続外部クロックサイクルで新しいワードがラン
ダムアクセスメモリ１０からキャッシュローへ読み込ま
れる。
【００１０】図２から古いワードの書き戻しおよび新し
いワードの読込みは（４ｘｆｃｌｋ）＋（４ｘｍｃｌ
ｋ）を越えて行われることが判る。キャッシュローのワ
ードの書き戻しおよび読込みはキャッシュメモリ回路６
内のキャッシュコントロール論理３４により制御され
る。この例はｍｃｌｋ信号とは異なる高速のｆｃｌｋ信
号を仮定している。これらの信号は同じでもよい。
【００１１】図３に図２のプロセスを示す。上の４つの
図は選択されたキャッシュローからライトバッファーへ
の連続ワードの保存を示している。下の４つの図はラン
ダムアクセスメモリ１０からの４つの連続ワードの連続
読出しを示している。
【００１２】
【発明が解決しようとする課題】キャッシュの性能はそ
れが組み込まれているデータ処理システムの全体性能に
大きなインパクトを及ぼす。キャッシュの性能（例えば
その動作速度）を改善する対策をとることが非常に有利
である。
【００１３】
【課題を解決するための手段】１つの局面から見て、本
発明によりキャッシュメモリ回路が提供され、それは、
（ｉ） 各々が複数のワードを記憶する複数のキャッシ
ュローと、（ｉｉ） 前記複数のキャッシュローに接続
されて前記キャッシュメモリ回路からワードを読み出す
リードバスと、（ｉｉｉ） 前記複数のキャッシュロー
に接続されて前記キャッシュメモリ回路へワードを書き
込むライトバスと、（ｉｖ） 前記複数のキャッシュロ
ーの中の１つをアクティブキャッシュローとして選択す
るローセレクタと、（ｖ） 前記アクティブキャッシュ
ローから第１のワードを選択してリードバスへの出力ワ
ードを発生するリードマルチプレクサと、（ｖｉ） 前
記第１のワードとは異なる第２のワードを前記アクティ
ブキャッシュローから選択してライトバスからの入力ワ
ードを受信するライトマルチプレクサと、（ｖｉｉ）
前記リードマルチプレクサおよび前記ライトマルチプレ
クサを制御して前記アクティブローから前記ライトバス
を介して前記第２のワードが書き込まれるのと同時に前
記アクティブローから前記リードバスを介して前記第１
のワードを読み出すことができるようにするマルチプレ
クサコントローラとを具備している。
【００１４】キャッシュロー内のワードに対して適切に
多重化される独立したリードバスおよび独立したライト
バスを設けることによりキャッシュローを置換する速度
を増大することができるキャッシュメモリ回路が本発明
により提供される。このようにして、所与の処理サイク
ルにおいて、キャッシュロー内の異なるワードについて
リード動作およびライト動作の両方を行うことができ
る。したがって、キャッシュの動作速度が改善される。
【００１５】独立したリードバスおよびライトバスを有
するキャッシュメモリ回路はさまざまな構成で有利に使
用することができる。しかしながら、前記キャッシュメ
モリ回路がそれをメインメモリへの書き戻しキャッシュ
として作動させるキャッシュコントロール論理を含んで
いるような実施例に本発明は特に適している。
【００１６】書き戻しキャッシュとして動作する場合に
は、キャッシュローの内容を置換したい時に複数のライ
ト動作および複数のリード動作を実施しなければならな
い。このような動作を少なくとも一部並列に実施する能
力によりキャッシュローの内容を置換するための全体時
間が短縮されキャッシュ性能が改善される。
【００１７】キャッシュローの内容の置換をトリガーす
ることができる方法はさまざまである。しかしながら、
特定ワードへのアクセスに対してキャッシュミスが生じ
ると、それにトリガーされてキャッシュロー内に記憶さ
れた複数の古いワードが前記特定ワードを含む前記メイ
ンメモリからの複数の新しいワードと置換されるような
実施例に本発明は特に有用である。
【００１８】このような状況では特定ワードはシステム
の残りにより出来るだけ早く必要とされしかも特定ワー
ドを含むワードにより置換される前にキャッシュローの
現在の内容を正しく保存するのに十分な時間がなければ
ならない。
【００１９】実施例では、前記キャッシュミスに続く最
初のステップにおいて、前記特定ワードと置換される前
記キャッシュローに記憶された前記古いワードは前記リ
ードバスを介して前記キャッシュローから読み出されて
前記メインメモリに記憶される。
【００２０】キャッシュロー内の古いワードが置換され
る前に保存される順序は任意のコースに従うことができ
るが、キャッシュミスを生じる特定ワードに対応するワ
ードを最初に保存するのが有利である。このようにし
て、フェッチされる特定ワードに対するスペースがキャ
ッシュメモリ回路内に作られしたがって、中央処理装置
コア等の、システムが出来るだけ早く利用することがで
きしかもそれと並列にキャッシュメモリ回路へ供給され
る。
【００２１】古いキャッシュワードを保存する１つのラ
イト動作が行われる初期サイクルに続いて、次のサイク
ルでは前記キャッシュミスに続くステップにおいて、前
記メインメモリに記憶するために前記キャッシュローか
ら既に読み出されている置換すべき古いワードはまだそ
うされていないもう１つの古いワードが前記メインメモ
リへ記憶するために前記リードバスを介して前記キャッ
シュローから読み出されるのと同時に前記ライトバスを
介して書き込まれる前記メインメモリからの新しいワー
ドと置換されることが好ましい。
【００２２】このようにして、古いワードの保存と新し
いワードのフェッチングは同時進行させてキャッシュロ
ーを置換する全体時間を短縮することができる。
【００２３】容認出来る性能で制御論理を単純化する代
替策としてキャッシュローの置換は一端から他端へ進む
ように行ってキャッシュローから読み出される最初のワ
ードを最初に置換し以下同様とすることができる。
【００２４】新しいワードが前記メインメモリから読み
出される間に古いワードが前記キャッシュメモリ回路か
ら前記メインメモリへ戻されるライトバッファーもシス
テムに含めると有利であることが判っている。
【００２５】ライトバッファーを設けることにより１つ
のアクセスパス（バス）しかないメインメモリにより本
発明の性能利得を達成することができる。本発明のキャ
ッシュメモリ回路はワードを同時に読み出しかつ書込む
ことができまたライトバッファーを設けることによりメ
モリは中間でライト要求が完了するのを待つことなく任
意所与のサイクルに１回アクセスするだけで全てのリー
ド要求を出来るだけ迅速に満たすことができる。
【００２６】本発明のキャッシュメモリ回路は、恐らく
は個別部品により、独立に形成することができるが、中
央処理装置コアと一緒に集積回路上に形成するという性
能上の最大利点を得ることが極めて望ましい。
【００２７】もう１つの局面から見て、本発明によりキ
ャッシュメモリ回路の動作方法が提供され、それは、
（ｉ） 複数のキャッシュローの各々に複数のワードを
記憶するステップと、（ｉｉ） 前記複数のキャッシュ
ローに接続されたリードバスを介して前記キャッシュメ
モリ回路からワードを読み出すステップと、（ｉｉｉ）
前記複数のキャッシュローに接続されたライトバスを
介して前記キャッシュメモリ回路へワードを書き込むス
テップと、（ｉｖ） ローセレクタにより前記複数のキ
ャッシュローの中の１つをアクティブキャッシュローと
して選択するステップと、（ｖ） リードマルチプレク
サにより前記アクティブキャッシュローから第１のワー
ドを選択してリードバスへの出力ワードを発生するステ
ップと、（ｖｉ） ライトマルチプレクサにより前記ア
クティブキャッシュローから、前記第１のワードとは異
なる、第２のワードを選択してライトバスから入力ワー
ドを受信するステップと、（ｖｉｉ） マルチプレクサ
コントローラにより前記リードマルチプレクサおよび前
記ライトマルチプレクサを制御して前記アクティブロー
からの前記第２のワードが前記ライトバスを介して書き
込まれるのと同時に前記アクティブローからの前記第１
のワードを前記リードバスを介して読み出すことができ
るようにするステップとからなっている。
【００２８】
【発明の実施の形態】図４に中央処理装置コア３６、キ
ャッシュメモリ回路３８、ライトバッファー４０および
マルチプレクサ４２を内蔵する集積回路３４を示す。ラ
ンダムアクセスメモリ４４が集積回路３４のさまざまな
構成要素にマルチプレクサ４２を介して接続されてい
る。
【００２９】図５はキャッシュローを置換する場合の図
４のシステムの動作ステップを示す。ステップ４６にお
いて、キャッシュミスが検出される。ステップ４８にお
いて、公知の１つのロー置換方法に従って置換すべきキ
ャッシュローが識別される。ステップ５０において、第
１位置からの古いワード（Ｗ＃０，この場合キャッシュ
ミスを生じる特定ワード）がリードバスを介してキャッ
シュメモリ回路３８から読み出されてライトバッファー
４０に記憶される。この動作は集積回路３２の１高速ク
ロックサイクル（ｆｃｌｋ）を要する。
【００３０】ステップ５２において、集積回路３２はそ
のクロック信号を変えてランダムアクセスメモリ４４の
クロック信号（ｍｃｌｋ）と同期化させる。
【００３１】この同期化に続く３つのステップ５４，５
６，５８において、前のステージで保存されたワードが
ライトバスを介して書き込まれる間に次に高いアドレス
の古いワードがライトバッファー４０に保存されランダ
ムアクセスメモリ４４から取り出した新しいワードがマ
ルチプレクサ４２へ通される。マルチプレクサ４２およ
びキャッシュメモリ回路３８の制御はキャッシュコント
ロール論理６２により処理される。
【００３２】最終ステージ６０において、古いワードは
全てライトバッファー４０に保存されておりランダムア
クセスメモリ４４からキャッシュローへ書き込む必要が
あるのは最後の新しいワードだけである。
【００３３】この例では、ワードは保存され次に＃０，
＃１，＃２および＃３の順に書き込まれるのがお判りと
思われる。これはランダムアクセスメモリ内の昇ベキア
ドレス順である。代表的にそうであるように、特定ワー
ドがキャッシュロー内の中途で生じている場合には、保
存およびライト動作が行われる順序はこの特定ワードで
開始する昇ベキアドレス順となりキャッシュローの終
り、すなわち＃３、に達した時にキャッシュローの始
め、すなわち＃０、に重なる。また、常に＃０で開始し
て＃３まで進むような置換を行うこともできる。
【００３４】キャッシュコントロール論理６２は特定ワ
ードのアドレスに応答してキャッシュロー置換をトリガ
ーし古いワードの保存および新しいワードの読み出しシ
ーケンスを前記した順序に従うように制御する。
【００３５】図５のステップのリードおよびライト動作
を図６に示す。
【００３６】ステップＡにおいて、最初の古いワードＷ
＃０がライトバッファー４０に保存される。次のステッ
プＢにおいて、次の古いワードＷ＃１がライトバッファ
ー４０に保存されるのと同時にランダムアクセスメモリ
から新しいワードＷ＃０が読み出される。キャッシュロ
ーに沿った昇ベキ順でステップＣおよびＤが同様に進行
する。ステップＥでは、ランダムアクセスメモリ４４か
らキャッシュローへ最後のワードを書き込むだけでよ
い。ステップＢからＥは４ｍｃｌｋサイクルかかるがス
テップＡは１ｆｃｌｋサイクルしかかからないことをお
判り願いたい。図５の動作にかかる時間を図２の動作に
かかる時間と比較すると、キャッシュローを置換するの
にかかる時間はおよそ３ｘｆｃｌｋだけ短縮される。キ
ャッシュローが広い（すなわち、より多くのワードを含
む）場合には、時間の節減は一層大きくなる。
【００３７】図４のキャッシュメモリ回路３８をより詳
細に図７に示す。キャッシュメモリ回路３８は複数のキ
ャッシュロー６４，６６，６８，７０を含み、そのいく
つかが図示されている。各キャッシュロー６４，６６，
６８，７０は、各々が複数ビットからなる、複数のワー
ドを含んでいる。１ビットの記憶セルをボックス７２内
に示す。記憶セルは２つの絶縁トランジスタ７８，８０
と共に２つのインバータ７４，７６を含んでいる。ロー
セレクタ回路８２はアクセスされるワードに指定された
アドレスに応答して１本のロー選択線８４を使用しキャ
ッシュローの１つをオンとしてそのキャッシュローの絶
縁トランジスタ７８，８０をオンとし他のキャッシュロ
ーの絶縁トランジスタ７８，８０は全てオフのままとさ
れる。
【００３８】所与のキャッシュローが選択されると、そ
れが記憶しているビットは強制的にビット線８６に与え
られビットの補数は強制的にビット線８８に与えられ
る。
【００３９】リードバス９０にはビット線８６，８８上
の信号値から特定の各ビットが認識される速度を加速す
る各センス増幅器９２，９４の出力が与えられる。適切
に多重化すれば、１組のセンス増幅器により置換される
キャッシュロー内の全てのワードに対処することができ
る。リードバス９０のワード選択線はゲート９６と一緒
に作用してリードマルチプレクサの役割を果たしキャッ
シュロー内に記憶された特定の１つのワードがリードバ
ス９０を介して読み出される。
【００４０】ライトバス９８が各ビットに対するバッフ
ァー１００およびインバータ１０２を介して各ビット線
８６，８８に接続されている。ゲート１０６と連係して
作用するライトワード選択線１０４がライトバス９８を
介して書き込まれるキャッシュロー内の特別なワードを
選択する。
【００４１】図７の回路の全体動作は特別な１つのキャ
ッシュローをオンとし次にそのキャッシュロー内の異な
る各ワードを選択してリードバス９０およびライトバス
９８に接続し同時リードおよびライト動作を行うローセ
レクタとして理解することができる。このようにして、
キャッシュ性能、例えばキャッシュローの内容を置換す
るのに要する時間、を改善することができる。
【００４２】図４のバス構造の代替バス構造を図８に示
す。この構造ではキャッシングのライトバッファリング
が必要とされない時に使用することができる直接パスが
コア３６とＲＡＭ４４との間に設けられている。この実
施例はまた置換されているキャッシュロー内の全てのワ
ードをＲＡＭ４４から最初の新しいワードを回復するの
に必要な比較的低速の最初のサイクル中にライトバッフ
ァー４０に記憶するように動作することができる。
【００４３】添付図を参照して実施例について説明して
きたが、本発明はこれらの厳密な実施例に限定されるも
のではなく、当業者であれば特許請求の範囲に明記され
た発明の範囲および精神を逸脱することなくさまざまな
変更や修正を実施出来ることをご理解願いたい。
【図面の簡単な説明】
【図１】キャッシュメモリ回路を組み込んだデータ処理
システムの略図。
【図２】書き戻しモードで動作する場合の図１のキャッ
シュメモリ回路の動作ステップ図。
【図３】図２に従ったリードおよびライト動作を示す
図。
【図４】本発明の１実施例に従って修正されたキャッシ
ュメモリ回路を組み込んだデータ処理システムの略図。
【図５】書き戻しモードで動作する場合の図４のキャッ
シュメモリ回路の動作ステップ図。
【図６】図５のステップに従って動作するキャッシュメ
モリ回路に生じる同時リードおよびライト動作を示す
図。
【図７】図４のキャッシュメモリ回路の一部の詳細図。
【図８】図４のバス構造の代替バス構造。
【符号の説明】
２，３４ 集積回路 ４，３６ 中央処理装置コア ６，３８ キャッシュメモリ回路 ８，４０ ライトバッファー １０，４４ ランダムアクセスメモリ ４２ マルチプレクサ ６２ キャッシュコントロール論理 ６４，６６，６８，７０ キャッシュロー ７４，７６，１０２ インバータ ７８，８０ 絶縁トランジスタ ８２ ローセレクタ回路 ８４ ロー選択線 ８６，８８ ビット線 ９０ リードバス ９２，９４ センス増幅器 ９６，１０６ ゲート ９８ ライトバス １００ バッファー １０４ ライトワード選択線

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 キャッシュメモリ回路であって、該回路
    は、 （ｉ）各々が複数のワードを記憶する複数のキャッシュ
    ローと、 （ｉｉ）前記複数のキャッシュローに接続されて前記キ
    ャッシュメモリ回路からワードを読み出すリードバス
    と、 （ｉｉｉ）前記複数のキャッシュローに接続されて前記
    キャッシュメモリ回路へワードを書き込むライトバス
    と、 （ｉｖ）前記複数のキャッシュローの１つをアクティブ
    キャッシュローとして選択するローセレクタと、 （ｖ）前記アクティブキャッシュローから第１のワード
    を選択してリードバスへの出力ワードを発生するリード
    マルチプレクサと、 （ｖｉ）前記アクティブキャッシュローから、前記第１
    のワードとは異なる、第２のワードを選択してライトバ
    スから入力ワードを受信するライトマルチプレクサと、 （ｖｉｉ）前記リードマルチプレクサおよび前記ライト
    マルチプレクサを制御して前記アクティブローから前記
    ライトバスを介して前記第２のワードが書き込まれるの
    と同時に前記アクティブローから前記リードバスを介し
    て前記第１のワードが読み出されるようにするマルチプ
    レクサコントローラとを具備するキャッシュメモリ回
    路。
  2. 【請求項２】 請求項１記載のキャッシュメモリ回路で
    あって、前記キャッシュメモリ回路はそれをメインメモ
    リへの書き戻しキャッシュとして動作させるキュッシュ
    コントロール論理を含むキャッシュメモリ回路。
  3. 【請求項３】 請求項２記載のキャッシュメモリ回路で
    あって、特定ワードへのアクセスに対してキャッシュミ
    スが生じると、キャッシュロー内に記憶された複数の古
    いワードが前記特定ワードを含む前記メインメモリから
    の複数の新しいワードと置換されるようにトリガーされ
    るキャッシュメモリ回路。
  4. 【請求項４】 請求項３記載のキャッシュメモリ回路で
    あって、前記キャッシュミスに続く最初のステップにお
    いて、前記特定ワードと置換される前記キャッシュロー
    内に記憶された前記古いワードが前記リードバスを介し
    て前記キャッシュローから読み出されて前記メインメモ
    リに記憶されるキャッシュメモリ回路。
  5. 【請求項５】 請求項４記載のキャッシュメモリ回路で
    あって、前記キャッシュミスに続く後のステップにおい
    て、前記メインメモリに記憶するために既に前記キャッ
    シュローから既に読み出されている置換すべき古いワー
    ドはまだそうされてはいないもう１つの古いワードが前
    記メインメモリに記憶するために前記リードバスを介し
    て前記キャッシュローから読み出されるのと同時に前記
    ライトバスを介して書き込まれる前記メインメモリから
    の新しいワードと置換されるキャッシュメモリ回路。
  6. 【請求項６】 請求項３記載のキャッシュメモリ回路で
    あって、前記キャッシュミスに続く最初のステップにお
    いて、前記キャッシュロー内に記憶された最初の古いワ
    ードが前記リードバスを介して前記キャッシュローから
    読み出されて前記メインメモリに記憶されるキャッシュ
    メモリ回路。
  7. 【請求項７】 請求項６記載のキャッシュメモリ回路で
    あって、前記キャッシュミスに続く後のステップにおい
    て、前記メインメモリに記憶するために既に前記キャッ
    シュローから読み出されている置換すべき古いワードは
    まだそうされてはいないもう１つの古いワードが前記メ
    インメモリに記憶するために前記リードバスを介して前
    記キャッシュローから読み出されるのと同時に前記ライ
    トバスを介して書き込まれる前記メインメモリからの新
    しいワードと置換されるキャッシュメモリ回路。
  8. 【請求項８】 請求項２記載のキャッシュメモリ回路で
    あって、該回路は新しいワードが前記メインメモリから
    読み出される間に前記キャッシュメモリ回路から前記メ
    インメモリへ戻される古いワードが保持されるライトバ
    ッファーを具備するキャッシュメモリ回路。
  9. 【請求項９】 請求項１記載のキャッシュメモリ回路で
    あって、該回路は中央処理装置コアと一緒に集積回路上
    に形成されるキャッシュメモリ回路。
  10. 【請求項１０】 キャッシュメモリ回路の動作方法であ
    って、該方法は、 （ｉ）複数のワードを複数のキャッシュローの各々に記
    憶するステップと、 （ｉｉ）前記複数のキャッシュローに接続されたリード
    バスを介して前記キャッシュメモリ回路からワードを読
    み出すステップと、 （ｉｉｉ）前記複数のキャッシュローに接続されたライ
    トバスを介して前記キャッシュメモリ回路へワードを書
    き込むステップと、 （ｉｖ）ローセレクタにより前記複数のキャッシュロー
    の１つをアクティブキャッシュローとして選択するステ
    ップと、 （ｖ）リードマルチプレクサにより前記アクティブキャ
    ッシュローから第１のワードを選択してリードバスへの
    出力ワードを発生するステップと、 （ｖｉ）ライトマルチプレクサにより前記アクティブキ
    ャッシュローから、前記第１のワードとは異なる、第２
    のワードを選択してライトバスからの入力ワードを受信
    するステップと、 （ｖｉｉ）マルチプレクサコントローラにより前記リー
    ドマルチプレクサおよび前記ライトマルチプレクサを制
    御して前記アクティブローからの前記第２のワードが前
    記ライトバスを介して書き込まれるのと同時に前記アク
    ティブローからの前記第１のワードが前記リードバスを
    介して読み出せるようにするステップとからなるキャッ
    シュメモリ回路動作方法。
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