JPH0917964A - Semiconductor device - Google Patents

Semiconductor device

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JPH0917964A
JPH0917964A JP16655495A JP16655495A JPH0917964A JP H0917964 A JPH0917964 A JP H0917964A JP 16655495 A JP16655495 A JP 16655495A JP 16655495 A JP16655495 A JP 16655495A JP H0917964 A JPH0917964 A JP H0917964A
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JP
Japan
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antifuse
rom
transistor
fuse
semiconductor device
Prior art date
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Pending
Application number
JP16655495A
Other languages
Japanese (ja)
Inventor
Toshimasa Usui
敏正 薄井
Mikiya Mizuno
幹也 水野
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
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Publication of JPH0917964A publication Critical patent/JPH0917964A/en
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Abstract

PURPOSE: To enable the change of data by design change and the change of word constitution, by equipping a gate array with an antifuse ROM. CONSTITUTION: In a gate array equipped with an antifuse ROM, the antifuse ROM is composed of a resistor 101 pulled up to power voltage, a transistor 102 for write of antifuse, antifuses 103-106, transistors 107-110 for antifuse selection at the time of write, a pull down resistor 115, and a buffer 116 for read of data. To secure the breakdown strength of the transistor for write of antifuse, the antifuse ROM is arranged in the peripheral area including an i/o part. Or, by connecting the transistors for selection of antifuses at write severally in series, the voltage applied to one transistor is lowered, and the elements other than the transistor for write of antifuses are arranged in a logical region.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体装置に関し、特
に、アンチヒューズROMを備えた半導体装置に関する
ものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having an antifuse ROM.

【0002】[0002]

【従来の技術】アモルファス金属の伝導特性は非可逆特
性のあることが知られている。アモルファス金属は通常
非伝導特性を示すが、これに電流を流すことによって伝
導特性を示すようになる。こうした特性を示すアモルフ
ァス金属をアンチヒューズまたはアンタイヒューズと称
し、これを用いた半導体記憶装置が提案されている。
2. Description of the Related Art It is known that the conduction characteristics of amorphous metals have irreversible characteristics. Amorphous metals usually exhibit non-conducting properties, but when an electric current is passed through them, they exhibit conducting properties. An amorphous metal exhibiting such characteristics is called an antifuse or an antifuse, and a semiconductor memory device using the same has been proposed.

【0003】アンチヒューズを用いた半導体記憶装置と
して特開平4−61156号において記載がある。以下
図7を用いて説明する。701はMOSトランジスタ、
702は基板、703はドレイン、704はゲート電
極、705は上部電極、706はソース、707はアン
チヒューズを示す。
A semiconductor memory device using an antifuse is described in Japanese Patent Laid-Open No. 4-61156. This will be described below with reference to FIG. 701 is a MOS transistor,
702 is a substrate, 703 is a drain, 704 is a gate electrode, 705 is an upper electrode, 706 is a source, and 707 is an antifuse.

【0004】ゲート電極704に所定の電圧を印加して
MOSトランジスタ701をオンさせた状態で、アンチ
ヒューズ707の上部電極705とMOSトランジスタ
701のソース706との間に、上部電極705が正、
ソース706が負となる向きに数ボルトの電圧Vpを印
加する。そして上部電極705、ドレイン703、ソー
ス706を経路として電流を流し、アンチヒューズ70
7を導通させる。これによりアンチヒューズ707の電
気抵抗が低下し伝導特性となる。
While the MOS transistor 701 is turned on by applying a predetermined voltage to the gate electrode 704, the upper electrode 705 is positive between the upper electrode 705 of the antifuse 707 and the source 706 of the MOS transistor 701,
A voltage Vp of several volts is applied in the direction in which the source 706 becomes negative. Then, a current is passed through the upper electrode 705, the drain 703, and the source 706 as a path, and the antifuse 70
Conduct 7 As a result, the electrical resistance of the anti-fuse 707 is reduced and the anti-fuse 707 has a conductive property.

【0005】以上がアンチヒューズの基本動作である。The above is the basic operation of the antifuse.

【0006】ところで、従来のゲートアレイのチップ内
にROMを作り込むためには、予め書き込みデータが準
備されていなければならない。このため設計変更により
ROMデータを変更したくとも変更できないといった欠
点がある。ROMデータの変更を可能にしたものがEE
PROM(電気的に消去可能でプログラム可能なRO
M)である。また最近ではフラッシュRAMの様にプロ
グラムROMとして使用可能なものも出来ている。
By the way, in order to build a ROM in a conventional gate array chip, write data must be prepared in advance. For this reason, there is a drawback that the ROM data cannot be changed even if it is desired to change it due to the design change. EE makes it possible to change ROM data
PROM (electrically erasable and programmable RO
M). Recently, a flash RAM, which can be used as a program ROM, has been made.

【0007】[0007]

【発明が解決しようとする課題】近年、ゲートアレイに
こうしたROM、EEPROMが取り込まれるようにな
っている。しかしながら、ROMは予めデータを決めて
おく必要があり、製造後データの変更ができないこと、
EEPROMではビット・ワード構成を決めておく必要
があり、設計変更によるビット・ワード構成の修正がで
きないという問題があった。
In recent years, such ROMs and EEPROMs have been incorporated in gate arrays. However, it is necessary to determine the data in advance in the ROM, and the data cannot be changed after manufacturing.
In the EEPROM, it is necessary to determine the bit / word structure, and there is a problem that the bit / word structure cannot be corrected by design change.

【0008】そこで本発明はゲートアレイにおいてアン
チヒューズを用いることで、こうした設計変更によるデ
ータの変更、ビット・ワード構成の変更を可能とするR
OMを内蔵した半導体装置を提供することを目的とす
る。
Therefore, according to the present invention, by using an antifuse in the gate array, it is possible to change the data and the bit / word structure by such a design change.
It is an object of the present invention to provide a semiconductor device containing an OM.

【0009】[0009]

【課題を解決するための手段】[Means for Solving the Problems]

(手段1)半導体チップの主として中央部に作り込ま
れ、所定の論理処理を実現する論理回路ブロックを含む
論理領域と、該論理領域の周辺に作り込まれ、該半導体
チップの外と該論理回路ブロックとの間で入出力信号を
取り扱う入力部と出力部を含む周辺領域とを有するゲー
トアレイにおいて、アンチヒューズROMを備えている
ことを特徴とする。
(Means 1) A logic area that is built mainly in the center of the semiconductor chip and includes a logic circuit block that implements predetermined logic processing, and a logic area that is built around the logic area and that is outside the semiconductor chip and the logic circuit. An anti-fuse ROM is provided in a gate array having an input section for handling an input / output signal and a peripheral area including an output section between the blocks.

【0010】(手段2)手段1において、前記アンチヒ
ューズROMのデータによって前記アンチヒューズRO
Mと接続される該論理回路ブロックの回路動作の変更を
可能とすることを特徴とする。
(Means 2) In the means 1, according to the data of the antifuse ROM, the antifuse RO
It is characterized in that the circuit operation of the logic circuit block connected to M can be changed.

【0011】(手段3)手段1において、前記アンチヒ
ューズROMの書き込みに必要な高耐圧トランジスタ
は、前記周辺領域のトランジスタを使用していることを
特徴とする。
(Means 3) In the means 1, the high breakdown voltage transistors required for writing to the anti-fuse ROM are transistors in the peripheral region.

【0012】(手段4)手段1において、前記アンチヒ
ューズROMを前記論理領域で構成することを特徴とす
る。
(Means 4) In the means 1, the antifuse ROM is constituted by the logic area.

【0013】(手段5)手段1において、書き込みトラ
ンジスタのゲートに前記周辺領域の入力部を通しチップ
の外部端子から直接電圧が印加できることを特徴とす
る。
(Means 5) The means 1 is characterized in that the voltage can be directly applied to the gate of the write transistor from the external terminal of the chip through the input portion of the peripheral region.

【0014】[0014]

【実施例】【Example】

(実施例1)図1、図2はそれぞれ手段1に記載の発明
に係る半導体装置に備えたアンチヒューズROMの一実
施例を示す回路図、タイムチャートである。まず構成を
説明する。図1において、101は通常動作時の電源電
圧VDD1にプルアップされた抵抗、102はアンチヒ
ューズ書き込み用のP型トランジスタでこのソースは書
き込み電圧VDD2に接続され、103〜106はアン
チヒューズ、107〜110は書き込み時のアンチヒュ
ーズ選択用N型トランジスタでこれらのソースは接地さ
れ、111〜114は読み出し時のアンチヒューズ選択
用N型トランジスタ、115はプルダウン抵抗、116
はデータ読み出し用のバッファである。本構成により1
ビット×4ワードのアンチヒューズROMとなる。
(Embodiment 1) FIGS. 1 and 2 are a circuit diagram and a time chart, respectively, showing an embodiment of an anti-fuse ROM provided in a semiconductor device according to the invention described in means 1. First, the configuration will be described. In FIG. 1, 101 is a resistor pulled up to a power supply voltage VDD1 during normal operation, 102 is a P-type transistor for antifuse writing, the source of which is connected to the write voltage VDD2, 103 to 106 are antifuses, and 107 to 106 Reference numeral 110 is an N-type transistor for selecting an anti-fuse at the time of writing, the source of which is grounded, 111 to 114 are N-type transistors for selecting an anti-fuse at the time of reading, 115 is a pull-down resistor, and 116.
Is a buffer for reading data. 1 with this configuration
It becomes an anti-fuse ROM of bit x 4 words.

【0015】上記アンチヒューズROMはゲートアレイ
の配線以後の工程(カスタマイズ工程)で実現すること
ができる。つまり図1において、アンチフューズ103
〜106は異なる配線層にアルミ配線を接続するコンタ
クトにアモルファス金属を用いることで実現でき、その
他の図1の構成要素についてはカスタマイズ構成の直前
で作り込まれている。従ってアンチフューズROMは任
意のビット・ワード構成とすることができ、設計途中の
変更も可能となる。
The antifuse ROM can be realized in a process (customization process) after the wiring of the gate array. That is, in FIG. 1, the antifuse 103
1 to 106 can be realized by using amorphous metal for the contacts connecting the aluminum wirings to different wiring layers, and the other constituent elements in FIG. 1 are built in immediately before the customized construction. Therefore, the antifuse ROM can have an arbitrary bit / word configuration and can be changed during design.

【0016】次に上記アンチヒューズROMの動作説明
を行う。図2において201はアンチヒューズ書き込み
用のP型トランジスタ102のゲートに印加する信号、
202〜205は書き込み時のアンチヒューズ選択用N
型トランジスタ107〜110のゲートに印加する信
号、206〜209は読み出し時のアンチヒューズ選択
用N型トランジスタ111〜114のゲートに印加する
信号、210はデータ読み出し用のバッファ116の出
力信号である。またタイムチャートの最上段の数字は動
作時刻を示す。
Next, the operation of the antifuse ROM will be described. In FIG. 2, 201 is a signal applied to the gate of the P-type transistor 102 for antifuse writing,
202 to 205 are N for antifuse selection at the time of writing
Signals to be applied to the gates of the type transistors 107 to 110, 206 to 209 are signals to be applied to the gates of the N-type transistors 111 to 114 for antifuse selection at the time of reading, and 210 is an output signal of the buffer 116 for reading data. The numbers on the top of the time chart indicate the operating time.

【0017】時刻1において201には”L”レベルの
信号、202には”H”レベルの信号が入力される。こ
れによりトランジスタ102、107が導通しアンチヒ
ューズ103に電流が流れ、一定時間経過後、高抵抗状
態から導通状態へ変化する。時刻2では203が”L”
であるためアンチヒューズ104に電流は流れないので
高抵抗のままである。時刻3では時刻1と同様でありア
ンチヒューズ105は導通状態となる。時刻4は時刻2
と同様でありアンチヒューズ106は高抵抗のままであ
る。
At time 1, an “L” level signal is input to 201 and an “H” level signal is input to 202. As a result, the transistors 102 and 107 are turned on and a current flows through the antifuse 103, and after a certain period of time, the high resistance state is changed to the conductive state. At time 2, 203 is "L"
Therefore, no current flows through the anti-fuse 104, and the resistance remains high. At time 3, the same as at time 1, the antifuse 105 becomes conductive. Time 4 is time 2
And the antifuse 106 remains high resistance.

【0018】時刻6において読み出し時のアンチヒュー
ズ選択用N型トランジスタ111のゲートに”H”レベ
ルが入力され導通する。この時アンチヒューズ103は
導体であるのでデータ読み出し用のバッファの入力には
抵抗101と115で分圧された電圧がかかる。ここで
115の抵抗値を101に対し高抵抗とすることでデー
タ読み出し用のバッファ116の入力には”H”が入力
され、バッファ出力は”H”となり、時刻6での210
は”H”となる。
At time 6, the "H" level is input to the gate of the anti-fuse selecting N-type transistor 111 at the time of reading, and the N-type transistor 111 becomes conductive. At this time, since the anti-fuse 103 is a conductor, the voltage divided by the resistors 101 and 115 is applied to the input of the buffer for reading data. Here, by setting the resistance value of 115 to be higher than 101, “H” is input to the input of the data reading buffer 116 and the buffer output becomes “H”.
Becomes "H".

【0019】時刻7において読み出し時のアンチヒュー
ズ選択用N型トランジスタ112のゲートに”H”レベ
ルが入力され導通する。この時アンチヒューズ104は
高抵抗状態であるのでデータ読み出し用のバッファ11
6の入力には”L”が入力されるので、バッファ出力
は”L”となり、時刻7での210は”L”となる。
At time 7, the "H" level is input to the gate of the N-type transistor 112 for selecting the anti-fuse at the time of reading and the N-type transistor 112 becomes conductive. At this time, since the anti-fuse 104 is in the high resistance state, the buffer 11 for reading data is used.
Since "L" is input to the input of 6, the buffer output becomes "L", and 210 at time 7 becomes "L".

【0020】時刻8は時刻6と同様であり、時刻8での
210は”H”になる。
Time 8 is the same as time 6, and 210 at time 8 becomes "H".

【0021】時刻9は時刻7と同様であり、時刻9での
210は”L”になる。
Time 9 is the same as time 7, and 210 at time 9 becomes "L".

【0022】以上のような回路と動作例によって半導体
装置に備えたアンチヒューズROMを実現できる。
An anti-fuse ROM provided in a semiconductor device can be realized by the above circuits and operation examples.

【0023】(実施例2)図3は手段2に記載の発明に
係る一実施例を示す回路図である。まず構成を説明す
る。図3において301は図1で説明したアンチヒュー
ズROMであり、302は内部論理回路のEX−ORゲ
ートである。303はチップ外部端子304、305よ
り制御可能なレジスタであり、この出力は301のアン
チヒューズROMの読み出し端子RD0〜RD3に接続
されている。
(Embodiment 2) FIG. 3 is a circuit diagram showing an embodiment according to the invention described in means 2. First, the configuration will be described. In FIG. 3, 301 is the anti-fuse ROM described in FIG. 1, and 302 is the EX-OR gate of the internal logic circuit. Reference numeral 303 denotes a register that can be controlled by the chip external terminals 304 and 305, and its output is connected to the read terminals RD0 to RD3 of the antifuse ROM 301.

【0024】301のアンチヒューズROMには予め第
1ワードに”H”、第2ワードに”L”、第3ワード
に”H”、第4ワードに”L”が書き込まれているもの
とする。
In the antifuse ROM 301, "H" is written in the first word, "L" is written in the second word, "H" is written in the third word, and "L" is written in the fourth word. .

【0025】レジスタ303の外部端子304に”LL
LL”が入力された後、外部端子305に立ち上がりの
信号が入ると、レジスタ303の出力は”LLLL”と
なる。これによりアンチフューズROM出力は第1ワー
ドのデータである”H”を出す。これにより、EX−O
Rゲート302はインバータとして動作する。
"LL" is added to the external terminal 304 of the register 303.
When a rising signal is input to the external terminal 305 after "LL" is input, the output of the register 303 becomes "LLLL", whereby the antifuse ROM output outputs "H" which is the first word data. This allows EX-O
The R gate 302 operates as an inverter.

【0026】レジスタ303の外部端子304に”LL
LH”が入力された後、外部端子305に立ち上がりの
信号が入ると、レジスタ303の出力は”LLLH”と
なる。これによりアンチフューズROM出力はは第2ワ
ードのデータである”L”を出す。これにより、EX−
ORゲート302はバッファとして動作する。
"LL" is added to the external terminal 304 of the register 303.
When a rising signal is input to the external terminal 305 after “LH” is input, the output of the register 303 becomes “LLLLH.” As a result, the antifuse ROM output outputs “L” which is the second word data. With this, EX-
The OR gate 302 operates as a buffer.

【0027】本実施例では内部論理回路としてEX−O
Rゲートを用いて例示したが、これはANDゲート、O
Rゲート、その他の組み合わせゲート、及びフリップ・
フロップなどの順序回路に接続しても同様な効果があ
る。
In this embodiment, EX-O is used as an internal logic circuit.
The R gate is used as an example, but this is an AND gate, O
R gate, other combination gate, and flip gate
Similar effects can be obtained by connecting to a sequential circuit such as a flop.

【0028】以上のようにアンチヒューズROMと内部
論理回路を接続し、ROMの出力制御によって回路動作
の変更を可能とする。アンチヒューズROMのデータは
ゲートアレイの製造後、任意に書き込みが行える。従っ
て同一のゲートアレイにおいて回路変更することなくR
OMのデータを変更することで、異なる仕様の回路動作
の実現が可能となる。
The antifuse ROM and the internal logic circuit are connected as described above, and the circuit operation can be changed by controlling the output of the ROM. The data of the anti-fuse ROM can be arbitrarily written after the gate array is manufactured. Therefore, in the same gate array, R
By changing the data of the OM, it is possible to realize the circuit operation of different specifications.

【0029】(実施例3)図4は手段3に記載の発明に
係る一実施例を示す回路図である。まず構成を説明す
る。図4において401は半導体チップであり、402
は所定の論理処理を実現する論理回路ブロックを含む論
理領域であり、403は入出力信号を取り扱う入力部と
出力部を含む周辺領域である。
(Embodiment 3) FIG. 4 is a circuit diagram showing an embodiment according to the invention described in means 3. First, the configuration will be described. In FIG. 4, 401 is a semiconductor chip, and 402
Is a logic area including a logic circuit block that realizes a predetermined logic process, and 403 is a peripheral area including an input unit and an output unit that handle input / output signals.

【0030】アンチヒューズROMの書き込み用のトラ
ンジスタは、課題において述べたようにアンチヒューズ
に十分な電流を流す必要があり、通常の動作電圧に対
し、より高い電圧を必要とする。従って、アンチヒュー
ズROMを構成する場合、アンチヒューズ書き込み用の
MOSトランジスタの耐圧が問題になる。一般に半導体
のプロセスの微細化にともないトランジスタの耐圧が低
下し、論理領域402の集積度を上げる必要性から、微
細化が進み動作電圧が低くなる傾向にある。現在商品化
されている0.5ミクロン以下の微細プロセスのゲート
アレイの論理領域の動作電圧は3Vとなっている。
The writing transistor of the anti-fuse ROM needs to flow a sufficient current through the anti-fuse as described in the problem, and requires a higher voltage than the normal operating voltage. Therefore, when configuring an antifuse ROM, the breakdown voltage of the antifuse writing MOS transistor becomes a problem. Generally, with the miniaturization of the semiconductor process, the breakdown voltage of the transistor is lowered, and it is necessary to increase the integration degree of the logic region 402, so that the miniaturization is advanced and the operating voltage tends to be lowered. The operating voltage of the logic area of the gate array of the fine process of 0.5 micron or less currently commercialized is 3V.

【0031】微細化により内部論理領域の動作電圧は3
Vといった低電圧化が進んでいるがこれまでの5V系の
部品とのインターフェースをとる必要性から周辺領域4
03では耐圧が必要となる。図1のような回路構成をと
る場合、アンチヒューズROMを周辺領域403に配置
すること、またこの領域のMOSトランジスタのゲート
の酸化膜圧を厚くすることで耐圧が確保される。よって
周辺領域403にアンチヒューズROMを備えることが
可能となる。
Due to miniaturization, the operating voltage of the internal logic area is 3
Although the lower voltage such as V is progressing, peripheral area 4 is required because of the necessity of interfacing with the existing 5V components.
No. 03 requires breakdown voltage. When the circuit configuration as shown in FIG. 1 is adopted, the withstand voltage is secured by disposing the anti-fuse ROM in the peripheral region 403 and increasing the oxide film pressure of the gate of the MOS transistor in this region. Therefore, the peripheral region 403 can be provided with the anti-fuse ROM.

【0032】(実施例4)図5は手段4に記載の発明に
係る半導体装置に備えるアンチヒューズROMの一実施
例を示す回路図である。まず構成を説明する。図5にお
いて、501は通常動作時の電源電圧VDD1にプルア
ップされた抵抗、502はアンチヒューズ書き込み用の
P型トランジスタでこのソースは書き込み電圧VDD2
に接続され、503〜506はアンチヒューズ、507
〜514は書き込み時のアンチヒューズ選択用N型トラ
ンジスタ、515〜518は読み出し時のアンチヒュー
ズ選択用N型トランジスタで508、510、512、
514のソースは接地され、519はプルダウン抵抗
で、520はデータ読み出し用のバッファである。本構
成は図1の回路図の書き込み時のアンチヒューズ選択用
N型トランジスタ107〜110のそれぞれのトランジ
スタに対し直列にトランジスタを接続したものである。
(Embodiment 4) FIG. 5 is a circuit diagram showing an embodiment of an antifuse ROM provided in the semiconductor device according to the invention described in means 4. First, the configuration will be described. In FIG. 5, 501 is a resistor pulled up to the power supply voltage VDD1 during normal operation, 502 is a P-type transistor for antifuse writing, and its source is the writing voltage VDD2.
503 to 506 are antifuses and 507
˜514 are N-type transistors for anti-fuse selection at the time of writing, and 515-518 are N-type transistors for anti-fuse selection at the time of reading 508, 510, 512.
The source of 514 is grounded, 519 is a pull-down resistor, and 520 is a buffer for reading data. In this configuration, a transistor is connected in series to each of the anti-fuse selecting N-type transistors 107 to 110 at the time of writing in the circuit diagram of FIG.

【0033】アンチヒューズ503に書き込みを行う場
合について述べる。トランジスタ502には”L”、5
07及び508のゲートに”H”を印加する。印加の初
期段階においてはアンチヒューズ503は高抵抗状態に
あるのでトランジスタ502には電圧VDD2がかか
る。時間が経過するに従いアンチヒューズ503は導体
へと変化しトランジスタ507に電圧VDD2がかか
る。ここでトランジスタ507、508は直列に接続さ
れているため、それそれのトランジスタにかかる電圧は
分圧され電圧VDD2の半分となる。トランジスタ50
2は高耐圧トランジスタであることが必要であるのに対
しトランジスタ507〜514の耐圧は半分でよい事に
なる。
The case of writing to the antifuse 503 will be described. "L" for transistor 502, 5
"H" is applied to the gates of 07 and 508. Since the anti-fuse 503 is in the high resistance state in the initial stage of application, the voltage VDD2 is applied to the transistor 502. As time passes, the antifuse 503 changes to a conductor and the voltage VDD2 is applied to the transistor 507. Here, since the transistors 507 and 508 are connected in series, the voltage applied to each transistor is divided and becomes half of the voltage VDD2. Transistor 50
2 needs to be a high breakdown voltage transistor, while the breakdown voltage of the transistors 507 to 514 need only be half.

【0034】以上のようにトランジスタを直列接続する
ことでトランジスタ1つにかかる電圧をさげることがで
きる。これによりトランジスタ502以外の素子を論理
領域に配置することができ、周辺領域にアンチヒューズ
ROMを配置するのに比べ大規模なROMの構成が可能
となる。
By connecting the transistors in series as described above, the voltage applied to one transistor can be reduced. As a result, elements other than the transistor 502 can be arranged in the logic area, and a large-scale ROM can be configured as compared with the case where the anti-fuse ROM is arranged in the peripheral area.

【0035】(実施例5)図6は手段5に記載の発明に
係る一実施例を示す回路図である。まず回路構成を説明
する。図6において601は半導体チップであり、60
2はチップ内に作られたアンチヒューズROMである。
603はアンチヒューズROM602内の書き込み用ト
ランジスタである。この書き込み用トランジスタ603
のゲートは外部端子604に接続され、チップ外部から
直接電圧制御できる。
(Embodiment 5) FIG. 6 is a circuit diagram showing an embodiment according to the invention described in means 5. First, the circuit configuration will be described. In FIG. 6, reference numeral 601 denotes a semiconductor chip,
2 is an anti-fuse ROM built in the chip.
Reference numeral 603 is a writing transistor in the anti-fuse ROM 602. This writing transistor 603
The gate of is connected to the external terminal 604, and the voltage can be controlled directly from the outside of the chip.

【0036】アンチヒューズに流す電流量を制御するこ
とでアンチヒューズの伝導特性を安定できることが検討
により明らかになってきた。そこで書き込み用トランジ
スタ603のゲートに印加する電圧をアナログ的制御す
ることで、アンチヒューズに流し込む電流を制御する。
It has become clear from studies that the conduction characteristics of the antifuse can be stabilized by controlling the amount of current flowing through the antifuse. Therefore, by controlling the voltage applied to the gate of the writing transistor 603 in an analog manner, the current flowing into the antifuse is controlled.

【0037】従って、書き込み時の電圧を変化させるこ
となく、書き込み用トランジスタ603のゲートに印加
する電圧の制御でアンチヒューズの伝導特性を安定でき
る。
Therefore, the conduction characteristic of the antifuse can be stabilized by controlling the voltage applied to the gate of the writing transistor 603 without changing the voltage during writing.

【0038】[0038]

【発明の効果】手段1に記載の発明によれば、半導体装
置にアンチヒューズROMを備えたので、ROMに対し
任意のデータの書き込みが行える。
According to the invention described in the means 1, since the semiconductor device is provided with the anti-fuse ROM, arbitrary data can be written in the ROM.

【0039】手段2に記載の発明によれば、半導体装置
にアンチヒューズROMを備え、これを内部論理回路動
作と接続したので、ROMの読み出しデータによって、
回路動作を変えることができる。
According to the invention described in the means 2, since the semiconductor device is provided with the anti-fuse ROM and is connected to the operation of the internal logic circuit, the read data of the ROM causes
The circuit operation can be changed.

【0040】手段3に記載の発明によれば、アンチヒュ
ーズROMを周辺領域に配置することで、書き込み時の
高電圧に対して十分な耐圧をもつことができる。
According to the invention described in the means 3, by disposing the anti-fuse ROM in the peripheral region, it is possible to have a sufficient breakdown voltage against a high voltage at the time of writing.

【0041】手段4に記載の発明によれば、アンチヒュ
ーズROMの一部を論理領域に配置することでビット・
ワード構成の大きいROMを構成できる。
According to the invention described in the means 4, by arranging a part of the anti-fuse ROM in the logic area,
A ROM having a large word structure can be formed.

【0042】手段5に記載の発明によれば、アンチヒュ
ーズROMの書き込み用トランジスタのゲート入力をチ
ップの外部端子と接続したことにより、書き込み時の電
流制御を行うことができる。
According to the invention described in the means 5, by connecting the gate input of the writing transistor of the anti-fuse ROM to the external terminal of the chip, it is possible to control the current during writing.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の手段1に係る半導体装置に備えるアン
チヒューズROMの一実施例を示す回路図。
FIG. 1 is a circuit diagram showing an embodiment of an anti-fuse ROM included in a semiconductor device according to means 1 of the present invention.

【図2】本発明の手段1に係る半導体装置に備えるアン
チヒューズROMの一実施例を示すタイムチャート。
FIG. 2 is a time chart showing an embodiment of an anti-fuse ROM provided in the semiconductor device according to means 1 of the present invention.

【図3】本発明の手段2に係る一実施例を示す回路図。FIG. 3 is a circuit diagram showing an embodiment according to means 2 of the present invention.

【図4】本発明の手段3に係る一実施例を示す回路図。FIG. 4 is a circuit diagram showing an embodiment according to means 3 of the present invention.

【図5】本発明の手段4に係る半導体装置に備えるアン
チヒューズROMの一実施例を示す回路。
FIG. 5 is a circuit showing an embodiment of an anti-fuse ROM provided in the semiconductor device according to means 4 of the present invention.

【図6】本発明の手段5に係るの一実施例を示す回路
図。
FIG. 6 is a circuit diagram showing an embodiment according to means 5 of the present invention.

【図7】従来の技術を示す図。FIG. 7 is a diagram showing a conventional technique.

【符号の説明】[Explanation of symbols]

101 ・・・・・・・・通常動作時の電源電圧にプル
アップされた抵抗 102 ・・・・・・・・アンチヒューズ書き込み用の
N型トランジスタ 103〜106・・・・・アンチヒューズ 107〜110・・・・・書き込み時のアンチヒューズ
選択用N型トランジスタ 111〜114・・・・・読み出し時のアンチヒューズ
選択用N型トランジスタ 115・・・・・・・・・プルダウン抵抗 116・・・・・・・・・データ読み出し用のバッファ
Reference numeral 101 ・ ・ ・ ・ ・ ・ A resistor pulled up to the power supply voltage during normal operation 102 ・ ・ ・ ・ ・ ・ N-type transistor for antifuse writing 103 to 106 ・ ・ ・ Antifuse 107 〜 110 ... N-type transistor for antifuse selection at the time of writing 111-114 ... N-type transistor for antifuse selection at the time of reading 115 ... .... Buffers for reading data

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】半導体チップの主として中央部に作り込ま
れ、所定の論理処理を実現する論理回路ブロックを含む
論理領域と、該論理領域の周辺に作り込まれ、該半導体
チップの外と該論理回路ブロックとの間で入出力信号を
取り扱う入力部と出力部を含む周辺領域とを有するゲー
トアレイにおいて、アンチヒューズROMを備えている
ことを特徴とする半導体装置。
1. A logic area, which is built mainly in a central portion of a semiconductor chip and includes a logic circuit block that realizes a predetermined logic process, and a logic area that is built around the logic area and is located outside the semiconductor chip and the logic area. A semiconductor device comprising an anti-fuse ROM in a gate array having an input section for handling input / output signals and a peripheral area including an output section with a circuit block.
【請求項2】請求項1記載の半導体装置において、前記
アンチヒューズROMのデータによって前記アンチヒュ
ーズROMと接続される該論理回路ブロックの回路動作
の変更を可能とすることを特徴とする半導体装置。
2. The semiconductor device according to claim 1, wherein the circuit operation of the logic circuit block connected to the anti-fuse ROM can be changed by the data of the anti-fuse ROM.
【請求項3】請求項1記載の半導体装置において、前記
アンチヒューズROMの書き込みに必要な高耐圧トラン
ジスタは、前記周辺領域のトランジスタを使用している
ことを特徴とする半導体装置。
3. The semiconductor device according to claim 1, wherein a transistor in the peripheral region is used as a high breakdown voltage transistor required for writing in the anti-fuse ROM.
【請求項4】請求項1記載の半導体装置において、前記
アンチヒューズROMを前記論理領域で構成することを
特徴とする半導体装置。
4. The semiconductor device according to claim 1, wherein the anti-fuse ROM is formed of the logic area.
【請求項5】請求項1記載の半導体装置において、前記
アンチヒューズROMの書き込みトランジスタのゲート
に前記周辺領域の入力部を通しチップの外部端子から直
接電圧が印加できることを特徴とする半導体装置。
5. The semiconductor device according to claim 1, wherein a voltage can be directly applied from an external terminal of the chip to the gate of the write transistor of the anti-fuse ROM through the input portion of the peripheral region.
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