JPH09162855A

JPH09162855A - シリアル・データ受信方式

Info

Publication number: JPH09162855A
Application number: JP7324167A
Authority: JP
Inventors: Ikuo Hasebe; 生男長谷部
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-12-13
Filing date: 1995-12-13
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】先頭にフレーム同期パターンを有するシリアル
・データの受信方式に関し、フレーム同期パターンの誤
検出時に、伝送されるデータの損失を極力少なくするこ
とを目的とする。【解決手段】先頭に付加されたフレーム同期パターンと
後続の所定ビット数のデータ本体とからなるシリアル・
データを受信する回路において、フレーム同期検定手段
１によって、フレーム同期パターンの検定を常時行な
い、２つ以上のデータ格納手段２を備えて、フレーム同
期検定手段１において、検定通過したフレーム同期パタ
ーン以降の、データ本体に対応するビット数のデータを
格納する２つ以上のデータ格納手段２とを備え、各デー
タ格納手段に格納されたデータから選択してデータ本体
を受信する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアル・データ
の受信方式に関し、特にフレーム同期パターンの誤検出
に基づくデータの損失を最小限にすることが可能な、シ
リアル・データ受信方式に関するものである。

【０００２】ＡＶＭ（Automatic Vehicle Monitorimg S
ystem ）システムやＭＣＡ（MultiChannel Access）シ
ステム等に代表される、有線／無線回線等を利用した単
一のデータ通信路における、双方向／単方向のシリアル
・データ通信システムにおいては、回線の影響によって
データ誤りが発生することが多い。

【０００３】このようなデータ誤りが発生しやすい通信
システムにおいては、フレーム同期パターンの誤検出時
にも、伝送されるデータの損失をなるべく少なくできる
ことが必要である。

【０００４】

【従来の技術】ＡＶＭシステム等のような、アナログ無
線回線を利用してデータ通信を行なうシステムにおいて
は、アナログＰＬＬ回路によって構成されたモデム・チ
ップを用い、ＭＳＫ（Minimum Shift Keying）サブ・キ
ャリアの変調方式によって、シリアル・データ通信シス
テムが実現されている。

【０００５】この場合、モデム・チップの復調出力に
は、復調データとこれをラッチするためのタイミング・
パルスが出力されていて、データ受信に際しては、この
タイミング・パルスによって復調データをラッチして、
1 ビットの復調データを取得するようになっている。

【０００６】このようなシリアル・データ通信において
は、送信側において送信データの先頭部分に、特定のビ
ット・パターンが配置される。これは、受信に際して、
データの先頭部分に配置されたこの特定のビット・パタ
ーンを検出することによって、検出以降の受信データ
を、受信すべきデータ本体として認識し、受入れ態勢に
入るためである。以下においては、この先頭に配置され
る特定のビット・パターンをフレーム同期パターンと呼
ぶ。

【０００７】図１８は、シリアル・データのフレーム・
フォーマットを示したものであって、先頭に１５ビット
からなるフレーム同期パターン（＄０９ＡＦ）があり、
その後に、２００ビットからなる、誤り訂正符号の検査
ビットを含むデータ本体が送出されることが示されてい
る。

【０００８】図１９は、従来のシリアル・データの受信
回路の構成を示したものである。以下、この回路の動作
を説明する。

【０００９】図１９において、通常は、切り替えスイッ
チ１５をフレーム検定側にして、フレーム同期パターン
の検定を１ビット受信ごとに実行する。すなわち、モデ
ム復調データにおいて、受信データを１ビット取得する
と、１５ビットからなるシフト・レジスタ１１を１ビッ
ト左シフトするとともに、受信した１ビットをシフト・
レジスタ１１の最下位ビットに送り込む。

【００１０】次に規定のフレーム同期パターン１２との
排他的論理和（ＥＸ−ＯＲ）を計算して、計算結果を１
５ビットのシフト・レジスタ１３にセットし、シフト・
レジスタ１３における“１”のビット数が１ビット以下
であるか否かの判定を、２ビットのカウンタ１４を用い
て行なう。カウンタ１４のカウント値≦１、すなわち、
フレーム同期パターンとの相違ビットが、１個以下であ
れば、フレーム同期パターンを受信したものとみなし
て、切り替えスイッチ１５をデータ取り込み側にして、
以降の２００ビットをデータとして、２００ビットのシ
フト・レジスタからなるバッファ１６に順次取得する。

【００１１】全データ・ビット（２００ビット）取り込
んだ後、図示されないデータ処理回路との間で受信デー
タのリード／ライトを行なって、ＣＰＵ等による処理に
よって、受信データの復号化，ＣＲＣ判定の後、受信デ
ータをシステムの仕様に則って処理する。

【００１２】ここでフレーム同期パターンとの相違を特
定ビット数許容するのは、有線／無線回線を利用した通
信システムでは、回線の影響によって、データ誤りが発
生しやすいためである。この場合、データ本体部には、
誤り訂正符号を付加することによる救済手段を施してい
るが、データ誤りの発生は、フレーム同期パターンに対
しても起こり得るので、上例においては、このような誤
りを１ビット許容している。

【００１３】もしも、フレーム同期パターンの誤りを全
く許容しないとすれば、データ本体が誤り訂正符号によ
って復元可能な状況下でも、フレーム同期パターンのビ
ット誤りに基づいて、復元可能なデータの本体部を廃棄
してしまう事態が発生することとなって、却って好まし
くない。

【００１４】

【発明が解決しようとする課題】図１９に示された例の
場合について考えると、フレーム同期パターンは１５ビ
ットであるから、ノイズによって偶然、同期パターンが
受信される確率は、１ビットのビット誤りを許容した場
合、１６／２¹⁵＝１６／３２７６８＝１／２０４８となって、２０４８回に１回は、偶然、フレーム同期パ
ターンが受信されることになる。

【００１５】ここで、前述のフレーム同期パターンの一
致判定は、１ビット取得ごとに行なわれることから、デ
ータの伝送速度（復調速度）を２４００bps とすると、
１秒間に２４００回行なわれる。

【００１６】前述のように２０４８回に１回は、ノイズ
に基づいて、フレーム同期パターンが発生するので、そ
の発生頻度は、２０４８／２４００≒０．９すなわち、確率的には、０．９秒に１回、フレーム同期
パターンの誤検出が生じることになる。

【００１７】ここで、ノイズに基づくフレーム同期パタ
ーンであるか、正規のフレーム同期パターンであるかに
かかわらず、フレーム同期パターンを受信すると、２０
０ビットのデータビットを取得する。２００ビットのデ
ータビットを取得するのに要する時間は、データの伝送
速度（復調速度）が２４００bps であるから、２００×１／２４００＝８２（ms) となる。そして、この期間は、受信データの取り込みに
費やされるため、フレーム同期パターンの判定は行なわ
れない。

【００１８】すなわち、０．９秒に１回、偶然、フレー
ム同期パターンが発生することによって、正規のデータ
を受信できる状態であっても、８２msの期間は、フレー
ム同期パターンの判定が行なわれないため、受信不能と
なる。

【００１９】これに対して、従来は、ＭＳＫサブ・キャ
リアの周波数成分を検出するフィルタを用いたＭＳＫサ
ブ・キャリア検出回路を別途用意して、フレーム同期検
知信号と、ＭＳＫサブ・キャリア検出信号のアンド条件
によって、データ受信ラインをフレーム検定側からデー
タ取り込み側に切り替えることによって、このような不
都合を回避するようにしていた。

【００２０】本発明は、このような従来技術の課題を解
決しようとするものであって、フレーム同期検定を常時
行なうようにして、検定通過ごとに、以降の受信データ
本体を複数のバッファに格納することによって、ノイズ
等に基づいて偶然発生したフレーム同期パターンの影響
を回避し、従って、前述のＭＳＫサブ・キャリア検出回
路の付加を不要にすることを目的としている。

【００２１】

【課題を解決するための手段】従来技術での問題点は、
データ本体の受信動作時に、フレーム同期検定を行なわ
ないために生じるものであった。本発明においては、フ
レーム同期検定を常時行なうこととし、検定通過ごと
に、以降の受信データを複数のバッファに格納し、これ
から選択して受信することによって、ノイズ等に基づい
て偶然発生したフレーム同期パターンの影響を回避す
る。以下、本発明の課題を解決するための手段を列挙す
る。

【００２２】(1) 図１は、本発明の原理的構成を示した
ものである。本発明は、先頭に付加されたフレーム同期
パターンと後続の所定ビット数のデータ本体とからなる
シリアル・データを受信する回路において、フレーム同
期パターンの検定を常時行なうフレーム同期検定手段１
と、検定通過したフレーム同期パターン以降のデータ本
体に対応するビット数のデータをデータ本体として格納
する２つ以上のデータ格納手段２とを備え、各データ格
納手段に格納されたデータから選択してデータ本体を受
信するものである。

【００２３】(2) 先頭に付加されたフレーム同期パター
ンと後続の所定ビット数のデータ本体とからなるシリア
ル・データを受信する回路において、受信データを順次
シリアルに格納するフレーム同期パターンとデータ本体
との総ビット数に相当するビット長の第１のシフト・レ
ジスタ２１と、シフト・レジスタ２１における先頭の所
定ビット数を所定のフレーム同期パターンと並列に比較
した結果を格納する第２のシフト・レジスタ１３と、第
２のシフト・レジスタ１３における比較結果の不一致を
示すビット数を計数するカウンタ１４と、カウンタ１４
の計数値が所定値以下のとき第１のシフト・レジスタ２
１におけるフレーム同期パターン以降のデータを格納す
る複数のバッファ２３₁ 〜２３_nと、データを格納すべ
きバッファを選択するとともに、選択されたバッファに
対するデータの転送処理を行なう転送制御回路２２とを
備え、複数のバッファ２３₁ 〜２３_nに格納されたデー
タから選択してデータ本体を受信する。

【００２４】(3) 先頭に付加されたフレーム同期パター
ンと後続の所定ビット数のデータ本体とからなるシリア
ル・データを受信する回路において、受信データを順次
シリアルに格納するフレーム同期パターンとデータ本体
との総ビット数に相当するビット長のシフト・レジスタ
と、このシフト・レジスタにおける先頭の所定ビット数
のデータがフレーム同期パターンと判定されたときフレ
ーム同期パターン以降の部分を格納するための複数のバ
ッファとをマイクロプロセッサ・システムのＲＡＭ上に
設け、シフト・レジスタのシフト動作と、シフト・レジ
スタに格納されたデータにおけるフレーム同期検定の処
理と、フレーム同期検定通過時シフト・レジスタに格納
されているフレーム同期パターン以降の部分の複数のバ
ッファのいずれかへの転送と、バッファの選択の処理と
をマイクロプロセッサ・システムのＣＰＵの制御によっ
て行ない、この複数のバッファに格納されたデータから
選択してデータ本体を受信する。

【００２５】(4) 先頭に付加されたフレーム同期パター
ンと後続の所定ビット数のデータ本体とからなるシリア
ル・データを受信する回路において、受信データを順次
シリアルに格納するフレーム同期パターンとデータ本体
との総ビット数に相当するビット長の第１のシフト・レ
ジスタ２１と、シフト・レジスタ２１における先頭の所
定ビット数を所定のフレーム同期パターンと並列に比較
した結果を格納する第２のシフト・レジスタ１３と、第
２のシフト・レジスタ１３における比較結果の不一致を
示すビット数を計数するカウンタ１４と、カウンタ１４
の計数値が所定値以下のとき第１のシフト・レジスタ２
１におけるフレーム同期パターン以降のデータを格納す
るバッファ２３と、バッファ２３に対するデータの転送
処理を行なう転送制御回路２２とを備え、このバッファ
２３に格納されたデータによってデータ本体を受信す
る。

【００２６】(5) 先頭に付加されたフレーム同期パター
ンと後続の所定ビット数のデータ本体とからなるシリア
ル・データを受信する回路において、受信データを順次
シリアルに格納するフレーム同期パターンとデータ本体
との総ビット数に相当するビット長のシフト・レジスタ
と、このシフト・レジスタにおける先頭の所定ビット数
のデータがフレーム同期パターンと判定されたときフレ
ーム同期パターン以降の部分を格納するためのバッファ
とをマイクロプロセッサ・システムのＲＡＭ上に設け、
シフト・レジスタのシフト動作と、シフト・レジスタに
格納されたデータにおけるフレーム同期検定の処理と、
フレーム同期検定通過時シフト・レジスタに格納されて
いるフレーム同期パターン以降のデータのバッファへの
転送の処理とをマイクロプロセッサ・システムのＣＰＵ
の制御によって行ない、このバッファに格納されたデー
タによってデータ本体を受信する。

【００２７】(6) 先頭に付加されたフレーム同期パター
ンと後続の所定ビット数のデータ本体とからなるシリア
ル・データを受信する回路において、受信データを順次
シリアルに格納するフレーム同期パターンに相当するビ
ット長の第１のシフト・レジスタ１１と、シフト・レジ
スタ１１の内容を所定のフレーム同期パターンと並列に
比較した結果を格納する第２のシフト・レジスタ１３
と、第２のシフト・レジスタ１３における比較結果の不
一致を示すビット数を計数するカウンタ１４と、カウン
タ１４の計数値が所定値以下のときオンに制御されるス
イッチ２５₁ 〜２５_nを経てデータ本体に対応するビッ
ト数の受信データを格納する複数のバッファ２３₁ 〜２
３_nと、スイッチ２５₁ 〜２５_nのオン_,オフを制御す
るとともに、選択されたスイッチにおける所定ビット数
のデータの転送処理を行なうスイッチ制御回路２４とを
備え、この複数のバッファ２３₁ 〜２３_nに格納された
データから選択してデータ本体を受信する。

【００２８】(7) 先頭に付加されたフレーム同期パター
ンと後続の所定ビット数のデータ本体とからなるシリア
ル・データを受信する回路において、受信データを順次
シリアルに格納するフレーム同期パターンに相当するビ
ット長のシフト・レジスタと、このシフト・レジスタに
おけるデータがフレーム同期パターンと判定されたとき
データ本体に対応するビット数の受信データを格納する
ための複数のバッファとをマイクロプロセッサ・システ
ムのＲＡＭ上に設け、シフト・レジスタのシフト動作
と、このシフト・レジスタに格納されたデータにおける
フレーム同期検定の処理と、フレーム同期検定通過時所
定ビット数のデータの複数のバッファのいずれかへの転
送と、バッファの選択の処理とをマイクロプロセッサ・
シリアルのＣＰＵの制御によって行ない、この複数のバ
ッファに格納されたデータから選択してデータ本体を受
信する。

【００２９】(8) 先頭に付加されたフレーム同期パター
ンと後続の所定ビット数のデータ本体とからなるシリア
ル・データを受信する回路において、受信データを順次
シリアルに格納するフレーム同期パターンに相当するビ
ット長の第１のシフト・レジスタ１１と、シフト・レジ
スタ１１の内容を所定のフレーム同期パターンと並列に
比較した結果を格納する第２のシフト・レジスタ１３
と、第２のシフト・レジスタ１３における比較結果の不
一致を示すビット数を計数するカウンタ１４と、カウン
タ１４の計数値が所定値以下のとき切り換えられる切り
替えスイッチ１５を経てデータ本体に対応するビット数
の受信データを格納するバッファ１６とを有する処理回
路を複数組備えるとともに、いずれかの処理回路におけ
るフレーム同期検定通過時、いずれかの空き処理回路を
フレーム同期検定状態に移行させる切り替え制御回路２
６を備え、この複数の処理回路のバッファ１６に格納さ
れたデータから選択してデータ本体を受信する。

【００３０】(9) 先頭に付加されたフレーム同期パター
ンと後続の所定ビット数のデータ本体とからなるシリア
ル・データを受信する回路において、受信データを順次
シリアルに格納するフレーム同期パターンに相当するビ
ット長のシフト・レジスタと、このシフト・レジスタに
おけるデータがフレーム同期パターンと判定されたとき
データ本体に対応するビット数の受信データを格納する
ためのバッファとを複数組マイクロプロセッサ・システ
ムのＲＡＭ上に設け、いずれかのシフト・レジスタのシ
フト動作と、このシフト・レジスタに格納されたデータ
におけるフレーム同期検定の処理と、受信ラインをフレ
ーム検定開始時いずれかの空きシフト・レジスタに接続
し、フレーム同期検定通過時対応するバッファに接続す
る切り替え処理とをマイクロプロセッサ・シリアルのＣ
ＰＵの制御によって行ない、この複数のバッファに格納
されたデータから選択してデータ本体を受信する。

【００３１】このように本発明においては、フレームの
先頭にフレーム同期パターンを有するシリアル・データ
の受信方式において、フレーム同期を常時行なう受信方
式を採用したので、フレーム同期検定を一時停止するこ
とによって生じる受信不能状態の発生を防止することが
可能となる。

【００３２】

【発明の実施の形態】以下、本発明の実施形態(1) を説
明する。この実施形態は、フレーム同期パターンとデー
タ本体の総ビット数に相当するシフト・レジスタを用意
して、先頭のフレーム同期パターン相当ビット数につい
てフレーム同期検定を行ない、検定通過ごとに、すでに
シフト・レジスタ内に取得ずみの受信データ本体を、複
数のバッファに格納して、順次、処理を行なうものであ
る。なお、ここで、フレーム同期検定は、バッファに格
納された受信データの処理中も実施されているものとす
る。

【００３３】バッファに取り込まれたデータに対して
は、送信側において付加された、誤り訂正符号からなる
冗長データによって誤り訂正を行ない、ＣＲＣ等の検査
ビットによって誤りの有無を判定する。これらの処理は
送信側において、所定量の伝送データを単位として行な
われているため、ノイズ等によって偶然発生したフレー
ム同期パターンによって、バッファに取り込まれた受信
データを検出することができるので、このようなデータ
は破棄される。

【００３４】図２は、本発明の実施形態(1) の実現回路
を例示するものであって、図１９の場合と同じものを同
じ番号で示している。以下、この回路の動作を説明す
る。

【００３５】図２において、フレーム同期パターンの検
定を１ビット受信ごとに実行する。すなわち、モデム復
調データにおいて、受信データを１ビット取得すると、
２１５ビットからなるシフト・レジスタ２１を１ビット
左シフトするとともに、受信した１ビットをシフト・レ
ジスタ２１の最下位ビットに送り込む。

【００３６】次に、シフト・レジスタ２１の先頭の１５
ビットと、規定のフレーム同期パターン１２との排他的
論理和（ＥＸ−ＯＲ）を計算して、計算結果を１５ビッ
トのシフト・レジスタ１３にセットし、シフト・レジス
タ１３における“１”のビット数が１ビット以下である
か否かの判定を、２ビットのカウンタ１４を用いて行な
う。カウンタ１４のカウント値≦１、すなわち、フレー
ム同期パターンとの相違ビットが、１個以下であれば、
フレーム同期パターンを受信したものとみなして、転送
先バッファの選択と転送処理の実行とを行なう転送制御
回路２２を経て、２００ビットのデータ本体を、２３₁
〜２３_nで示す、複数個のデータ格納および処理用の２
００ビットのシフト・レジスタからなる、バッファ１〜
バッファｎのうちの空きバッファに転送する。

【００３７】図示されないデータ処理回路は、転送され
たバッファとの間で、受信データのリード／ライトを行
なって、ＣＰＵ等による処理によって、受信データの復
号化，ＣＲＣ判定の後、受信データをシステムの仕様に
則って処理する。

【００３８】この際、転送されたバッファ内において、
データ処理中はデータの転送を行なわない。データ処理
終了後は、このバッファは空きバッファとして、必要に
応じて再使用する。なお、フレーム検定は、１ビット受
信ごとに常時行ない、停止させない。

【００３９】次に、本発明の実施形態(2) を説明する。
この実施形態は、実施形態(1) と同様の処理を、中央処
理装置（ＣＰＵ）の処理によって行なうものである。す
なわち、フレーム同期パターンとデータ本体の総ビット
数に相当するシフト・レジスタレジスタ（図２のシフト
・レジスタ２１）と、検定通過ごとに既に取得ずみの受
信データ本体を格納するための複数のバッファ（図２の
バッファ２３₁ 〜２３ _n）をマイクロプロセッサ・シス
テムのＲＡＭ上に設け、シフト・レジスタのシフト動
作，フレーム同期検定，検定通過ごとのバッファ転送
を、マイクロプロセッサ・システムのＣＰＵの制御のも
とに行なう。

【００４０】図３は、本発明の実施形態(2) の実現回路
を例示するものである。図中、３１はＣＰＵであって、
回路全体の動作を制御する。３２はリード・オンリ・メ
モリ（ＲＯＭ）であって、受信データの取得，フレーム
同期判定，バッファの制御および選択等の制御用のプロ
グラムを格納する。３３はランダム・アクセス・メモリ
（ＲＡＭ）であって、受信データの取得用バッファ，受
信データの処理・格納用バッファ，フレーム同期比較用
バッファ，メイン処理への処理通知領域等を有する。３
４は入出力部（ｉ／ｏ）であって、受信データの入力用
ポート，タイミング・クロック入力用割込端子を有して
いる。

【００４１】図４は、本発明の実施形態(2) における装
置全体の処理構成を示したものである。図中において、
メイン処理系は、常時、それぞれのタスクを繰り返し処
理する。割込み処理系は、発生時、リアルタイムで処理
を行なう。

【００４２】図５は、本発明の実施形態(2) における受
信割込処理をフローチャートによって示したものであ
る。受信割込処理は、１ビット受信ごとに発生する割り
込みによって起動されるものであり、割り込みは、タイ
ミング・パルスのエッジによって発生する。また終了は
受信割り込みの終了であり、受信データの処理はメイン
・ルーチンの処理で実施する。

【００４３】図６は、本発明の実施形態(2) における受
信メイン処理をフローチャートによって示したものであ
る。図中、誤り訂正は、送信側において、本来の伝送デ
ータに、ＢＣＨ符号等によって、誤り訂正のための冗長
データを付加して伝送し、受信側において、付加された
冗長データをもとに、本来の伝送データの誤り訂正を行
なうものである。

【００４４】またＣＲＣ（Cyclic Redundancy Check ）
は、送信側で、伝送データを規定の生成多項式で割算し
た結果を伝送データに付加し、受信側では、同様の計算
を行なって、結果の一致または不一致によって誤りの有
無を判定するものである。

【００４５】次に、本発明の実施形態(3) を説明する。
この実施形態は、実施形態(2) と同様の処理を行なう際
に、検定通過ごとに既に取得ずみの受信データ本体を格
納するためのバッファを１つだけとして簡素化し、フレ
ーム検定不能時間をバッファの処理時間内とすることに
よって、受信性能を向上させたものである。

【００４６】すなわち、フレーム同期パターンとデータ
本体の総ビット数に相当するシフト・レジスタを用意
し、先頭の同期パターン相当ビットについてフレーム同
期検定を行ない、検定通過ごとに既に取得ずみの受信デ
ータ本体をバッファに格納して処理する。ここで、フレ
ーム同期検定は、バッファに格納された受信データの処
理中も実施されているものとする。

【００４７】ノイズ等によって偶然発生したフレーム同
期パターンによって、バッファに取り込まれた受信デー
タについては、実施形態(1) の場合と同様の処理を行な
ってこれを検出して破棄する。

【００４８】図７は、本発明の実施形態(3) の実現回路
を例示するものであって、図２の場合と同じものを同じ
番号で示している。以下、この回路の動作を説明する。

【００４９】図７において、フレーム同期パターンの検
定を１ビット受信ごとに実行する。モデム復調データに
おいて、受信データを１ビット取得すると、２１５ビッ
トからなるシフト・レジスタ２１を１ビット左シフトす
るとともに、受信した１ビットをシフト・レジスタ２１
の最下位ビットに送り込む。

【００５０】次に、シフト・レジスタ２１の先頭の１５
ビットと、規定のフレーム同期パターン１２との排他的
論理和（ＥＸ−ＯＲ）を計算して、計算結果を１５ビッ
トのシフト・レジスタ１３にセットし、シフト・レジス
タ１３における“１”のビット数が１ビット以下である
か否かの判定を、２ビットのカウンタ１４を用いて行な
う。カウンタ１４のカウント値≦１、すなわち、フレー
ム同期パターンとの相違ビットが、１個以下であれば、
転送処理を行なう転送制御回路２２を経て、２００ビッ
トのデータ本体を、２００ビットのデータ格納および処
理用バッファ２３に転送する。

【００５１】図示されないデータ処理回路は、転送され
たバッファとの間で、受信データのリード／ライトを行
なって、ＣＰＵ等による処理によって、受信データの復
号化，ＣＲＣ判定の後、受信データをシステムの仕様に
則って処理する。

【００５２】この際、転送されたバッファ内において、
データ処理中はデータの転送を行なわない。データ処理
終了後は、このバッファは空きバッファとして、必要に
応じて再使用する。なお、フレーム検定は、１ビット受
信ごとに常時行ない、停止させない。

【００５３】実施形態(3) によれば、実施形態(1) と比
較して、バッファの数を削減して回路規模を縮小するこ
とができる。この際、バッファの処理時間に相当するフ
レーム検定不能時間が生じるが、この時間は比較的短い
ので、受信効率の低下は少ない。

【００５４】次に、本発明の実施形態(4) を説明する。
この実施形態は、実施形態(3) と同様の処理を中央処理
装置（ＣＰＵ）の処理によって行なうものである。すな
わち、フレーム同期パターンとデータ本体の総ビット数
に相当するシフト・レジスタ（図７のシフト・レジスタ
２１）と、検定通過ごとに既に取得ずみの受信データ本
体を格納するための簡素化した、１つのバッファ（図７
のバッファ２３）をマイクロプロセッサ・システムのＲ
ＡＭ上に設け、シフト・レジスタのシフト動作，フレー
ム同期検定，検定通過ごとのバッファ転送を、マイクロ
プロセッサ・システムのＣＰＵの制御のもとに行なう。

【００５５】本発明の実施形態(4) の実現回路は、図３
に示された実施形態(2) の場合の実現回路と同じであ
り、本発明の実施形態(4) における装置全体の処理構成
は、図４に示された実施形態(2) の場合の処理構成と同
じである。

【００５６】図８は、本発明の実施形態(4) における受
信割込処理をフローチャートによって示したものであ
る。受信割込処理は、１ビット受信ごとに発生する割り
込みによって起動されるものであり、割り込みは、タイ
ミング・パルスのエッジによって発生する。また終了は
受信割り込みの終了であり、受信データの処理はメイン
・ルーチンの処理で実施する。なお、本実施形態の場合
は、処理バッファＢが使用中は、受信データを処理でき
ないので、受信割込処理を終了する。

【００５７】図９は、本発明の実施形態(4) における受
信メイン処理をフローチャートによって示したものであ
る。実施形態(4) における受信メイン処理は、実施形態
(2)における受信メイン処理と同様であり、誤り訂正処
理およびＣＲＣ処理も同様である。

【００５８】次に、本発明の実施形態(5) を説明する。
この実施形態は、データ本体の総ビット数に相当するシ
フト・レジスタを複数個用意して、格納用バッファとし
て、受信入力ラインに並列に接続し、フレーム同期検定
通過ごとに、格納用のバッファを選択して接続して、規
定ビット数の受信データを取り込み、規定ビット数受信
後は、受信ラインを切断して受信データを処理する構成
にして、実施形態(1)の場合と同じ効果を得るものであ
る。なお、ノイズ等によって偶然発生したフレーム同期
パターンによってバッファに取り込まれたデータについ
ては、実施形態(1) の場合と同様の処理を行なって破棄
する。

【００５９】図１０は、本発明の実施形態(5) の実現回
路を例示するものであって、図１９および図１の場合と
同じものを同じ番号で示している。以下、この回路の動
作を説明する。

【００６０】図１０において、複数個のデータ格納およ
び処理用の２００シフト・レジスタからなるバッファ２
３₁ 〜２３_nのうちの空きバッファの受信ラインのスイ
ッチ２５₁ 〜２５_nは、通常時オフになっている。フレ
ーム同期パターンの検定を１ビット受信ごとに実行す
る。モデム復調データにおいて、受信データを１ビット
取得すると、１５ビットからなるシフト・レジスタ１１
を１ビット左シフトするとともに、受信した１ビットを
シフト・レジスタ１１の最下位ビットに送り込む。

【００６１】次に、シフト・レジスタ１１の１５ビット
と、規定のフレーム同期パターン１２との排他的論理和
（ＥＸ−ＯＲ）を計算して、計算結果をシフト・レジス
タ１３にセットし、シフト・レジスタ１３における
“１”のビット数が１ビット以下であるか否かの判定
を、２ビットのカウンタ１４を用いて行なう。カウンタ
１４のカウント値≦１、すなわち、フレーム同期パター
ンとの相違ビットが、１個以下であれば、スイッチ２５
₁ 〜２５_nの接続／切断の制御と、バッファ２３₁ 〜２
３_nのシフト回数の計数とを行なうスイッチ制御回路２
４によって何れかのスイッチをオンにして、受信ライン
を接続し、空きバッファを接続して、２００ビットのデ
ータ本体を取得する。

【００６２】データ取得後は、スイッチをオフにして受
信ラインを切り離し、図示されないデータ処理回路が、
転送されたバッファとの間で、データのリード／ライト
を行なって、ＣＰＵ等による処理によって、受信データ
の復号化，ＣＲＣ判定の後、受信データをシステムの仕
様に則って処理する。データ処理終了後は、そのバッフ
ァを空きのバッファとして必要に応じて再使用する。な
お、フレーム検定は、１ビット受信ごとに常時行ない、
停止させない。

【００６３】次に、本発明の実施形態(6) を説明する。
この実施形態は、実施形態(5) と同様の処理を、中央処
理装置（ＣＰＵ）の処理によって行なうものである。す
なわち、フレーム同期パターンと同じビット数のシフト
・レジスタ（図１０のシフト・レジスタ１１）と、デー
タ本体の総ビット数に相当する複数個のバッファ（図１
０のバッファ２３₁ 〜２３_n）をマイクロプロセッサ・
システムのＲＡＭ上に設け、シフト・レジスタの選択_,
シフト動作を、マイクロプロセッサ・システムのＣＰＵ
の制御のもとに行なう。

【００６４】本発明の実施形態(6) の実現回路は、図３
に示された実施形態(2) の場合の実現回路と同じであ
り、本発明の実施形態(6) における装置全体の処理構成
は、図４に示された実施形態(2) の場合の処理構成と同
じである。

【００６５】図１１，図１２は、本発明の実施形態(6)
における受信割込処理をフローチャートによって示した
ものである。受信割込処理は、１ビット受信ごとに発生
する割り込みによって起動されるものであり、割り込み
は、タイミング・パルスのエッジによって発生する。ま
た終了は受信割り込みの終了であり、受信データの処理
はメイン・ルーチンの処理で実施する。

【００６６】図中、Ｂ_xは、データのシフト_,蓄積を継
続中（２００ビットのデータをまだ取得完了していな
い）バッファである。Ｂ_yは、データのシフト_,蓄積を
完了（２００ビットのデータをすべて取得した）バッフ
ァである。Ｂ_mは、新たにデータのシフト_,蓄積の実行
を指定されたバッファであって、次回のデータ受信時か
らバッファＢ_xとなる。

【００６７】図１３は、本発明の実施形態(6) における
受信メイン処理をフローチャートによって示したもので
ある。実施形態(6) における受信メイン処理は、実施形
態(2) における受信メイン処理と同様であり、誤り訂正
処理およびＣＲＣ処理も同様である。

【００６８】次に、本発明の実施形態(7) を説明する。
この実施形態は、データ本体の総ビット数に相当するシ
フト・レジスタと、フレーム検定を行なう回路部分とを
複数個組用意することによって、実施形態(1) の場合と
同じ効果を得るものである。

【００６９】すなわち、従来技術で用いられた回路を複
数組用意し、検定通過ごとに、複数個の処理回路を、順
次１つずつ動作許可する。データ本体の処理後は、処理
回路を待機状態にして、再度使用する。なお、ノイズ等
によって偶然発生したフレーム同期パターンによってバ
ッファに取り込まれたデータについては、実施形態(1)
の場合と同様の処理を行なって破棄する。

【００７０】図１４は、本発明の実施形態(7) の実現回
路を例示するものであって、図１９の場合と同じものを
同じ番号で示している。以下、この回路の動作を説明す
る。

【００７１】例えば処理回路１使用時には、切り替え制
御回路２６からの切り替え制御信号によって、切り替え
スイッチ１５をフレーム同期検定中にして、フレーム同
期パターンの検定を１ビット受信ごとに実行する。すな
わち、モデム復調データにおいて、受信データを１ビッ
ト取得すると、１５ビットからなるシフト・レジスタ１
１を１ビット左シフトするとともに、受信した１ビット
をシフト・レジスタ１１の最下位ビットに送り込む。

【００７２】次にシフト・レジスタ１１の内容と、規定
のフレーム同期パターン１２との排他的論理和（ＥＸ−
ＯＲ）を計算して、計算結果を１５ビットのシフト・レ
ジスタ１３にセットし、シフト・レジスタ１３における
“１”のビット数が１ビット以下であるか否かの判定
を、２ビットのカウンタ１４を用いて行なう。カウンタ
１４のカウント値≦１、すなわち、フレーム同期パター
ンとの相違ビットが、１個以下であれば、フレーム同期
パターンを受信したものとみなして、切り替えスイッチ
１５をデータ本体取り込み中にして、以降の２００ビッ
トをデータとして順次、２００ビットのシフト・レジス
タからなるバッファ１６に取得する。

【００７３】全データ・ビット（２００ビット）取り込
んだ後、図示されないデータ処理回路との間で受信デー
タのリード／ライトを行なって、ＣＰＵ等による処理に
よって、受信データの復号化，ＣＲＣ判定の後、受信デ
ータをシステムの仕様に則って処理する。

【００７４】処理回路１〜処理回路ｎにおける、フレー
ム同期検定は、常に１回路だけが許可されるものとし、
フレーム同期検定を許可されない処理回路は、切り替え
制御信号をニュートラル位置にして非選択状態とされ
る。

【００７５】そして、フレーム検定結果を受け、判定実
行中の回路が、データ本体受信側に切り替わるタイミン
グによって、他の非選択中の１つの処理回路をフレーム
同期検定実施状態に移行させる。

【００７６】データ処理が終了した処理回路は、非選択
中の状態に移行し、必要に応じてフレーム検定実施回路
に割り当てる。

【００７７】次に、本発明の実施形態(8) を説明する。
この実施形態は、実施形態(6) と同様の処理を、中央処
理装置（ＣＰＵ）の処理によって行なうものである。す
なわち、フレーム同期検出部分と、データ本体の総ビッ
ト数に相当するシフト・レジスタレジスタからなるバッ
ファ（図１４のバッファ６）とを複数組、マイクロプロ
セッサ・システムのＲＡＭ上に設け、フレーム検定，受
信ラインのシフト・レジスタ側とフレーム検定側との切
り替え，シフト・レジスタのシフト動作を、マイクロプ
ロセッサ・システムのＣＰＵの制御のもとに行なうこと
によって、実施形態(7) と同様の動作を行なう。

【００７８】本発明の実施形態(8) の実現回路は、図３
に示された実施形態(2) の場合の実現回路と同じであ
り、本発明の実施形態(8) における装置全体の処理構成
は、図４に示された実施形態(2) の場合の処理構成と同
じである。

【００７９】図１５，図１６は、本発明の実施形態(8)
における受信割込処理をフローチャートによって示した
ものである。受信割込処理は、１ビット受信ごとに発生
する割り込みによって起動されるものであり、割り込み
は、タイミング・パルスのエッジによって発生する。ま
た終了は受信割り込みの終了であり、受信データの処理
はメイン・ルーチンの処理で実施する。

【００８０】本実施形態の動作の前提として、ｎ個用意
された１５ビット・シフト用領域Ａ ₁ 〜Ａ_nおよび、ｎ
個用意された２００ビットの処理バッファＢ₁ 〜Ｂ_nに
おいて、常時１組の１５ビット・シフト用領域Ａ_mと、
２００ビットの処理バッファＢ_mが動作している。

【００８１】図中、Ｂ_xは、データのシフト_,蓄積を継
続中（２００ビットのデータをまだ取得完了していな
い）バッファである。Ｂ_yは、データのシフト_,蓄積を
完了（２００ビットのデータをすべて取得した）バッフ
ァである。Ｂ_mは、新たにデータのシフト_,蓄積の実行
を指定されたバッファであって、次回のデータ受信時か
らバッファＢ_xとなる。

【００８２】図１７は、本発明の実施形態(8) における
受信メイン処理をフローチャートによって示したもので
ある。実施形態(8) における受信メイン処理は、実施形
態(2) における受信メイン処理と同様であり、誤り訂正
処理およびＣＲＣ処理も同様である。

【００８３】

【発明の効果】以上説明したように本発明によれば、フ
レームの先頭にフレーム同期パターンを有するシリアル
・データの受信方式において、フレーム同期を常時行な
う受信方式を採用したので、フレーム同期検定を一時停
止することによって生じる受信不能状態の発生を完全に
回避することができる。

【００８４】これによって、データ受信の受信率を向上
するので、回線の利用効率の向上に寄与するとともに、
データ受信システムが提供するサービスの信頼性向上を
図ることが可能となる。

【００８５】また本発明によれば、ＭＳＫサブ・キャリ
アの検出回路を付加する必要がないので、システムのハ
ードウェア構成の簡素化と、ローコスト化に貢献するこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理的構成を示す図である。

【図２】本発明の実施形態(1) の実現回路を例示する図
である。

【図３】本発明の実施形態(2) の実現回路を例示する図
である。

【図４】本発明の実施形態(2) における装置全体の処理
構成を示す図である。

【図５】本発明の実施形態(2) における受信割込処理を
示すフローチャートである。

【図６】本発明の実施形態(2) における受信メイン処理
を示すフローチャートである。

【図７】本発明の実施形態(3) の実現回路を例示する図
である。

【図８】本発明の実施形態(4) における受信割込処理を
示すフローチャートである。

【図９】本発明の実施形態(4) における受信メイン処理
を示すフローチャートである。

【図１０】本発明の実施形態(5) の実現回路を例示する
図である。

【図１１】本発明の実施形態(6) における受信割込処理
を示すフローチャート（１／２）である。

【図１２】本発明の実施形態(6) における受信割込処理
を示すフローチャート（２／２）である。

【図１３】本発明の実施形態(6) における受信メイン処
理を示すフローチャートである。

【図１４】本発明の実施形態(7) の実現回路を例示する
図である。

【図１５】本発明の実施形態(8) における受信割込処理
を示すフローチャート（１／２）である。

【図１６】本発明の実施形態(8) における受信割込処理
を示すフローチャート（２／２）である。

【図１７】本発明の実施形態(8) における受信メイン処
理を示すフローチャートである。

【図１８】シリアル・データのフレーム・フォーマット
を示す図である。

【図１９】従来のシリアル・データの受信回路の構成を
示す図である。

【符号の説明】

１フレーム同期検定手段２データ格納手段１１シフト・レジスタ１３シフト・レジスタ１４カウンタ１６バッファ２１シフト・レジスタ２２転送制御回路２３バッファ２４スイッチ制御回路２６切り替え制御回路

Claims

【特許請求の範囲】

【請求項１】先頭に付加されたフレーム同期パターン
と後続の所定ビット数のデータ本体とからなるシリアル
・データを受信する回路において、前記フレーム同期パターンの検定を常時行なうフレーム
同期検定手段と、該検定通過したフレーム同期パターン
以降のデータ本体に対応するビット数のデータを前記デ
ータ本体として格納する２つ以上のデータ格納手段とを
備え、該各データ格納手段に格納されたデータから選択してデ
ータ本体を受信することを特徴とするシリアル・データ
受信方式。
【請求項２】先頭に付加されたフレーム同期パターン
と後続の所定ビット数のデータ本体とからなるシリアル
・データを受信する回路において、受信データを順次シリアルに格納する前記フレーム同期
パターンとデータ本体との総ビット数に相当するビット
長の第１のシフト・レジスタと、該シフト・レジスタに
おける先頭の所定ビット数を所定のフレーム同期パター
ンと並列に比較した結果を格納する第２のシフト・レジ
スタと、該第２のシフト・レジスタにおける比較結果の
不一致を示すビット数を計数するカウンタと、該カウン
タの計数値が所定値以下のとき前記第１のシフト・レジ
スタにおけるフレーム同期パターン以降のデータを格納
する複数のバッファと、該データを格納すべきバッファ
を選択するとともに、該選択されたバッファに対するデ
ータの転送処理を行なう転送制御回路とを備え、該複数のバッファに格納されたデータから選択してデー
タ本体を受信することを特徴とするシリアル・データ受
信方式。
【請求項３】先頭に付加されたフレーム同期パターン
と後続の所定ビット数のデータ本体とからなるシリアル
・データを受信する回路において、受信データを順次シリアルに格納する前記フレーム同期
パターンとデータ本体との総ビット数に相当するビット
長のシフト・レジスタと、該シフト・レジスタにおける
先頭の所定ビット数のデータがフレーム同期パターンと
判定されたとき該フレーム同期パターン以降の部分を格
納するための複数のバッファとをマイクロプロセッサ・
システムのＲＡＭ上に設け、前記シフト・レジスタのシ
フト動作と、該シフト・レジスタに格納されたデータに
おけるフレーム同期検定の処理と、フレーム同期検定通
過時該シフト・レジスタに格納されているフレーム同期
パターン以降の部分の前記複数のバッファのいずれかへ
の転送と、該バッファの選択の処理とを該マイクロプロ
セッサ・システムのＣＰＵの制御によって行ない、該複
数のバッファに格納されたデータから選択してデータ本
体を受信することを特徴とするシリアル・データ受信方
式。
【請求項４】先頭に付加されたフレーム同期パターン
と後続の所定ビット数のデータ本体とからなるシリアル
・データを受信する回路において、受信データを順次シリアルに格納する前記フレーム同期
パターンとデータ本体との総ビット数に相当するビット
長の第１のシフト・レジスタと、該シフト・レジスタ２
１における先頭の所定ビット数を所定のフレーム同期パ
ターンと並列に比較した結果を格納する第２のシフト・
レジスタと、該第２のシフト・レジスタにおける比較結
果の不一致を示すビット数を計数するカウンタと、該カ
ウンタの計数値が所定値以下のとき前記第１のシフト・
レジスタにおけるフレーム同期パターン以降のデータを
格納するバッファと、該バッファに対するデータの転送
処理を行なう転送制御回路とを備え、該バッファに格納されたデータによってデータ本体を受
信することを特徴とするシリアル・データ受信方式。
【請求項５】先頭に付加されたフレーム同期パターン
と後続の所定ビット数のデータ本体とからなるシリアル
・データを受信する回路において、受信データを順次シリアルに格納する前記フレーム同期
パターンとデータ本体との総ビット数に相当するビット
長のシフト・レジスタと、該シフト・レジスタにおける
先頭の所定ビット数のデータがフレーム同期パターンと
判定されたとき該フレーム同期パターン以降の部分を格
納するためのバッファとをマイクロプロセッサ・システ
ムのＲＡＭ上に設け、前記シフト・レジスタのシフト動
作と、該シフト・レジスタに格納されたデータにおける
フレーム同期検定の処理と、フレーム同期検定通過時該
シフト・レジスタに格納されているフレーム同期パター
ン以降のデータの前記バッファへの転送の処理とを該マ
イクロプロセッサ・システムのＣＰＵの制御によって行
ない、該バッファに格納されたデータによってデータ本
体を受信することを特徴とするシリアル・データ受信方
式。
【請求項６】先頭に付加されたフレーム同期パターン
と後続の所定ビット数のデータ本体とからなるシリアル
・データを受信する回路において、受信データを順次シリアルに格納するフレーム同期パタ
ーンに相当するビット長の第１のシフト・レジスタと、
該シフト・レジスタの内容を所定のフレーム同期パター
ンと並列に比較した結果を格納する第２のシフト・レジ
スタと、該第２のシフト・レジスタにおける比較結果の
不一致を示すビット数を計数するカウンタと、該カウン
タの計数値が所定値以下のときオンに制御されるスイッ
チを経てデータ本体に対応するビット数の受信データを
格納する複数のバッファと、該スイッチのオン_,オフを
制御するとともに、該選択されたスイッチにおける所定
ビット数のデータの転送処理を行なうスイッチ制御回路
とを備え、該複数のバッファに格納されたデータから選択してデー
タ本体を受信することを特徴とするシリアル・データ受
信方式。
【請求項７】先頭に付加されたフレーム同期パターン
と後続の所定ビット数のデータ本体とからなるシリアル
・データを受信する回路において、受信データを順次シリアルに格納するフレーム同期パタ
ーンに相当するビット長のシフト・レジスタと、該シフ
ト・レジスタにおけるデータがフレーム同期パターンと
判定されたときデータ本体に対応するビット数の受信デ
ータを格納するための複数のバッファとをマイクロプロ
セッサ・システムのＲＡＭ上に設け、前記シフト・レジ
スタのシフト動作と、該シフト・レジスタに格納された
データにおけるフレーム同期検定の処理と、フレーム同
期検定通過時所定ビット数のデータの前記複数のバッフ
ァのいずれかへの転送と、該バッファの選択の処理とを
該マイクロプロセッサ・シリアルのＣＰＵの制御によっ
て行ない、該複数のバッファに格納されたデータから選
択してデータ本体を受信することを特徴とするシリアル
・データ受信方式。
【請求項８】先頭に付加されたフレーム同期パターン
と後続の所定ビット数のデータ本体とからなるシリアル
・データを受信する回路において、受信データを順次シリアルに格納するフレーム同期パタ
ーンに相当するビット長の第１のシフト・レジスタと、
該シフト・レジスタの内容を所定のフレーム同期パター
ンと並列に比較した結果を格納する第２のシフト・レジ
スタと、該第２のシフト・レジスタにおける比較結果の
不一致を示すビット数を計数するカウンタと、該カウン
タの計数値が所定値以下のとき切り換えられる切り替え
スイッチを経てデータ本体に対応するビット数の受信デ
ータを格納するバッファとを有する処理回路を複数組備
えるとともに、前記いずれかの処理回路におけるフレー
ム同期検定通過時、いずれかの空き処理回路をフレーム
同期検定状態に移行させる切り替え制御回路を備え、該複数の処理回路のバッファに格納されたデータから選
択してデータ本体を受信することを特徴とするシリアル
・データ受信方式。
【請求項９】先頭に付加されたフレーム同期パターン
と後続の所定ビット数のデータ本体とからなるシリアル
・データを受信する回路において、受信データを順次シリアルに格納するフレーム同期パタ
ーンに相当するビット長のシフト・レジスタと、該シフ
ト・レジスタにおけるデータがフレーム同期パターンと
判定されたときデータ本体に対応するビット数の受信デ
ータを格納するためのバッファとを複数組マイクロプロ
セッサ・システムのＲＡＭ上に設け、いずれかの前記シ
フト・レジスタのシフト動作と、該シフト・レジスタに
格納されたデータにおけるフレーム同期検定の処理と、
受信ラインをフレーム検定開始時いずれかの空きシフト
・レジスタに接続し、フレーム同期検定通過時対応する
バッファに接続する切り替え処理とを該マイクロプロセ
ッサ・シリアルのＣＰＵの制御によって行ない、該複数
のバッファに格納されたデータから選択してデータ本体
を受信することを特徴とするシリアル・データ受信方
式。