JPH09161500A

JPH09161500A - 半導体集積回路装置

Info

Publication number: JPH09161500A
Application number: JP7315427A
Authority: JP
Inventors: Yoshihisa Iwata; 佳久岩田; Hideko Ohira; 秀子大平
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-12-04
Filing date: 1995-12-04
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】スクリーニングテストでは検出されにくい、微
小な内部電位の低下を検出できる半導体集積回路装置を
提供すること。【解決手段】内部電圧ＶＩＮＴを発生する内部電圧発生
回路１と、内部電圧ＶＩＮＴが供給され、供給された内
部電圧ＶＩＮＴにより動作するロウデコード回路３と、
内部電圧ＶＩＮＴが所定値に保たれるように内部電圧Ｖ
ＩＮＴを制限するリミッタ１１と、内部電圧ＶＩＮＴが
所定値であるか否かを検知する検知回路１３とを具備す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部で電源電位
以外の電位を発生する半導体集積回路装置に関する。

【０００２】

【従来の技術】内部で電源電位以外の電位を発生する半
導体集積回路装置の一つの例として、MOS-ダイナミック
ＲＡＭ（以下、ＤＲＡＭという）がある。図４は、ＤＲ
ＡＭのメモリセルアレイの回路図で、４つのメモリセル
が示されている。

【０００３】図４に示すメモリセルアレイでは、ワード
線ＷＬｊを“Ｈ”レベルにしてトランジスタＴをオンさ
せると、容量Ｃに蓄えられた電荷がビット線ＢＬｉに転
送される。ここで、トランジスタＴは、容量Ｃの電荷を
保持するためのエンハンスメント型トランジスタであ
る。このトランジスタＴのしきい値は、通常、メモルセ
ルアレイに設けられたトランジスタＴ以外の周辺トラン
ジスタのしきい値よりも高く設定されている。リーク電
流を抑えるためである。

【０００４】また、容量Ｃの電荷は、多ければ多いほど
ソフトエラーの可能性を低くでき、また動作マージンに
も余裕がでてくる。よって、容量Ｃには、電源電圧ＶＣ
Ｃ×Ｃ＝Ｑの電荷を蓄えるようにしている。

【０００５】しかし、容量Ｃに電源電圧ＶＣＣ×Ｃ＝Ｑ
の電荷を蓄えるには、トランジスタＴが、ビット線ＢＬ
ｉから容量Ｃへ、電源電圧ＶＣＣと同等の電圧を転送で
きなければならない。したがって、ワード線ＷＬｊの電
位は、電源電圧ＶＣＣ以上に昇圧される。具体的には、
トランジスタＴのしきい値をＶＴとすると、ＶＣＣ＋Ｖ
Ｔ以上にされている。

【０００６】ここで、例えばワード線ＷＬｊにリークが
発生し、ワード線ＷＬｊの電位がＶＣＣ＋ＶＴ以下に低
下した装置を仮定してみる。まず、ワード線ＷＬｊの電
位がＶＣＣ＋ＶＴから、大きく低下した装置は、正常に
動作せず、不良品として認識することができる。

【０００７】これに対し、発生したリークが小さく、ワ
ード線ＷＬｊの電位がＶＣＣ＋ＶＴからわずかしか低下
しなかった装置は、正常に動作する。例えば最近のＣＭ
ＯＳ−ＤＲＡＭでは、ビット線のプリチャージ電位はＶ
ＣＣ／２である。ワード線の電位がＶＣＣ／２＋ＶＴよ
り低下しなければ、セルの電荷はわずかでもビット線に
読み出され、ビット線の電位をプリチャージ電位（ＶＣ
Ｃ／２）よりも上げることができる。

【０００８】このようにセルの電荷の読み出しは可能
で、動作も正常である。したがって、不良品として認識
しにくい。しかし、正常に動作していても、動作マージ
ンが少なくなっている。動作マージンが少ない装置が出
荷されると、市場において、不良を起こすかも知れな
い。

【０００９】このようなワード線ＷＬｊの電位が低下し
ている装置は、出荷前に、温度を変化させてみる、電源
電圧を変化させてみるなどのスクリーニングテストを行
ってみることで、ある程度までは発見できる。しかし、
電位の低下が極めて小さいときには、発見が難しい。

【００１０】内部で電源電位以外の電位を発生する半導
体集積回路装置の他の例としてはＥＥＰＲＯＭがあり、
特にＮＡＮＤ型のＥＥＰＲＯＭである。図５は、ＮＡＮ
Ｄ型ＥＥＰＲＯＭのメモリセルアレイの回路図で、ソー
ス（SOURCE）〜ビット線（BL）間に直列接続された８つ
のメモリセルトランジスタＭが示されている。直列接続
された８つのメモリセルトランジスタＭの一端とビット
線との間、およびその他端とソースとの間それぞれに設
けられているトランジスタは選択トランジスタである。

【００１１】図６は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリ
セルトランジスタの断面図である。図６に示すように、
メモリセルトランジスタＭがＮチャネル型であるとき、
ワード線（コントロールゲート）９１に高電位を与え、
Ｎ型拡散層９２および９３それぞれに接地電位を与える
と、フローティングゲート９４下のＰ型半導体基体領域
９６に、接地電位のチャネル９５が形成される。フロー
ティングゲート９４の電位は、容量結合によって上昇す
る。電位が上昇しているフローティングゲート９４と接
地電位のＮ型拡散層９２および９３、並びにチャネル９
５との間に電位差が発生すると、フローティングゲート
９４とチャネル９５との間の高い電場によってトンネル
電流が流れ、フローティングゲート９４に電子が注入さ
れる。反対に、ワード線（コントロールゲート）９１に
接地電位を与え、Ｐ型基体９６に高電位を与え、Ｎ型拡
散層９２および９３それぞれに電位を与えないと、チャ
ネル９５が形成されない。Ｐ型基体９６とワード線（コ
ントロールゲート）９１との容量結合によって、フロー
ティングゲート９４とチャネル９５との間には高い電場
によって上記とは逆向きにトンネル電流が流れ、フロー
ティングゲート９４からＰ型基体９６に電子が放出され
る。このようなしくみにより、メモリセルトランジスタ
Ｍは、そのしきい値を変化させることによってデータを
記憶する。

【００１２】このようなメモリセルトランジスタＭで
は、ワード線（コントロールゲート）９１とフローティ
ングゲート９４との間、あるいはフローティングゲート
９４とＮ型拡散層９２、９３、チャネル９５、Ｐ型基体
９６との間に高い電場が存在するため、絶縁破壊が起こ
る可能性がある。特に上記した電子の注入、放出を繰り
返していると、絶縁破壊が起こる可能性は増す。

【００１３】ここで、図５に示すワード線ＷＬ７に接続
されたメモリセルトランジスタＭ７と選択ゲート線ＳＧ
２に接続された選択トランジスタＳ２との間にリークが
発生している装置を仮定してみる。

【００１４】ワード線ＷＬ７に高電位を与え、選択ゲー
ト線ＳＧ２に接地電位を与えたとき、正常ならば、ワー
ド線ＷＬ７に接続されたメモリセルトランジスタＭ７に
充分に高い電場が生じるので、そのフローティングゲー
トに電子が注入される。

【００１５】もし、発生しているリークが大きいと、メ
モリセルトランジスタＭ７に充分に高い電場が生じず、
フローティングゲートに電子が充分に注入されない。こ
のため、不良品として認識することができる。

【００１６】これに対し、発生しているリークが小さ
く、メモリセルトランジスタＭ７にある程度の高い電場
が生じていると、フローティングゲートに電子が注入さ
れ、正常なものとの区別がつかない。このようにデータ
の書き込みは可能で、動作も正常である。しかし、ＤＲ
ＡＭのときと同様に、動作マージンは確実に減ってい
る。

【００１７】

【発明が解決しようとする課題】以上のように、従来の
装置では、チップ内部に存在する電源電位以外の電位
が、微小ながらも低下している可能性がある。電位が微
小に低下しているだけでは、正常な動作と区別がつか
ず、スクリーニングテストでの検出は難しい。しかし、
動作マージンは減ってしまう。

【００１８】この発明は上記の事情に鑑みて為されたも
ので、その目的は、スクリーニングテストでは検出され
にくい、微小な内部電位の低下を検出できる半導体集積
回路装置を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、この発明の一つの態様では、内部電圧を発生する内
部電圧発生回路と、前記内部電圧が供給され、供給され
た内部電圧により動作する集積回路部と、前記内部電圧
が所定値に保たれるように前記内部電圧を調整する電圧
調整回路と、前記内部電圧が前記所定値であるか否かを
検知する検知回路とを具備することを特徴としている。

【００２０】さらに、前記集積回路部からの出力を外部
へ出力するとともに、前記検知回路の検知結果出力を外
部へ出力する出力回路を、さらに具備することを特徴と
している。

【００２１】さらに、前記集積回路部には、前記内部電
位が供給される配線群が複数あり、これら配線群を選択
するための選択信号群を自動的に生成する選択信号群生
成回路をさらに具備し、前記検知回路は、前記自動的に
生成された選択信号群に基いて順次選ばれていく前記配
線群のなかから、異常なものを検知することを特徴とし
ている。

【００２２】また、この発明の他の態様では、内部電圧
を発生する内部電圧発生回路と、前記内部電圧が供給さ
れ、供給された内部電圧により動作する回路と、前記内
部電圧が所定値よりも高くなったとき一レベルとなり、
前記内部電圧が所定値よりも低くなったとき前記一レベ
ルとは異なった他レベルとなる制御信号によって開閉す
る内部電圧調整用トランジスタを含む、前記内部電圧が
所定値に保たれるように前記内部電圧を調整する電圧調
整回路と、前記制御信号の状態から、前記内部電圧が所
定値であるか否かを検知する検知回路とを具備すること
を特徴としている。

【００２３】さらに、前記検知回路は、前記制御信号を
積分し、積分結果に基いて前記内部電圧が所定値である
か否かを検知することを特徴としている。さらに、前記
集積回路部からの出力を外部へ出力するとともに、前記
検知回路の検知結果出力を外部へ出力する出力回路を、
さらに具備することを特徴としている。

【００２４】さらに、前記集積回路部には、前記内部電
位が供給される配線群が複数あり、これら配線群を選択
するための選択信号群を自動的に生成する選択信号群生
成回路をさらに具備し、前記検知回路は、前記自動的に
生成された選択信号群に基いて順次選ばれていく前記配
線群のなかから、異常なものを検知することを特徴とし
ている。

【００２５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて説明する。図１は、この発明の第１の実施の形態に
係る半導体集積回路装置のブロック図である。

【００２６】図１に示すように、電源電位ＶＣＣ以外の
内部電位ＶＩＮＴを発生する内部電電圧発生回路１があ
る。発生回路１で発生された内部電位ＶＩＮＴは、この
第１の実施の形態ではロウ系デコード回路３に供給され
る。デコード回路３は、複数のロウアドレス（ROW ADDR
ESS ）の組み合わせに基いて、複数のワード線からドラ
イブすべきものを選ぶ。デコード回路３には複数のロウ
アドレスをデコードするアドレスデコーダ５が含まれて
いる。アドレスデコーダ５は複数のロウアドレス（ROW
ADDRESS ）の組み合わせに基いて選ばれたＰチャネル型
トランジスタ７をドライブする。トランジスタ７はワー
ド線ドライバである。選ばれたワード線ＷＬには、トラ
ンジスタ７を介して内部電位ＶＩＮＴが供給される。こ
の第１の実施の形態に開示される内部電位ＶＩＮＴは、
通常、ＶＰＰ電位と呼ばれるもので、電源電位ＶＣＣよ
りも高い電位である。この内部電位ＶＩＮＴが供給され
る内部昇圧電源線９にはリミッタ１１が接続されてい
る。このリミッタ１１は内部電位ＶＩＮＴの電位を常に
一定値に保つように動作する。さらに内部電位ＶＩＮＴ
の値を検知する検知回路１３が設けられている。この検
知回路１３は内部電位ＶＩＮＴが所定値であるか否かを
検知する。検知回路１３は、検知結果をチップの外部へ
知らせるための信号ＯＫを出力する。

【００２７】図２は、図１に示すリミッタ９および検知
回路１１の回路の一具体例を示す回路図である。図２に
示す回路の動作を説明する。

【００２８】信号ENABL1が“Ｈ”レベルとなりリミッタ
１１が動作し、発生回路１が動作して内部電位ＶＩＮＴ
が所定値に達し、ノードａの電位ＶＬが基準電位ＶＲＥ
Ｆの電位よりも高くなると、ノードｂの電位ＶＯが
“Ｈ”レベルとなる。電位ＶＯをゲートに受けるＮチャ
ネル型トランジスタＴ１はオンし、内部電位ＶＩＮＴの
電位は下がる。反対に内部電位ＶＩＮＴの電位が下がり
すぎると、電位ＶＬが下がり、基準電位ＶＲＥＦより低
くなると、電位ＶＯが“Ｌ”レベルとなる。このときに
は、トランジスタＴ１はオフする。検知回路１３は、上
記電位ＶＯを利用して動作される。

【００２９】検知回路１３の容量Ｃ１には、あらかじ
め、検知回路１３をプリチャージする信号PRCHOKにより
Ｐチャネル型トランジスタＴ２をオンさせ、充電してお
く。内部電位ＶＩＮＴが安定して出力されている状態
で、信号ENABL2を“Ｈ”レベルとしＮチャネル型トラン
ジスタＴ３をオンさせる。

【００３０】内部電位ＶＩＮＴが所定値に達していれ
ば、発生回路１から電流が供給されるので、それによる
電位上昇をさけるため、内部昇圧電源線９をトランジス
タＴ１を使って放電させなければならない。したがっ
て、電位ＶＯが“Ｈ”レベルになる機会が多いはずであ
る。電位ＶＯが“Ｈ”レベルになれば、Ｎチャネル型ト
ランジスタＴ４がオンし、容量Ｃ１がトランジスタＴ
４、Ｔ３を介して放電する。容量Ｃ１が放電した結果、
ノードｃの電位ＶＳＥＮＳＥが“Ｌ”レベルとなれば、
インバータ１５の出力ＯＫは、“Ｈ”レベルとなり、内
部電位ＶＩＮＴが充分に所定値に達していると判断され
る。

【００３１】反対に、内部電位ＶＩＮＴが充分に所定値
に達していないと、逆に電位ＶＯが“Ｈ”レベルになる
機会が少なくなる。この場合には出力ＯＫは、“Ｌ”レ
ベルとなる。そして、内部電位ＶＩＮＴが充分に所定値
に達していないと判断される。

【００３２】このような動作を、アドレスを変化させて
行えば、ワード線やビット線でリークが発生しているも
のを発見することができる。リークレベルを、どこで検
知するかは、発生回路１の能力にもよるが、容量Ｃ１と
トランジスタＴ４のドライブ能力をコントロールするこ
とで調整できる。例えば容量Ｃ１を大きくして、トラン
ジスタＴ４のドライブ能力をしぼる、あるいはＣＭＯＳ
型インバータ１５の中の、図示せぬＰチャネル型トラン
ジスタのドライブ能力をしぼるなどして、インバータ１
５のしきい値を高くすると、より微小なリークレベルを
とらえることができるようになる。

【００３３】図３は、この発明の第２の実施の形態に係
る半導体集積回路装置のブロック図である。図３に示す
ように、内部にアドレスカウンタ２０を設け、外部から
の制御、例えばＤＲＡＭならば、 /ＣＡＳ（カラムアド
レスストローブ）ビフォア(before)/ＲＡＳ（ロウアド
レスストローブ）のモードで、ライトイネーブル信号 /
ＷＥを“Ｌ”にすることにより、検知モードに入り、こ
の検知モードを繰り返すことによってアドレスカウンタ
２０によって内部ロウアドレス（ROW ADDRESS ）を自動
的に発生させ、例えばワード線の昇圧電位の低下を、ワ
ード線ごとに順次モニタする。検知回路１３の出力ＯＫ
は出力バッファ２２に伝える。検知結果は出力バッファ
２２から出力パッドを介して出力ＤＯＵＴとして出力さ
れる。

【００３４】また、フラッシュＥＥＰＲＯＭの場合に
は、コマンドにより上記と同様の検知モードに入れば良
い。上記第１、第２の実施の形態に係る半導体集積回路
装置によれば、内部電位ＶＩＮＴが所定値であるか否か
を検知する検知回路１３を設けることで、スクリーニン
グテストでは検出されにくい、微小な内部電位ＶＩＮＴ
の低下を検出することができる。

【００３５】このような検知回路１３の出力は、新たに
検知結果出力専用のパッドを設けることで、チップの外
部に取り出すことができる。この点、検知回路１３の出
力を出力バッファ２２に伝え、出力バッファ２２を介し
て外部へ出力するようにすると、出力専用のパッドを設
けずに済ませることができる。この場合には、さらにチ
ップをパッケージに封入した後でも、内部電位ＶＩＮＴ
が所定値であるか否かを検知できる、という効果も得ら
れる。

【００３６】さらに、ワード線またはビット線ごとに不
良を検知することも可能である。しかし、ワード線また
はビット線ごとに不良を検知するときには、ワード線ま
たはビット線の数が膨大であるため、非常な困難を伴う
ことがある。

【００３７】このときには、一旦、制御指令を入力する
と、後は自動的に内部ロウアドレス(ROW ADDRESS) を発
生していくアドレスカウンタ２２を設けることで、膨大
な数のワード線、またはビット線ごとの不良検知を、容
易にすることができる。

【００３８】また、内部電位ＶＩＮＴが所定値であるか
否かの検知には、リミッタ９内に元来存在している電位
信号ＶＯを利用することで、新たに検知系統を形成せず
に済み、集積回路の面積の増加を抑制することができ
る。

【００３９】さらに、上記電位信号ＶＯは、その信号レ
ベルが、“１”から“０”へ非常に短いサイクルで変化
する。このような短いサイクルで信号レベルが入れ代る
信号を利用して検知動作を行うときには、検知回路１３
に積分回路を含ませると良い。短いサイクルで変化する
電位信号を利用して検知動作を行うのは、比較的難し
い。これを、短いサイクルの電位信号を積分し、積分結
果に基いて内部電圧が所定値であるか否かを検知するよ
うにすると、より簡単にできる。また、容量Ｃ１の容量
を変化させることなどの簡単な操作で、検知すべき所定
値のレベルを調整することができる。

【００４０】なお、電位信号のレベルの入れ代りをその
ままチップ外部に伝えるようにしても良い。しかし、電
位信号の内部で積分し、その積分結果に応じて“Ｈ”か
“Ｌ”かを出力した方が、外部テスタの構成を簡単にで
きる、あるいは良いか悪いかが、ただちに判断できるな
どの点で優れている。

【００４１】

【発明の効果】以上説明したように、この発明によれ
ば、スクリーニングテストでは検出されにくい、微小な
内部電位の低下を検出できる半導体集積回路装置を提供
できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施の形態に係る半導
体集積回路装置のブロック図。

【図２】図２は図１に示すリミッタおよび検知回路の回
路図。

【図３】図３はこの発明の第２の実施の形態に係る半導
体集積回路装置のブロック図。

【図４】図４はＤＲＡＭのメモリセルアレイの回路図。

【図５】図５はＮＡＮＤ型ＥＥＰＲＯＭのメモリセルア
レイの回路図。

【図６】図６はＮＡＮＤ型ＥＥＰＲＯＭのメモリセルト
ランジスタの断面図。

【符号の説明】

１…内部電圧発生回路、３…デコード回路、９…内部昇
圧電源線、１１…リミッタ、１３…検知回路、２２…出
力バッファ。

Claims

【特許請求の範囲】

【請求項１】内部電圧を発生する内部電圧発生回路
と、前記内部電圧が供給され、供給された内部電圧により動
作する集積回路部と、前記内部電圧が所定値に保たれるように前記内部電圧を
調整する電圧調整回路と、前記内部電圧が前記所定値であるか否かを検知する検知
回路とを具備することを特徴とする半導体集積回路装
置。
【請求項２】前記集積回路部からの出力を外部へ出力
するとともに、前記検知回路の検知結果出力を外部へ出
力する出力回路を、さらに具備することを特徴とする請
求項１に記載の半導体集積回路装置。
【請求項３】前記集積回路部には、前記内部電位が供
給される配線群が複数あり、これら配線群を選択するた
めの選択信号群を自動的に生成する選択信号群生成回路
をさらに具備し、前記検知回路は、前記自動的に生成さ
れた選択信号群に基いて順次選ばれていく前記配線群の
なかから、異常なものを検知することを特徴とする請求
項１および請求項２いずれかに記載の半導体集積回路装
置。
【請求項４】内部電圧を発生する内部電圧発生回路
と、前記内部電圧が供給され、供給された内部電圧により動
作する回路と、前記内部電圧が所定値よりも高くなったとき一レベルと
なり、前記内部電圧が所定値よりも低くなったとき前記
一レベルとは異なった他レベルとなる制御信号によって
開閉する内部電圧調整用トランジスタを含む、前記内部
電圧が所定値に保たれるように前記内部電圧を調整する
電圧調整回路と、前記制御信号の状態から、前記内部電圧が所定値である
か否かを検知する検知回路とを具備することを特徴とす
る半導体集積回路装置。
【請求項５】前記検知回路は、前記制御信号を積分
し、積分結果に基いて前記内部電圧が所定値であるか否
かを検知することを特徴とする請求項４に記載の半導体
集積回路装置。
【請求項６】前記集積回路部からの出力を外部へ出力
するとともに、前記検知回路の検知結果出力を外部へ出
力する出力回路を、さらに具備することを特徴とする請
求項５および請求項６いずれかに記載の半導体集積回路
装置。
【請求項７】前記集積回路部には、前記内部電位が供
給される配線群が複数あり、これら配線群を選択するた
めの選択信号群を自動的に生成する選択信号群生成回路
をさらに具備し、前記検知回路は、前記自動的に生成さ
れた選択信号群に基いて順次選ばれていく前記配線群の
なかから、異常なものを検知することを特徴とする請求
項４乃至請求項６いずれかに記載の半導体集積回路装
置。