JPH0915646A - Active matrix liquid crystal display element - Google Patents

Active matrix liquid crystal display element

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JPH0915646A
JPH0915646A JP18229195A JP18229195A JPH0915646A JP H0915646 A JPH0915646 A JP H0915646A JP 18229195 A JP18229195 A JP 18229195A JP 18229195 A JP18229195 A JP 18229195A JP H0915646 A JPH0915646 A JP H0915646A
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JP
Japan
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common
liquid crystal
common electrode
line
crystal display
Prior art date
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Application number
JP18229195A
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Japanese (ja)
Inventor
Kenichi Sato
佐藤  賢一
Hiroyuki Okimoto
浩之 沖本
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Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
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Publication date
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Publication of JPH0915646A publication Critical patent/JPH0915646A/en
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Abstract

PURPOSE: To simplify the connection of the electric circuit of a liquid crystal display element and to miniaturize it by providing a resistance inserted between a common electrode and a shared terminal on the substrate forming a switching element. CONSTITUTION: A shared line 66 is wired on the peripheral part of the substrate 11, and a common voltage VCOM being the voltage common to the common electrode 14 and a compensation capacity line CS is applied from the outside to the shared line 66 through its terminal part. The compensation capacity line CS is connected to the shared line 66 directly, and further, the common electrode 14 is connected to the shared line 66 through a connection pad 65, a common electrode signal line 62 and an additional resistance 61. Thus, the voltage is applied to the common electrode 14 and the compensation capacity line CS through the shared terminal, and the number of terminals are reduced. Further, by adding the common voltage VCOM inverting its polarity at every prescribed period to the common electrode 14 through the additional resistance 61, the distortion of the voltage of the common electrode 14 is reduced when a data line driver 42 outputs a preset signal.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、アクティブマトリク
ス液晶表示素子に関し、特に、共通電極(対向電極)に
印加される電圧波形のひずみによる表示画質の劣化を抑
えたアクティブマトリクス液晶表示素子に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix liquid crystal display device, and more particularly to an active matrix liquid crystal display device in which deterioration of display image quality due to distortion of a voltage waveform applied to a common electrode (counter electrode) is suppressed.

【0002】[0002]

【従来の技術】アクティブマトリクス液晶表示素子は、
共通電極が形成された一方の基板と、複数の画素電極と
画素電極に接続されたスイッチング素子とが形成された
他方の基板との間に液晶を配置して形成されている。ア
クティブマトリクス液晶表示素子では、液晶に直流電圧
成分が偏って印加されることを防止するため、駆動電圧
の極性を所定期間毎に反転する極性反転方式が一般に採
用されている。
2. Description of the Related Art Active matrix liquid crystal display elements are
A liquid crystal is arranged between one substrate on which a common electrode is formed and the other substrate on which a plurality of pixel electrodes and switching elements connected to the pixel electrodes are formed. In the active matrix liquid crystal display element, a polarity reversal method in which the polarity of the drive voltage is reversed every predetermined period is generally adopted in order to prevent the DC voltage component from being biasedly applied to the liquid crystal.

【0003】しかし、極性反転方式のアクティブマトリ
クス液晶表示素子においては、データ線ドライバから出
力されるプリセット信号(画素電極の電位を予め所定の
値に設定する信号)の影響で、共通電極の電圧の反転時
にその電圧波形(立ち上がり又は立ち下がり)に歪みパ
ルスが生じる。この歪みパルスが、表示画像の表示むら
を起こす。この対策として、共通電極の信号線(引き出
し線)に抵抗を付加し、ゆがみパルスを鈍らせるという
手法が用いられている。
However, in the polarity inversion type active matrix liquid crystal display element, the voltage of the common electrode is affected by a preset signal (a signal for presetting the potential of the pixel electrode to a predetermined value) output from the data line driver. A distorted pulse is generated in the voltage waveform (rising or falling) at the time of inversion. The distorted pulse causes display unevenness of the display image. As a countermeasure against this, a method of adding resistance to the signal line (lead-out line) of the common electrode to dull the distortion pulse is used.

【0004】[0004]

【発明が解決しようとする課題】前記歪みパルスの影響
をなくすための抵抗は液晶表示素子の外部に接続される
ため、電気的接続が複雑になり、また、周辺回路が大型
になるという問題があった。
Since the resistor for eliminating the influence of the distorted pulse is connected to the outside of the liquid crystal display element, the electric connection becomes complicated and the peripheral circuit becomes large. there were.

【0005】この発明は、上記実状に鑑みてなされたも
ので、電気的な接続構造が単純且つ小型で高品質の画像
を表示できるアクティブマトリクス液晶表示素子を提供
することを目的とする。また、この発明は、データ線の
電圧の極性反転の際に共通電極の電圧に生ずる歪みパル
スを低減することを他の目的とする。
The present invention has been made in view of the above circumstances, and an object thereof is to provide an active matrix liquid crystal display device having a simple and small electrical connection structure and capable of displaying a high quality image. Another object of the present invention is to reduce the distortion pulse generated in the voltage of the common electrode when the polarity of the voltage of the data line is reversed.

【0006】[0006]

【課題を解決するための手段】上記目的を達成するた
め、この発明のアクティブマトリクス液晶表示素子は、
共通電極が形成された一方の基板と、画素電極とスイッ
チング素子と補償容量線とが形成された他方の基板と、
両基板の間に配置された液晶と、より構成されるアクテ
ィブマトリクス液晶表示素子において、前記共通電極と
前記補償容量線とに印加する電圧が外部より供給される
共通端子と、前記共通端子と前記補償容量線を接続する
手段と、前記共通端子と前記共通電極を抵抗を介して接
続する手段と、が前記他方の基板に形成されている、こ
とを特徴とする。
In order to achieve the above object, an active matrix liquid crystal display device of the present invention comprises:
One substrate on which the common electrode is formed, and the other substrate on which the pixel electrode, the switching element, and the compensation capacitance line are formed,
In an active matrix liquid crystal display device including a liquid crystal disposed between both substrates, a common terminal to which a voltage applied to the common electrode and the compensation capacitance line is externally supplied, the common terminal, and the common terminal A means for connecting a compensation capacitance line and a means for connecting the common terminal and the common electrode via a resistor are formed on the other substrate.

【0007】前記スイッチング素子を薄膜トランジスタ
で構成し、前記抵抗を、前記薄膜トランジスタを形成す
る工程で前記薄膜トランジスタで用いられる半導体層を
用いて形成するようにしてもよい。また、前記抵抗を前
記画素電極を形成する工程で該画素電極を構成する透明
導電膜を用いて形成するようにしてもよい。
The switching element may be formed by a thin film transistor, and the resistor may be formed by using a semiconductor layer used in the thin film transistor in the step of forming the thin film transistor. Further, the resistor may be formed by using a transparent conductive film forming the pixel electrode in the step of forming the pixel electrode.

【0008】前記共通端子と前記共通電極とを、前記他
方の基板上の前記共通端子に接続された抵抗と導電体と
から構成してもよい。
The common terminal and the common electrode may be composed of a resistor and a conductor connected to the common terminal on the other substrate.

【0009】[0009]

【作用】上記構成によれば、共通電極に接続された抵抗
がスイッチング素子を形成した基板の共通電極と共用端
子の間に挿入されている。このため、構造が単純になり
且つ小型になる。そして、共通端子に外部から印加され
る電圧波形が歪みパルス、ノイズを含んでいても、この
抵抗がこれらを鈍らせる。従って、共通電極の電圧が異
常に変化することによる表示ムラを防止できる。
According to the above structure, the resistor connected to the common electrode is inserted between the common electrode and the common terminal of the substrate on which the switching element is formed. Therefore, the structure is simple and the size is small. Then, even if the voltage waveform applied to the common terminal from the outside includes a distorted pulse and noise, this resistance makes them dull. Therefore, it is possible to prevent display unevenness due to an abnormal change in the voltage of the common electrode.

【0010】前記抵抗を、例えば、TFT或いは画素電
極を形成する過程で形成すれば、抵抗を製造する工程が
省略でき、製造プロセスを簡略化できる。
If the resistor is formed in the process of forming a TFT or a pixel electrode, for example, the step of manufacturing the resistor can be omitted and the manufacturing process can be simplified.

【0011】[0011]

【実施例】以下、この発明の実施例を図面を参照して説
明する。図1はこの発明の一実施例にかかるアクティブ
マトリクス液晶表示素子の断面構成を示す。図示するよ
うに、このアクティブマトリクス型液晶表示素子は、
一対の絶縁性の透明な基板11、12と、基板11と1
2とを接合する封止材SCと、基板11と12との間に
封止された液晶17とから構成される液晶セル18と、
液晶セル18を挟んで配置された一対の偏光板21と2
2とを備えている。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a sectional structure of an active matrix liquid crystal display device according to an embodiment of the present invention. As shown in the figure, this active matrix type liquid crystal display element is
A pair of insulating transparent substrates 11 and 12 and substrates 11 and 1
A liquid crystal cell 18 composed of a sealing material SC for joining 2 and a liquid crystal 17 sealed between the substrates 11 and 12,
A pair of polarizing plates 21 and 2 arranged with the liquid crystal cell 18 interposed therebetween.
2 is provided.

【0012】基板12には、共通電極(対向電極)14
と、共通電極14の上に形成された配向膜16とが設け
られている。
A common electrode (counter electrode) 14 is provided on the substrate 12.
And an alignment film 16 formed on the common electrode 14.

【0013】基板11上には、図1及び図3に示すよう
に、画素電極13と、スイッチング素子としてのTFT
(薄膜トランジスタ)31と、走査線(ゲートライン)
GLと、データ線DLと、補償容量線CSとがマトリク
ス状に形成されている。
As shown in FIGS. 1 and 3, a pixel electrode 13 and a TFT as a switching element are provided on the substrate 11.
(Thin film transistor) 31 and scanning line (gate line)
The GL, the data line DL, and the compensation capacitance line CS are formed in a matrix.

【0014】TFT31は、基板11上に形成されたゲ
ート電極34とゲート絶縁膜35と半導体層36とドレ
イン電極37とソース電極38とより構成される。各T
FT31のゲート電極34は対応する行の走査線GLに
接続され、ドレイン電極37は対応する画素電極13に
接続され、ソース電極38は対応する列のデータ線DL
に接続されている。また、補償容量線CSは、ゲート絶
縁膜35により、画素電極13から絶縁されて形成され
ている。
The TFT 31 comprises a gate electrode 34, a gate insulating film 35, a semiconductor layer 36, a drain electrode 37 and a source electrode 38 formed on the substrate 11. Each T
The gate electrode 34 of the FT 31 is connected to the scanning line GL of the corresponding row, the drain electrode 37 is connected to the corresponding pixel electrode 13, and the source electrode 38 is of the data line DL of the corresponding column.
It is connected to the. Further, the compensation capacitance line CS is formed so as to be insulated from the pixel electrode 13 by the gate insulating film 35.

【0015】画素電極13及びTFT31の上には配向
膜15が配置されている。
An alignment film 15 is arranged on the pixel electrode 13 and the TFT 31.

【0016】基板11の周辺部には、図2及び図3に示
すように、共用線66が配線されている。共用線66に
は、その端子部を介して、共通電極14と補償容量線C
Sに共通の電圧である共通電圧VCOMが外部より印加さ
れる。共用線66には、補償容量線CSが直接接続され
ている。さらに、共用線66には、共通電極14が接続
パッド65と共通電極信号線62と付加抵抗61を介し
て接続されている。付加抵抗61と共通電極信号線62
と接続パッド65とは基板11の4角に配置され、4箇
所で共通電極14に共通電圧VCOMを供給する。
A common line 66 is provided around the substrate 11 as shown in FIGS. 2 and 3. The common line 66 and the compensation capacitance line C are connected to the common line 66 via its terminal portion.
A common voltage VCOM, which is a voltage common to S, is applied from the outside. The compensation line CS is directly connected to the shared line 66. Further, the common electrode 14 is connected to the common line 66 via the connection pad 65, the common electrode signal line 62, and the additional resistor 61. Additional resistor 61 and common electrode signal line 62
And the connection pads 65 are arranged at four corners of the substrate 11, and the common voltage VCOM is supplied to the common electrode 14 at four locations.

【0017】換言すると、補償容量線CSは共通電圧V
COMが外部から印加された外部接続端子(共通端子)に
電気的に直接接続され、共通電極14は共通端子に付加
抵抗61を介して接続されている。
In other words, the compensation capacitance line CS has the common voltage V
COM is electrically directly connected to an external connection terminal (common terminal) applied from the outside, and the common electrode 14 is connected to the common terminal via an additional resistor 61.

【0018】付加抵抗61は、TFT31を構成する半
導体層36と同一の材料を用いてTFT31を形成する
過程で形成されている。接続パッド65は、封止材SC
の外側に配置されている。
The additional resistor 61 is formed in the process of forming the TFT 31 using the same material as the semiconductor layer 36 forming the TFT 31. The connection pad 65 is a sealing material SC
It is arranged outside.

【0019】図3に示すように、走査線GLはその端子
部で走査線ドライバ41に接続され、データ線DLは、
その端子部でデータ線ドライバ42に接続される。ま
た、共用線66の端子部を介して外部より共通電圧(基
準電圧)VCOMが印加される。データ線ドライバ42
は、所定水平走査期間毎に極性が反転するデータ信号を
用いてデータ線DLを駆動する。また、共用線66に印
加される共通電圧はデータ信号の極性の反転に同期し
て、その極性が反転される。
As shown in FIG. 3, the scanning line GL is connected to the scanning line driver 41 at its terminal portion, and the data line DL is
The terminal portion is connected to the data line driver 42. Further, a common voltage (reference voltage) VCOM is externally applied via the terminal portion of the shared line 66. Data line driver 42
Drives the data line DL using a data signal whose polarity is inverted every predetermined horizontal scanning period. The common voltage applied to the common line 66 is inverted in polarity in synchronization with the inversion of the polarity of the data signal.

【0020】このような構成によれば、共通電極14と
補償容量線CSへの電圧の印加を共通端子を介して行う
ことができ、端子数を削減することができる。また、付
加抵抗61を介して所定期間毎に極性が反転する共通電
圧VCOMを共通電極14に印加しているので、データ線
ドライバ42がプリセット信号を出力した場合に共通電
極14の電圧の歪みが低減される。さらに、付加抵抗6
1をTFT31を構成する半導体層を用いてTFT31
を形成する工程で形成しているので、その製造のため
に、付加的な工程を必要としない。
With such a configuration, the voltage can be applied to the common electrode 14 and the compensation capacitance line CS through the common terminal, and the number of terminals can be reduced. Further, since the common voltage VCOM whose polarity is inverted every predetermined period is applied to the common electrode 14 via the additional resistor 61, when the data line driver 42 outputs the preset signal, the voltage distortion of the common electrode 14 is distorted. Will be reduced. Furthermore, additional resistance 6
1 using the semiconductor layer forming the TFT 31
Since it is formed in the step of forming, no additional step is required for its manufacture.

【0021】次に、付加抵抗61を形成する方法の一例
を図4及び図5を参照して説明する。まず、図4(A)
に示すように、基板11上に、アルミニウム、アルミニ
ウム合金、クロム等からなる導電層を蒸着、スパッタリ
ング等により形成し、これをパターニングして、共通電
極信号線62と、補償容量線CSと、共用線66と、ゲ
ート電極34と、走査線GLとを形成する。
Next, an example of a method of forming the additional resistor 61 will be described with reference to FIGS. First, FIG.
As shown in FIG. 5, a conductive layer made of aluminum, aluminum alloy, chromium or the like is formed on the substrate 11 by vapor deposition, sputtering or the like, and this is patterned to be shared by the common electrode signal line 62 and the compensation capacitance line CS. The line 66, the gate electrode 34, and the scanning line GL are formed.

【0022】その後、図4(B)に示すように、基板1
1上に厚さ100〜500nmの窒化シリコン(Si
N)、酸化シリコン(SiO)等からなるゲート絶縁膜
35を、プラズマCVD等を用いて形成する。
After that, as shown in FIG.
100-500 nm thick silicon nitride (Si
A gate insulating film 35 made of N), silicon oxide (SiO), or the like is formed by using plasma CVD or the like.

【0023】次に、図4(C)に示すように、ゲート絶
縁膜35に付加抵抗61を接続するためのコンタクトホ
ール71を、共通電極信号線62と共用線66の上に形
成する。
Next, as shown in FIG. 4C, a contact hole 71 for connecting the additional resistor 61 to the gate insulating film 35 is formed on the common electrode signal line 62 and the common line 66.

【0024】次に、図5(A)に示すように、厚さ30
〜70nmのアモルファスシリコン、ポリシリコン等から
なる半導体層36をプラズマCVD等を用いて形成す
る。
Next, as shown in FIG.
A semiconductor layer 36 of amorphous silicon, polysilicon or the like having a thickness of 70 nm is formed by using plasma CVD or the like.

【0025】次に、図5(B)に示すように、半導体層
36をTFT31の素子形状と付加抵抗61の素子形状
にパターニングする。
Next, as shown in FIG. 5B, the semiconductor layer 36 is patterned into the element shape of the TFT 31 and the element shape of the additional resistor 61.

【0026】続いて、n型半導体層72をCVD等を用
いて体積し、さらに、アルミニウム、クロム等の電極形
成用の金属層をスパッタリング等により形成する。
Then, the n-type semiconductor layer 72 is deposited by CVD or the like, and a metal layer for forming electrodes such as aluminum or chromium is further formed by sputtering or the like.

【0027】続いて、図5(C)に示すように、金属層
を所定形状にパターニングして、ドレイン電極37、ソ
ース電極38、データ線DLを形成する。さらに、形成
された電極及びラインをマスクとして用いて、さらに、
抵抗形成領域をレジストなどで保護して、n型半導体層
72をパターニングし、TFT31のチャネル領域のn
型半導体層及び他の不要部分のn型半導体層を除去す
る。その後、通常の工程により、画素電極13等を形成
する。
Subsequently, as shown in FIG. 5C, the metal layer is patterned into a predetermined shape to form a drain electrode 37, a source electrode 38 and a data line DL. Furthermore, using the formed electrodes and lines as a mask,
The n-type semiconductor layer 72 is patterned by protecting the resistance formation region with a resist or the like, and n of the channel region of the TFT 31 is formed.
The type semiconductor layer and other unnecessary portions of the n-type semiconductor layer are removed. After that, the pixel electrode 13 and the like are formed by a normal process.

【0028】このようにして、付加抵抗61は、半導体
層36を利用して、TFT31の製造工程で製造でき
る。
In this way, the additional resistor 61 can be manufactured in the manufacturing process of the TFT 31 using the semiconductor layer 36.

【0029】付加抵抗61を半導体層36の代わりに、
ITO(インジウム−スズ酸化物)層で形成してもよ
い。この場合、例えば、図6(A)に示すように、TF
T31を形成した後で、ゲート絶縁膜35にコンタクト
ホール71’を形成する。その後、ITOを全面にスパ
ッタリングなどにより形成し、これをパターニングして
図6(B)に示すように画素電極13と付加抵抗61’
を製造する。
An additional resistor 61 is used instead of the semiconductor layer 36.
It may be formed of an ITO (indium-tin oxide) layer. In this case, for example, as shown in FIG.
After forming T31, a contact hole 71 ′ is formed in the gate insulating film 35. After that, ITO is formed on the entire surface by sputtering or the like, and this is patterned to form the pixel electrode 13 and the additional resistor 61 ′ as shown in FIG. 6B.
To manufacture.

【0030】なお、抵抗の製造方法は、上記例に限定さ
れず、TFT31の素子構造などに応じて、工程の増加
を抑えることができる任意の方法で形成すればよい。
The method of manufacturing the resistor is not limited to the above example, and may be formed by any method capable of suppressing an increase in the number of steps depending on the element structure of the TFT 31.

【0031】また、例えば、接続パッド65を導電材が
添加された樹脂などで構成する場合には、導電材の添加
量を調整して、接続パッド65で付加抵抗を形成しても
よい。
Further, for example, when the connection pad 65 is made of a resin to which a conductive material is added, the connection pad 65 may form an additional resistance by adjusting the amount of the conductive material added.

【0032】また、上記実施例では、共用線66と共通
電極14を基板の4角の4ヶ所で接続したが、接続箇所
及びその数は任意である。また、上記実施例では、走査
線ドライバ41とデータ線ドライバ42を液晶セル18
の外部に配置する例を示したが、COG法等を用いてド
ライバを基板上に配置してもよい。
Further, in the above embodiment, the common line 66 and the common electrode 14 are connected at four corners of the substrate, but the connection points and the number thereof are arbitrary. In the above embodiment, the scanning line driver 41 and the data line driver 42 are connected to the liquid crystal cell 18.
Although the example of arranging the driver outside is shown, the driver may be arranged on the substrate by using the COG method or the like.

【0033】[0033]

【発明の効果】以上、詳述したように、この発明によれ
ば、共通電極と共用端子の間に挿入される抵抗を、スイ
ッチング素子が形成された基板上に設けたので、液晶表
示素子の電気回路の接続が単純になり、また、小型にす
ることができる。そして、共用線に印加される電圧の極
性を反転する際に、データ信号ドライバの出力信号の影
響による歪みパルスを鈍らせ、これによる画質の劣化を
低減することができる。
As described above in detail, according to the present invention, the resistor inserted between the common electrode and the common terminal is provided on the substrate on which the switching element is formed. The connection of the electric circuit is simple and the size can be reduced. Then, when reversing the polarity of the voltage applied to the shared line, the distortion pulse due to the influence of the output signal of the data signal driver can be blunted, and the deterioration of the image quality due to this can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明の一実施例に係るアクティブマトリク
ス液晶表示素子の断面を示す図である。
FIG. 1 is a diagram showing a cross section of an active matrix liquid crystal display element according to an embodiment of the present invention.

【図2】図1に示す他方の基板の端部の拡大図である。FIG. 2 is an enlarged view of an end portion of the other substrate shown in FIG.

【図3】図1に示す他方の基板の構成を示す図である。FIG. 3 is a diagram showing a configuration of the other substrate shown in FIG.

【図4】付加抵抗を半導体層を用いて形成する場合の製
造工程の一例を示す図である。
FIG. 4 is a diagram showing an example of a manufacturing process when an additional resistor is formed using a semiconductor layer.

【図5】付加抵抗を半導体層を用いて形成する場合の製
造工程の一例を示す図である。
FIG. 5 is a diagram showing an example of a manufacturing process when an additional resistor is formed using a semiconductor layer.

【図6】付加抵抗をITOを用いて形成する場合の製造
工程の一例を示す図である。
FIG. 6 is a diagram showing an example of a manufacturing process when an additional resistance is formed using ITO.

【符号の説明】[Explanation of symbols]

11…基板、12…基板、13…画素電極、14…共通
電極(対向電極)、15…配向膜、16…配向膜、17
…液晶、18…液晶セル、21…偏光板、22…偏光
板、31…TFT(薄膜トランジスタ)、34・・・ゲー
ト電極、35・・・ゲート絶縁膜、36・・・半導体層、37
・・・ドレイン電極、38・・・ソース電極、41…走査線ド
ライバ、42…データ線ドライバ、61・・・付加抵抗、
62・・・共通電極信号線、65・・・接続パッド、66・・・
共用線、71・・・コンタクトホール、72・・・n型半導体
層、DL…データ線、GL…走査線、CS…補償容量線
11 ... Substrate, 12 ... Substrate, 13 ... Pixel electrode, 14 ... Common electrode (counter electrode), 15 ... Alignment film, 16 ... Alignment film, 17
... liquid crystal, 18 ... liquid crystal cell, 21 ... polarizing plate, 22 ... polarizing plate, 31 ... TFT (thin film transistor), 34 ... gate electrode, 35 ... gate insulating film, 36 ... semiconductor layer, 37
... Drain electrode, 38 ... Source electrode, 41 ... Scan line driver, 42 ... Data line driver, 61 ... Additional resistance,
62 ... Common electrode signal line, 65 ... Connection pad, 66 ...
Common line, 71 ... Contact hole, 72 ... N-type semiconductor layer, DL ... Data line, GL ... Scan line, CS ... Compensation capacitance line

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】共通電極が形成された一方の基板と、画素
電極とスイッチング素子と補償容量線とが形成された他
方の基板と、両基板の間に配置された液晶と、より構成
されるアクティブマトリクス液晶表示素子において、 前記共通電極と前記補償容量線とに印加する電圧が外部
より供給される共通端子と、前記共通端子と前記補償容
量線を接続する手段と、前記共通端子と前記共通電極を
抵抗を介して接続する手段と、が前記他方の基板に形成
されている、ことを特徴とするアクティブマトリクス液
晶表示素子。
1. A substrate comprising one substrate having a common electrode formed thereon, another substrate having a pixel electrode, a switching element and a compensation capacitance line formed thereon, and a liquid crystal arranged between the two substrates. In the active matrix liquid crystal display element, a common terminal to which a voltage applied to the common electrode and the compensation capacitance line is externally supplied, a means for connecting the common terminal and the compensation capacitance line, the common terminal and the common An active matrix liquid crystal display element, characterized in that means for connecting electrodes through a resistor are formed on the other substrate.
【請求項2】前記スイッチング素子は薄膜トランジスタ
から構成され、 前記抵抗は、前記薄膜トランジスタを形成する工程で、
前記薄膜トランジスタで用いられる半導体層を用いて形
成される、ことを特徴とする請求項1に記載のアクティ
ブマトリクス液晶表示素子。
2. The switching element is composed of a thin film transistor, and the resistor is formed in the step of forming the thin film transistor.
The active matrix liquid crystal display device according to claim 1, wherein the active matrix liquid crystal display device is formed using a semiconductor layer used in the thin film transistor.
【請求項3】前記画素電極は透明導電膜から構成され、
前記抵抗は、前記透明導電膜を形成する工程で該透明導
電膜を用いて形成される、ことを特徴とする請求項1又
は2に記載のアクティブマトリクス液晶表示素子。
3. The pixel electrode is composed of a transparent conductive film,
3. The active matrix liquid crystal display element according to claim 1, wherein the resistor is formed by using the transparent conductive film in the step of forming the transparent conductive film.
【請求項4】前記共通端子と前記共通電極を接続する手
段は、前記他方の基板上の前記共通端子に接続された抵
抗と、この抵抗を介して前記一方の基板に形成された共
通電極と前記共通端子とを電気的に接続する導電体とか
らなる、ことを特徴とする請求項1、2又は3に記載の
アクティブマトリクス液晶表示素子。
4. The means for connecting the common terminal and the common electrode includes a resistor connected to the common terminal on the other substrate, and a common electrode formed on the one substrate via the resistor. The active matrix liquid crystal display element according to claim 1, comprising a conductor electrically connecting to the common terminal.
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Cited By (5)

* Cited by examiner, † Cited by third party
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KR100379605B1 (en) * 1999-09-06 2003-04-10 샤프 가부시키가이샤 Active-matrix-type liquid crystal display device, data signal line driving circuit, and liquid crystal display device driving method
US7061553B2 (en) 2002-01-04 2006-06-13 Sharp Kabushiki Kaisha Substrate for display device and display device equipped therewith
KR100646784B1 (en) * 1999-12-09 2006-11-17 삼성전자주식회사 a thin film transistor array panel for a liquid crystal display and a manufacturing method thereof
JP2007025710A (en) * 2006-08-28 2007-02-01 Seiko Epson Corp Electro-optical device and electronic equipment
EP1570311B1 (en) * 2002-12-04 2007-04-18 Koninklijke Philips Electronics N.V. Active matrix display devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100379605B1 (en) * 1999-09-06 2003-04-10 샤프 가부시키가이샤 Active-matrix-type liquid crystal display device, data signal line driving circuit, and liquid crystal display device driving method
KR100646784B1 (en) * 1999-12-09 2006-11-17 삼성전자주식회사 a thin film transistor array panel for a liquid crystal display and a manufacturing method thereof
US7061553B2 (en) 2002-01-04 2006-06-13 Sharp Kabushiki Kaisha Substrate for display device and display device equipped therewith
US7626646B2 (en) 2002-01-04 2009-12-01 Sharp Kabushiki Kaisha Substrate for display device and display device equipped therewith
EP1570311B1 (en) * 2002-12-04 2007-04-18 Koninklijke Philips Electronics N.V. Active matrix display devices
JP2007025710A (en) * 2006-08-28 2007-02-01 Seiko Epson Corp Electro-optical device and electronic equipment

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