JPH09121145A - 半導体出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 必要とする周波数領域以上の領域での増幅特
性を制限する半導体出力回路を提供すること。 【解決手段】 第１のＦＥＴ１２ａと第２のＦＥＴ１２
ｂとの直列回路を具え、ゲート１２ａｇは、入力端子Ｉ
Ｎとして用いられ、図示しない半導体集積回路の内部回
路の所定の出力端子に接続し、ドレイン１２ａｄは、第
１の電位点Ｖｄｄに接続し、ソース１２ａｓは、ドレイ
ン１２ｂｄに接続するとともに出力端子ＯＵＴとして用
いられ、ゲート１２ｂｇおよびソース１２ｂｓは、共通
接続するとともに、第２の電位点Ｖｓｓに接続する。第
２の電位点Ｖｓｓおよび出力端子ＯＵＴ間に接続された
コンデンサ１４を具えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体出力回路、特に
高周波数領域での増幅特性が制限されることを必要とす
る半導体集積回路に用いて好適な半導体出力回路に関す
る。

【０００２】

【従来の技術】従来、半導体出力回路として、文献１：
「１９９３年電子情報通信学会春季大会、Ｂ−１００
６、『１５５Ｍｂ／ｓ広ダイナミックレンジＧａＡｓＰ
ｒｅａｍｐＩＣの開発』」の図１中に開示されるものが
ある。文献１の図１には、Ｐｒｅａｍｐ ＩＣ 回路図
が示され、その最終段が半導体出力回路である。

【０００３】この文献に示された従来の半導体出力回路
は、第１の電界効果トランジスタ（以下、ＦＥＴと称す
る場合がある。）と第２の電界効果トランジスタとの直
列回路を具えている。この場合、第１のＦＥＴのゲート
は、半導体出力回路の入力端子として用いられ、図示し
ない半導体集積回路の内部回路の所定の出力端子に接続
されている。第１のＦＥＴのドレインは、正の電源に接
続されている。第１のＦＥＴのソースは、第２のＦＥＴ
のドレインに接続するとともに、半導体出力回路の出力
端子として用いられている。第２のＦＥＴのソースおよ
びゲートは共通接続するとともに負の電源に接続されて
いる。

【０００４】

【発明が解決しようとする課題】このような接続は一般
的にソースホロワと呼ばれる。半導体出力回路（ソース
ホロワ）の入力容量Ｃinは下記の（Ａ）式で表される。
ただし、（Ａ）式中、Ｃgdは第１のＦＥＴのゲート・ド
レイン間の容量、Ｃgsは第１のＦＥＴのゲート・ソース
間の容量、Ａｖはソースホロワの利得（ゲイン：ＧＡＩ
Ｎ）である。

【０００５】 Ｃin＝Ｃgd＋Ｃgs（１‐Ａｖ）・・・・・・（Ａ） Ａｖは経験的に０．５以上である。このため、半導体出
力回路（ソースホロワ）の入力容量Ｃinは小さくなる。
半導体集積回路の内部回路の所定の出力端子のインピー
ダンスが小さければ、帯域特性は十分大きくなる。必要
とする周波数領域より半導体出力回路の帯域特性が大き
くなると、帯域内の雑音成分が出力され、次段での信号
検出が困難になるという問題点があった。

【０００６】従って、必要とする周波数領域以上の領域
での増幅特性を制限する半導体出力回路の出現が望まれ
ていた。

【０００７】

【課題を解決するための手段】このため、この発明の半
導体出力回路によれば、第１の電界効果トランジスタと
デプレッション型の第２の電界効果トランジスタとの直
列回路を具え、該第１の電界効果トランジスタのゲート
を入力端子として用い、該第１の電界効果トランジスタ
のドレインを第１の電位点に接続し、該第１の電界効果
トランジスタのソースを該第２の電界効果トランジスタ
のドレインに接続するとともに出力端子として用い、該
第２の電界効果トランジスタのゲートを該第２の電位点
より電位の低い第２の電位点に結合し、該第２の電界効
果トランジスタのソースを該第２の電位点に接続して成
る半導体出力回路を基本回路とし、この基本回路の第１
の電位点および出力端子間、または第２の電位点および
出力端子間に接続された、半導体出力回路の高域遮断周
波数を調節する調節回路を具えたことを特徴とする。

【０００８】従って、高域遮断周波数を所望の値に設定
することによって、必要とする周波数領域より大きな周
波数領域での増幅特性を制限すること、すなわち雑音の
影響を軽減することが可能となる。

【０００９】調節回路は、第１の電位点および出力端子
間、または第２の電位点および出力端子間のいずれか一
方の間に接続する場合もあれば、両方の間に接続する場
合もある。

【００１０】なお、第１の電界効果トランジスタは、デ
プレッション型またはエンハンスメント型のいずれであ
っても良い。

【００１１】以下、この発明の半導体出力回路の好適例
について説明する。

【００１２】先ず、この発明の第１の好適例として、調
節回路をコンデンサをもって構成する場合がある。この
場合には、コンデンサを第１の電位点および出力端子
間、または第２の電位点および出力端子間のいずれか一
方の間に接続する場合であっても、両方の間に接続する
場合であっても良い。

【００１３】また、この発明の第２の好適例として、調
節回路をコンデンサと抵抗との直列回路をもって構成
し、コンデンサの一方の電極板を出力端子に接続し、コ
ンデンサの他方の電極板を第２の電界効果トランジスタ
のゲートに接続し、抵抗の一方の端子を前記第２の電界
効果トランジスタのゲートに接続し、抵抗の他方の端子
を第２の電位点に接続して成るものとする場合がある。
この場合には、コンデンサと抵抗との直列回路を第２の
電位点および前記出力端子間に接続する。

【００１４】従って、ＤＣおよび低周波数領域で動作さ
せる場合には、第１のコンデンサのインピーダンスが大
きく、第１の抵抗には電流が流れない。従って、第２の
ＦＥＴは定電流源として動作し、第２のＦＥＴのソース
・ドレイン間のインピーダンスは大きくなる。この場
合、従来と同様に動作する。高周波数領域で動作させる
場合には、第１のコンデンサのインピーダンスが小さ
く、出力電圧の変化にしたがって第２のＦＥＴのゲート
電圧が変化する。従って、第２のＦＥＴのソース・ドレ
イン間のインピーダンスは小さくなり、利得が低下す
る。

【００１５】また、この発明の第３の好適例として、調
節回路をコンデンサと抵抗との直列回路および該直列回
路と並列に接続したデプレッション型の第３の電界効果
トランジスタをもって構成し、コンデンサの一方の電極
板を第１の電位点に接続し、コンデンサーの他方の電極
板を第３の電界効果トランジスタのゲートに接続し、抵
抗の一方の端子を第３の電界効果トランジスタのゲート
に接続し、抵抗の他方の端子を出力端子に接続し、第３
の電界効果トランジスタのドレインを第１の電位点に接
続し、第３の電界効果トランジスタのソースを出力端子
に接続して成るものとする場合がある。この場合には、
コンデンサと抵抗との直列回路および該直列回路と並列
に接続したデプレッション型の第３の電界効果トランジ
スタを第１の電位点および前記出力端子間に接続する。

【００１６】従って、ＤＣおよび低周波数領域で動作さ
せる場合には、第２のコンデンサのインピーダンスが大
きく、第２の抵抗には電流が流れない。従って、第３の
ＦＥＴは定電流源として動作し、第３のＦＥＴのソース
・ドレイン間のインピーダンスは大きくなる。この場
合、従来と同様に動作する。高周波数領域で動作させる
場合には、第２のコンデンサのインピーダンスが小さ
く、出力電圧の変化すなわち第３のＦＥＴのソース電圧
の変化が生じても、第３のＦＥＴのゲート電圧の変化は
生じない。その結果、第３のＦＥＴのゲート・ソース間
の電圧が変化する。従って、第３のＦＥＴのソース・ド
レイン間のインピーダンスは小さくなり、利得が低下す
る。

【００１７】また、この発明の第４の好適例として、第
２の電位点および出力端子間に接続する調節回路を第１
のコンデンサと第１の抵抗との直列回路をもって構成
し、第１のコンデンサの一方の電極板を出力端子に接続
し、コンデンサの他方の電極板を第２の電界効果トラン
ジスタのゲートに接続し、抵抗の一方の端子を第２の電
界効果トランジスタのゲートに接続し、抵抗の他方の端
子を第２の電位点に接続して成るものとし、第１の電位
点および前記出力端子間に接続する調節回路を第２のコ
ンデンサと第２の抵抗との直列回路および該直列回路と
並列に接続したデプレッション型の第３の電界効果トラ
ンジスタをもって構成し、第２のコンデンサの一方の電
極板を第１の電位点に接続し、第２のコンデンサーの他
方の電極板を第３の電界効果トランジスタのゲートに接
続し、第２の抵抗の一方の端子を第３の電界効果トラン
ジスタのゲートに接続し、第２の抵抗の他方の端子を前
記出力端子に接続し、第３の電界効果トランジスタのド
レインを第１の電位点に接続し、第３の電界効果トラン
ジスタのソースを出力端子に接続して成るものとする場
合がある。

【００１８】

【発明の実施の形態】以下、図を参照して、この発明の
基本となる半導体出力回路、およびこの発明の半導体出
力回路の各実施の形態について説明する。説明に用いる
各図は、この発明が理解出来る程度に概略的に示してあ
る。また、説明に用いる各図において、同様な構成成分
については同一の番号を付し、その重複する説明を省略
する場合もある。

【００１９】１．基本回路 図１は、この発明の基本となる半導体出力回路（以下、
単に基本回路と称する場合がある。）の構成を示す回路
図である。図１に示すように、基本回路１０は、第１の
ＦＥＴ１２ａと第２のＦＥＴ１２ｂとの直列回路を具え
る。第１のＦＥＴ１２ａのゲート１２ａｇは、入力端子
ＩＮとして用いられ、図示しない半導体集積回路の内部
回路の所定の出力端子に接続する。第１のＦＥＴ１２ａ
のドレイン１２ａｄは、第１の電位点（以下、正の電源
と称する場合がある。）Ｖｄｄに接続する。第１のＦＥ
Ｔ１２ａのソース１２ａｓは、第２のＦＥＴ１２ｂのド
レイン１２ｂｄに接続するとともに出力端子ＯＵＴとし
て用いられる。第２のＦＥＴ１２ｂのゲート１２ｂｇお
よびソース１２ｂｓは、第２の電位点（以下、負の電源
と称する場合がある。）Ｖｓｓに接続する。第２のＦＥ
Ｔ１２ｂのゲート１２ｂｇおよびソース１２ｂｓは、共
通接続することになる。出力端子は、図示しない外部の
終端抵抗に接続する。

【００２０】このような基本回路１０に、半導体出力回
路の高域遮断周波数を調節する調節回路を接続すること
により、この発明の半導体出力回路が構成される。この
場合、調節回路は、正の電源Ｖｄｄと出力端子ＯＵＴと
の間、または負の電源Ｖｓｓと出力端子ＯＵＴとの間に
接続される。ただし、正の電源Ｖｄｄと出力端子ＯＵＴ
との間、負の電源Ｖｓｓと出力端子ＯＵＴとの間の両方
の間に接続する場合もある。

【００２１】以下に説明する各実施の形態では、調節回
路の具体的な構成について説明する。

【００２２】２．第１の実施の形態 図２は、第１の実施の形態（以下、単に第１の形態と称
する場合がある。）の半導体出力回路１００の構成を示
す回路図である。図２に示す様に、第１の形態の半導体
出力回路１００では、調節回路をコンデンサ１４をもっ
て構成する。コンデンサ１４は、負の電源Ｖｓｓおよび
出力端子ＯＵＴ間に接続される。コンデンサ１４の一方
の電極板１４ｘは出力端子ＯＵＴに接続し、他方の電極
板１４ｙは負の電源Ｖｓｓに接続する。

【００２３】要するに、コンデンサ１４の一方の電極板
１４ｘ、第１のＦＥＴ１２ａのソース１２ａｓおよび第
２のＦＥＴ１２ｂのドレイン１２ｂｄを互いに接続す
る。また、コンデンサ１４の他方の電極板１４ｙ、第２
のＦＥＴ１２ｂのゲート１２ｂｇおよび第２のＦＥＴ１
２ｂのソース１２ｂｓを互いに接続する。

【００２４】このような半導体出力回路１００を動作さ
せる場合において、外部の終端抵抗の抵抗値をR 、コン
デンサ１４の容量値をC とすると、高域遮断周波数fcは
下記の（１）式で表される。この場合、第１のＦＥＴ１
２ａのゲート・ドレイン間の容量値、第１のＦＥＴ１２
ａのゲート・ソース間の容量値、および第２のＦＥＴ１
２ｂのゲート・ドレイン間の容量値は、コンデンサ１４
の容量値C より十分小さいものとする。

【００２５】 fc=1/(2 πRC) ・・・・・・・・・・・・・(1) 上記の（１）式から理解出来るように、終端抵抗の抵抗
値R が定まると、コンデンサ１４の容量値C を選定する
ことにより、高域遮断周波数fcを所望の値に設定するこ
とが出来る。一般的に、終端抵抗の抵抗値R は、５０Ω
とか、７５Ωとかである。例えば、終端抵抗の抵抗値R
が５０Ωの場合、高域遮断周波数fcを１００ＭＨｚに設
定するためにはコンデンサ１４として容量値C が約３２
ｐＦのものを接続すれば良い。換言すれば、コンデンサ
１４として容量値C が約３２ｐＦのものを選定すること
により、高域遮断周波数fcを１００ＭＨｚに設定するこ
とが出来る。

【００２６】従って、高域遮断周波数fcを所望の値に設
定することによって、必要とする周波数領域より大きな
周波数領域での増幅特性を制限すること、すなわち雑音
の影響を軽減することが可能となる。

【００２７】３．第２の実施の形態 図３は、第２の実施の形態（以下、単に第２の形態と称
する場合がある。）の半導体出力回路２００の構成を示
す回路図である。図３に示す様に、第２の形態の半導体
出力回路２００では、調節回路を第１のコンデンサ１４
ａと第１の抵抗１６ａとの直列回路をもって構成する。
第１のコンデンサ１４ａと第１の抵抗１６ａとの直列回
路は、負の電源Ｖｓｓおよび出力端子ＯＵＴ間に接続さ
れる。第１のコンデンサ１４ａの一方の電極板１４ａｘ
は出力端子ＯＵＴに接続し、他方の電極板１４ａｙは第
２のＦＥＴ１２ｂのゲート１２ｂｇに接続する。第１の
抵抗１６ａの一方の端子１６ａｘは第２のＦＥＴ１２ｂ
のゲート１２ｂｇに接続し、他方の端子１６ａｙは負の
電源Ｖｓｓに接続する。第２のＦＥＴ１２ｂのゲート１
２ｂｇおよびソース１２ｂｓは、第１の抵抗１６ａを介
して結合することになる。

【００２８】要するに、第１のコンデンサ１４ａの一方
の電極板１４ａｘ、第１のＦＥＴ１２ａのソース１２ａ
ｓおよび第２のＦＥＴ１２ｂのドレイン１２ｂｄを互い
に接続する。また、第１のコンデンサ１４ａの他方の電
極板１４ａｙ、第１の抵抗１６ａの一方の端子１６ａｘ
および第２のＦＥＴ１２ｂのゲート１２ｂｇを互いに接
続する。また、第１の抵抗１６ａの他方の端子１６ａｙ
および第２のＦＥＴ１２ｂのソース１２ｂｓを接続す
る。

【００２９】このような半導体出力回路２００を動作さ
せる場合において、第１の抵抗１６ａの抵抗値をRs1 、
第１のコンデンサ１４ａの容量値をCs1 、第１のＦＥＴ
１２ａのソース電圧の変化すなわち出力電圧の変化をΔ
Ｖout とすると、第２のＦＥＴ１２ｂのゲート電圧の変
化ΔＶg2は、下記の（２）式で表される。

【００３０】 ΔＶg2=(Rs1/(Rs1+1/jωCs1)) ×ΔＶout ・・・(2) ここで、Rs1/(Rs1+1/jωCs1)をα2 とおくと、上記の
（２）式は、下記の（３）式で表される。

【００３１】 ΔＶg2= α2 ×ΔＶout(0<| α2|<1）・・・・(3) 第１のＦＥＴ１２ａのドレイン・ソース間に流れる電流
の変化をΔＩds1 、第２のＦＥＴ１２ｂのドレイン・ソ
ース間に流れる電流の変化をΔＩds2 、外部に流れる電
流の変化をΔＩout とすると、下記の（４）式が成り立
つ。

【００３２】 ΔＩds1 ＝ΔＩds2+ΔＩout ・・・・・・・・(4) ここで、第１のＦＥＴ１２ａの相互コンタクタンスをgm
1 、第２のＦＥＴ１２ｂの相互コンタクタンスをgm2 、
第２のＦＥＴ１２ｂのソース・ドレイン間のインピーダ
ンスをZc2 、第１のゲート電圧すなわち入力電圧の変化
をΔＶinとし、終端抵抗の抵抗値R を５０Ωとすると、
ΔＩds1 、ΔＩds2 、およびΔＩout はそれぞれ下記の
（５）〜（７）式で表される。この場合、第１のＦＥＴ
１２ａのドレインコンダクタンスは、相互コンタクタン
スgm1 に比べて極めて小さく、同様に、第２のＦＥＴ１
２ｂのドレインコンダクタンスは、相互コンタクタンス
gm2 に比べて極めて小さいものとする。

【００３３】 ΔＩds1=gm1 ×( ΔＶin- ΔＶout)・・・・・(5) ΔＩds2=ΔＶout/Zc2=gm2 ×ΔＶg2・・・・・(6) ΔＩout=ΔＶout/50・・・・・・・・・・・・(7) （３）式、および（５）〜（７）式を参照すると、上記
の（４）式は、下記の（８）および（９）式で表され
る。

【００３４】 gm1 ×( ΔＶin- ΔＶout) = ΔＶout/Zc2+ΔＶout/50・・・・・・(8) =gm2×α2 ×ΔＶout+ΔＶout/50・・・(9) 従って、利得は下記の（１０）および（１１）式で表さ
れる。

【００３５】 利得= ΔＶout/ΔＶin =gm1/(gm1+1/Zc2+1/50) ・・・・・・・・(10) =gm1/(gm1+gm2 ×α2 +1/50 ）・・・・・(11) 第１のＦＥＴ１２ａとしてgm1 が1/50のものを用い、第
２のＦＥＴ１２ｂとしてgm2 が1/50のものを用いる場合
には、上記の（１０）式は、下記の（１２）式で表さ
れ、上記の（１１）式は下記の（１３）式で表される。

【００３６】 利得=(1/50)/(1/50+1/Zc2+1/50) ・・・・・・(12) =1/(2+α2)・・・・・・・・・・・・・・(13) ＤＣおよび低周波数領域で動作させる場合には、第１の
コンデンサ１４ａのインピーダンスが大きく、第１の抵
抗１６ａには電流が流れない。従って、第２のＦＥＴ１
２ｂは定電流源として動作し、第２のＦＥＴ１２ｂのソ
ース・ドレイン間のインピーダンスZc2 は大きくなる。
この場合、基本回路１０と同様に動作すると考えられ
る。

【００３７】高周波数領域で動作させる場合には、第１
のコンデンサ１４ａのインピーダンスが小さく、出力電
圧の変化にしたがって第２のＦＥＴ１２ｂのゲート電圧
が変化する。従って、第２のＦＥＴ１２ｂのソース・ド
レイン間のインピーダンスZc2 は小さくなる。（１２）
式から理解できる様に、Zc2 が小さくなると、利得が低
下する。

【００３８】上述の例によると、ＤＣおよび低周波数領
域で動作させる場合には、α2 ≒０となるため、ＤＣお
よび低周波数領域で動作させる場合の利得（以下、ＤＣ
および低周波数領域で動作させる場合の利得を、ＧＡＩ
ＮＤＣと称する場合がある。）は1/2 となる。高周波数
領域で動作させる場合には、α2 ≒1 となるため、高周
波数領域で動作させる場合の利得（以下、高周波数領域
で動作させる場合の利得を、ＧＡＩＮACと称する場合が
ある。）は1/3 となる。ＧＡＩＮAC／ＧＡＩＮDCは2/3
であり、高周波数領域で動作させる場合には、ＤＣおよ
び低周波数領域で動作させる場合に比べて、利得が低下
することが理解できる。

【００３９】また、高域遮断周波数fcを所望の値に設定
することも可能である。（１３）式で表される利得をＧ
ＡＩＮとし、ＧＡＩＮ／ＧＡＩＮDCが下記の（１４）式
で表される値のときのα2 を求めると、以下の様にな
る。なお、√2 は２の平方根を示している（以下、同様
である。） ＧＡＩＮ／ＧＡＩＮDC=1/ √2 ・・・・・・・(14) (1/(2+α2))/(1/2)=1/√2 α2= 2√2 -2 α2 はRs1/(Rs1+1/jωCs1)であるため、ωCs1Rs1を求め
ると、以下の様になる。

【００４０】Rs1/(Rs1+1/jωCs1)=2√2 -2 ωCs1Rs1=4.83 ωは２πfcであるため、Rs1 が１ｋΩの場合、高域遮断
周波数fcを１００ＭＨｚに設定するためにはコンデンサ
１４ａとして容量値Cs1 が約７．７ｐＦのものを接続す
れば良い。換言すれば、コンデンサ１４ａとして容量値
Cs1 が約７．７ｐＦのものを選定することにより、高域
遮断周波数fcを１００ＭＨｚに設定することが出来る。

【００４１】従って、高域遮断周波数fcを所望の値に設
定することによって、必要とする周波数領域より大きな
周波数領域での増幅特性を制限すること、すなわち雑音
の影響を軽減することが可能となる。

【００４２】４．第３の実施の形態 図４は、第３の実施の形態（以下、単に第３の形態と称
する場合がある。）の半導体出力回路３００の構成を示
す回路図である。図４に示す様に、第３の形態の半導体
出力回路３００では、調節回路を第２のコンデンサ１４
ｂと第２の抵抗１６ｂとの直列回路、およびその直列回
路と並列に接続した第３のＦＥＴ１２ｃをもって構成す
る。第２のコンデンサ１４ｂと第２の抵抗１６ｂとの直
列回路、および第３のＦＥＴ１２ｃは、正の電源Ｖｄｄ
および出力端子ＯＵＴ間に接続される。第２のコンデン
サ１４ｂの一方の電極板１４ｂｘは正の電源Ｖｄｄに接
続し、他方の電極板１４ｂｙは第３のＦＥＴ１２ｃのゲ
ート１２ｃｇに接続する。第２の抵抗１６ｂの一方の端
子１６ｂｘは第３のＦＥＴ１２ｃのゲート１２ｃｇに接
続し、他方の端子１６ｂｙは出力端子ＯＵＴに接続す
る。第３のＦＥＴ１２ｃのドレイン１２ｃｄは正の電源
Ｖｄｄに接続し、第３のＦＥＴ１２ｃのソース１２ｃｓ
は出力端子ＯＵＴに接続する。

【００４３】要するに、第２のコンデンサ１４ｂの一方
の電極板１４ｂｘ、第１のＦＥＴ１２ａのドレイン１２
ａｄおよび第３のＦＥＴ１２ｃのドレイン１２ｃｄを互
いに接続する。また、第２のコンデンサ１４ｂの他方の
電極板１４ｂｙ、第２の抵抗１６ｂの一方の端子１６ｂ
ｘ、および第３のＦＥＴ１２ｃのゲート１２ｃｇを互い
に接続する。また、第２の抵抗１６ｂの他方の端子１６
ｂｙおよび第１のＦＥＴ１２ａのソース１２ａｓ、第２
のＦＥＴ１２ｂのドレイン１２ｂｄ、および第３のＦＥ
Ｔ１２ｃのソース１２ｃｓを互いに接続する。

【００４４】このような半導体出力回路３００を動作さ
せる場合において、第２の抵抗１６ｂの抵抗値をＲs2、
第２のコンデンサ１４ｂの容量値をＣs2、第１のＦＥＴ
１２ａのソース電圧の変化すなわち出力電圧の変化をΔ
Ｖout とすると、第３のＦＥＴ１２ｃのゲート電圧の変
化ΔＶg3は、下記の（１５）式で表される。

【００４５】 ΔＶg3=((1/jωCs2)/(Rs2+1/j ωCs2)) ×ΔＶout ・・・・（１５） ここで、 Ｒｓ２／（Ｒｓ２＋１／ｊ ωCs2)をα3 と
おくと、上記の（１５）式は、下記の（１６）式で表さ
れる。

【００４６】 ΔＶg3= (1- α3)×ΔＶout(0<| α3|<1）・・・(16) 第１のＦＥＴ１２ａのドレイン・ソース間に流れる電流
の変化をΔＩds1 、第３のＦＥＴ１２ｃのドレイン・ソ
ース間に流れる電流の変化をΔＩds3 、外部に流れる電
流の変化をΔＩout とすると、下記の（１７）式が成り
立つ。

【００４７】 ΔＩds1+ΔＩds3=ΔＩout ・・・・・・・・・(17) ここで、第１のＦＥＴ１２ａの相互コンタクタンスをgm
1 、第３のＦＥＴ１２ｃの相互コンタクタンスをgm3 、
第３のＦＥＴ１２ｃのソース・ドレイン間のインピーダ
ンスをZc3 、第１のゲート電圧すなわち入力電圧の変化
をΔＶinとし、終端抵抗の抵抗値R を５０Ωとすると、
ΔＩds1 、ΔＩds3 、およびΔＩout はそれぞれ下記の
（１８）〜（２０）式で表される。この場合、第１のＦ
ＥＴ１２ａのドレインコンダクタンスは、相互コンタク
タンスgm1 に比べて極めて小さく、第２のＦＥＴ１２ｂ
のドレインコンダクタンスは、相互コンタクタンスgm2
に比べて極めて小さく、同様に、第３のＦＥＴ１２ｃの
ドレインコンダクタンスは、相互コンタクタンスgm3 に
比べて極めて小さいものとする。

【００４８】 ΔＩds1=gm1 ×( ΔＶin- ΔＶout)・・・・・(18) ΔＩds3= -ΔＶout/Zc3=gm3 ×( ΔＶg3- ΔＶout)・・・(19) ΔＩout=ΔＶout/50・・・・・・・・・・・・(20) （１６）式、および（１８）〜（２０）式を参照する
と、上記の（１７）式は、下記の（２１）および（２
２）式で表される。

【００４９】 gm1 ×( ΔＶin- ΔＶout)- ΔＶout/Zc3=ΔＶout/50・・・・・(21) gm1 ×( ΔＶin- ΔＶout)- gm3 ×α3 ×ΔＶout=ΔＶout/50・(22) 従って、利得は下記の（２３）および（２４）式で表さ
れる。

【００５０】 利得= ΔＶout/ΔＶin =gm1/(gm1+1/Zc3+1/50) ・・・・・・・・(23) =gm1/(gm1+gm3 ×α3 +1/50 ）・・・・・(24) 第１のＦＥＴ１２ａとしてgm1 が1/50のものを用い、第
３のＦＥＴ１２ｃとしてgm3 が1/50のものを用いる場合
には、上記の（２３）式は、下記の（２５）式で表さ
れ、上記の（２４）式は下記の（２６）式で表される。

【００５１】 利得=(1/50)/(1/50+1/Zc3+1/50) ・・・・・・(25) =1/(2+α3)・・・・・・・・・・・・・・(26) ＤＣおよび低周波数領域で動作させる場合には、第２の
コンデンサ１４ｂのインピーダンスが大きく、第２の抵
抗１６ｂには電流が流れない。従って、第３のＦＥＴ１
２ｃは定電流源として動作し、第３のＦＥＴ１２ｃのソ
ース・ドレイン間のインピーダンスZc3 は大きくなる。
この場合、基本回路１０と同様に動作すると考えられ
る。

【００５２】高周波数領域で動作させる場合には、第２
のコンデンサ１４ｂのインピーダンスが小さく、出力電
圧の変化すなわち第３のＦＥＴ１２ｃのソース電圧の変
化が生じても、第３のＦＥＴ１２ｃのゲート電圧の変化
は生じない。その結果、第３のＦＥＴ１２ｃのゲート・
ソース間の電圧が変化する。従って、第３のＦＥＴ１２
ｃのソース・ドレイン間のインピーダンスZc3 は小さく
なる。（２５）式から理解できる様に、Zc3 が小さくな
ると、利得が低下する。

【００５３】上述の例によると、ＤＣおよび低周波数領
域で動作させる場合には、α3 ≒0となるため、ＧＡＩ
ＮDCは1/2 となる。高周波数領域で動作させる場合に
は、α3 ≒1 となるため、ＧＡＩＮACは1/3 となる。Ｇ
ＡＩＮAC／ＧＡＩＮDCは2/3 であり、高周波数領域で動
作させる場合には、ＤＣおよび低周波数領域で動作させ
る場合比べて、利得が低下することが理解できる。

【００５４】また、高域遮断周波数fcを所望の値に設定
することも可能である。（２６）式で表される利得をＧ
ＡＩＮとし、ＧＡＩＮ／ＧＡＩＮDCが下記の（２７）式
で表される値のときのα3 を求めると、以下の様にな
る。

【００５５】 ＧＡＩＮ／ＧＡＩＮDC=1/ √2 ・・・・・・・(27) (1/(2+α3))/(1/2)=1/√2 α3= 2√2 -2 α3 はRs2/(Rs2+1/jωCs2)であるため、ωCs2Rs2を求め
ると、以下の様になる。

【００５６】Rs2/(Rs2+1/jωCs2)=2√2 -2 ωCs2Rs2=4.83 ωは２πfcであるため、Rs2 が１ｋΩの場合、高域遮断
周波数fcを１００ＭＨｚに設定するためにはコンデンサ
１４ｂとして容量値Cs2 が約７．７ｐＦのものを接続す
れば良い。換言すれば、コンデンサ１４ｂとして容量値
Cs2 が約７．７ｐＦのものを選定することにより、高域
遮断周波数fcを１００ＭＨｚに設定することが出来る。

【００５７】従って、高域遮断周波数fcを所望の値に設
定することによって、必要とする周波数領域より大きな
周波数領域での増幅特性を制限すること、すなわち雑音
が影響の軽減が可能となる。

【００５８】５．第４の実施の形態 図５は、第４の実施の形態（以下、単に第４の形態と称
する場合がある。）の半導体出力回路４００の構成を示
す回路図である。図５に示す様に、第４の形態の半導体
出力回路４００では、正の電源Ｖｄｄと出力端子ＯＵＴ
との間、負の電源Ｖｓｓと出力端子ＯＵＴとの間の両方
に調節回路が接続される。負の電源Ｖｓｓと出力端子Ｏ
ＵＴとの間に接続される調節回路は、第２の形態におい
て示した調節回路と同じ構成であり、正の電源Ｖｄｄと
出力端子ＯＵＴとの間に接続される調節回路は、第３の
形態において示した調節回路と同じ構成である。このた
め、その詳細な説明は省略する。

【００５９】このような半導体出力回路４００を動作さ
せる場合において、第１の抵抗１６ａの抵抗値をＲs1、
第２の抵抗１６ｂの抵抗値をＲs2、第１のコンデンサ１
４ｂの容量値をＣs1、第２のコンデンサ１４ｂの容量値
をＣs2、第１のＦＥＴ１２ａのソース電圧の変化すなわ
ち出力電圧の変化をΔＶout とすると、第２のＦＥＴ１
２ａのゲート電圧の変化ΔＶg2は下記の（２８）式で表
され、第３のＦＥＴ１２ｃのゲート電圧の変化ΔＶg3は
下記の（２９）式で表される。

【００６０】 ΔＶg2=(Rs1/(Rs1+1/jωCs1)) ×ΔＶout ・・・(28) ΔＶg3=((1/jωCs2)/(Rs2+1/j ωCs2)) ×ΔＶout ・・・(29) ここで、Rs1/(Rs1+1/jωCs1)をα2 、 Rs2/(Rs2+1/j ω
Cs2)をα3 とおくと、上記の（２８）は下記の（３０）
式で表され、上記の（２９）式は下記の（３１）式で表
される。

【００６１】 ΔＶg2= α2 ×ΔＶout(0<| α2|<1）・・・・(30) ΔＶg3= (1- α3)×ΔＶout(0<| α3|<1）・・(31) 第１のＦＥＴ１２ａのドレイン・ソース間に流れる電流
の変化をΔＩds1 、第２のＦＥＴ１２ｂのドレイン・ソ
ース間に流れる電流の変化をΔＩds2 、第３のＦＥＴ１
２ｃのドレイン・ソース間に流れる電流の変化をΔＩds
3 、外部に流れる電流の変化をΔＩout とすると、下記
の（３２）式が成り立つ。

【００６２】 ΔＩds1+ΔＩds3=ΔＩds2+ΔＩout ・・・・・(32) ここで、第１のＦＥＴ１２ａの相互コンタクタンスをgm
1 、第２のＦＥＴ１２ｂの相互コンタクタンスをgm2 、
第３のＦＥＴ１２ｃの相互コンタクタンスをgm3 、第２
のＦＥＴ１２ｂのソース・ドレイン間のインピーダンス
をZc2 、第３のＦＥＴ１２ｃのソース・ドレイン間のイ
ンピーダンスをZc3 、第１のゲート電圧すなわち入力電
圧の変化をΔＶinとし、終端抵抗の抵抗値R を５０Ωと
すると、ΔＩds1 、ΔＩds2 、ΔＩds3 、およびΔＩou
t はそれぞれ下記の（３３）〜（３６）式で表される。
この場合、第１のＦＥＴ１２ａのドレインコンダクタン
スは、相互コンタクタンスgm1 に比べて極めて小さく、
第２のＦＥＴ１２ｂのドレインコンダクタンスは、相互
コンタクタンスgm2 に比べて極めて小さく、同様に、第
３のＦＥＴ１２ｃのドレインコンダクタンスは、相互コ
ンタクタンスgm3 に比べて極めて小さいものとする。

【００６３】 ΔＩds1=gm1 ×( ΔＶin- ΔＶout)・・・・・(33) ΔＩds2=ΔＶout/Zc2=gm2 ×ΔＶg2・・・・・(34) ΔＩds3= -ΔＶout/Zc3=gm3 ×( ΔＶg3- ΔＶout)・・・(35) ΔＩout=ΔＶout/50・・・・・・・・・・・・(36) （３０）および（３１）式、並びに（３３）〜（３６）
式を参照すると、上記の（３２）式は、下記の（３７）
および（３８）式で表される。

【００６４】 gm1 ×( ΔＶin- ΔＶout)- ΔＶout/Zc3 =ΔＶout/Zc2+ΔＶout/50・・・・・・(37) gm1 ×( ΔＶin- ΔＶout)- gm3 ×α3 ×ΔＶout =gm2×α2 ×ΔＶout+ΔＶout/50・・・(38) 従って、利得は下記の（３９）および（４０）式で表さ
れる。

【００６５】 利得= ΔＶout/ΔＶin =gm1/(gm1+1/Zc2+1/Zc3+1/50) ・・・・・(39) =gm1/(gm1+gm2 ×α2+ gm3×α3 +1/50 ）・・・(40) 第１のＦＥＴ１２ａとしてgm1 が1/50のものを用い、第
２のＦＥＴ１２ｂとしてgm2 が2/50のものを用い、第３
のＦＥＴ１２ｃとしてgm3 が1/50のものを用いる場合に
は、上記の（３９）式は、下記の（４１）式で表され、
上記の（４０）式は下記の（４２）式で表される。

【００６６】 利得=(1/50)/(1/50+1/Zc2+1/Zc3+1/50) ・・・(41) =1/(2+2 ×α2+α3)・・・・・・・・・・(42) ＤＣおよび低周波数領域で動作させる場合には、第１の
コンデンサ１４ａのインピーダンスが大きく、第１の抵
抗１６ａには電流が流れない。従って、第２のＦＥＴ１
２ｂは定電流源として動作し、第２のＦＥＴ１２ｂのソ
ース・ドレイン間のインピーダンスZc2 は大きくなる。
また、第２のコンデンサ１４ｂのインピーダンスが大き
く、第２の抵抗１６ｂには電流が流れない。従って、第
３のＦＥＴ１２ｃは定電流源として動作し、第３のＦＥ
Ｔ１２ｃのソース・ドレイン間のインピーダンスZc3 は
大きくなる。この場合、基本回路１０と同様に動作する
と考えられる。

【００６７】高周波数領域で動作させる場合には、第１
のコンデンサ１４ａのインピーダンスが小さく、出力電
圧の変化にしたがって第２のＦＥＴ１２ｂのゲート電圧
が変化する。従って、第２のＦＥＴ１２ｂのソース・ド
レイン間のインピーダンスZc2 は小さくなる。また、第
２のコンデンサ１４ｂのインピーダンスが小さく、出力
電圧の変化すなわち第３のＦＥＴ１２ｃのソース電圧の
変化が生じても、第３のＦＥＴ１２ｃのゲート電圧の変
化は生じない。その結果、第３のＦＥＴ１２ｃのゲート
・ソース間の電圧が変化する。従って、第３のＦＥＴ１
２ｃのソース・ドレイン間のインピーダンスZc3 は小さ
くなる。（４１）式から理解できる様に、Zc2 およびZc
3 が小さくなると、利得が低下する。

【００６８】上述の例によると、ＤＣおよび低周波数領
域で動作させる場合には、α2 ≒0、およびα3 ≒0 と
なるため、ＧＡＩＮDCは1/2 となる。高周波数領域で動
作させる場合には、α2 ≒1 、およびα3 ≒1 となるた
め、ＧＡＩＮACは1/5 となる。ＧＡＩＮAC／ＧＡＩＮDC
は2/5 であり、高周波数領域で動作させる場合には、Ｄ
Ｃおよび低周波数領域で動作させる場合比べて、利得が
低下することが理解できる。

【００６９】また、高域遮断周波数fcを所望の値に設定
することも可能である。（４２）式で表される利得をＧ
ＡＩＮとし、ＧＡＩＮ／ＧＡＩＮDCが下記の（４３）式
で表される値のとき、以下の様になる。

【００７０】 ＧＡＩＮ／ＧＡＩＮDC=1/ √2 ・・・・・・・(43) (1/(2+2 ×α2+α3))/(1/2)=1/√2 ここで、Rs1 とRs2 とが等しく、ωCs2 とωCs3 とが等
しい場合、α2 とα3とは等しくなる。α2=α3=αとし
て、αを求めると、以下の様になる。

【００７１】2+3 ×α=2√2 α=(2 √2-2)/3 Rs1=Rs2=Rs、ωCs2=ωCs3=ωCsとすると、αはRs/(Rs+1
/jωCs) であるため、ωCsRsを求めると、以下の様にな
る。

【００７２】Rs/(Rs+1/jωCs)=(2√2-2)/3 ωCsRs=0.382 ωは２πfcであるため、Rsが１ｋΩの場合、高域遮断周
波数fcを１００ＭＨｚに設定するためにはコンデンサ１
４ａおよび１４ｂとして容量値Cs1 およびCs2が約０．
６１ｐＦのものを接続すれば良い。換言すれば、コンデ
ンサ１４ａおよび１４ｂとして容量値C が約０．６１ｐ
Ｆのものを選定することにより、高域遮断周波数fcを１
００ＭＨｚに設定することが出来る。

【００７３】従って、高域遮断周波数fcを所望の値に設
定することによって、必要とする周波数領域より大きな
周波数領域での増幅特性を制限すること、すなわち雑音
の影響を軽減することが可能となる。

【００７４】また、第２および第３の形態の半導体出力
回路２００および３００と比較して、高周波数領域で動
作させる場合のgainACをより小さくすることが出来る。

【００７５】この発明は、上述した各実施の形態に限定
されるものではないことは明らかである。例えば、上述
した各実施の形態では、半導体出力回路に電解効果トラ
ンジスタを用いたが、その代わりにバイポーラトランジ
スタを用いることもできる。

【００７６】

【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体出力回路によれば、第１の電界効果トラ
ンジスタとデプレッション型の第２の電界効果トランジ
スタとの直列回路を具え、第１の電界効果トランジスタ
のゲートを入力端子として用い、第１の電界効果トラン
ジスタのドレインを第１の電位点に接続し、第１の電界
効果トランジスタのソースを第２の電界効果トランジス
タのドレインに接続するとともに出力端子として用い、
第２の電界効果トランジスタのゲートを該第２の電位点
より電位の低い第２の電位点に結合し、第２の電界効果
トランジスタのソースを第２の電位点に接続して成る基
本回路の第１の電位点および出力端子間、または第２の
電位点および出力端子間に接続された、半導体出力回路
の高域遮断周波数を調節する調節回路を具えている。

【００７７】従って、高域遮断周波数fcを所望の値に設
定することが可能となり、それによって、必要とする周
波数領域より大きな周波数領域での増幅特性を制限する
こと、すなわち雑音が影響の軽減が可能となる。

【図面の簡単な説明】

【図１】基本回路の構成を示す回路図である。

【図２】第１の形態の半導体出力回路の構成を示す回路
図である。

【図３】第２の形態の半導体出力回路の構成を示す回路
図である。

【図４】第３の形態の半導体出力回路の構成を示す回路
図である。

【図５】第４の形態の半導体出力回路の構成を示す回路
図である。

【符号の説明】

１２ａ：第１のＦＥＴ １２ｂ：第２のＦＥＴ １２ｃ：第３のＦＥＴ １２ａｇ，１２ｂｇ，１２ｃｇ：ゲート １２ａｓ，１２ｂｓ，１２ｃｓ：ソース １２ａｄ，１２ｂｄ，１２ｃｄ：ドレイン １４：コンデンサ １４ａ：第１のコンデンサ １４ｂ：第２のコンデンサ １４ｘ，１４ａｘ，１４ｂｘ：一方の電極板 １４ｙ，１４ａｙ，１４ｂｙ：他方の電極板 １６ａ：第１の抵抗 １６ｂ：第２の抵抗 １６ａｘ，１６ｂｘ：一方の端子 １６ａｙ，１６ｂｙ：他方の端子 １００：第１の形態の半導体出力回路 ２００：第２の形態の半導体出力回路 ３００：第３の形態の半導体出力回路 ４００：第４の形態の半導体出力回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の電界効果トランジスタとデプレッ
   ション型の第２の電界効果トランジスタとの直列回路を
   具え、該第１の電界効果トランジスタのゲートを入力端
   子として用い、該第１の電界効果トランジスタのドレイ
   ンを第１の電位点に接続し、該第１の電界効果トランジ
   スタのソースを該第２の電界効果トランジスタのドレイ
   ンに接続するとともに出力端子として用い、該第２の電
   界効果トランジスタのゲートを該第２の電位点より電位
   の低い第２の電位点に結合し、該第２の電界効果トラン
   ジスタのソースを該第２の電位点に接続して成る半導体
   出力回路において、 前記第１の電位点および前記出力端子間、または前記第
   ２の電位点および前記出力端子間に接続された、前記半
   導体出力回路の高域遮断周波数を調節する調節回路を具
   えたことを特徴とする半導体出力回路。
2. 【請求項２】 請求項１に記載の半導体出力回路におい
   て、前記調節回路をコンデンサをもって構成したことを
   特徴とする半導体出力回路。
3. 【請求項３】 請求項１に記載の半導体出力回路におい
   て、前記調節回路を前記第２の電位点および前記出力端
   子間に接続する場合には、 前記調節回路をコンデンサと抵抗との直列回路をもって
   構成し、前記コンデンサの一方の電極板を前記出力端子
   に接続し、前記コンデンサの他方の電極板を前記第２の
   電界効果トランジスタのゲートに接続し、前記抵抗の一
   方の端子を前記第２の電界効果トランジスタのゲートに
   接続し、前記抵抗の他方の端子を前記第２の電位点に接
   続して成るものとしたことを特徴とする半導体出力回
   路。
4. 【請求項４】 請求項１に記載の半導体出力回路におい
   て、前記調節回路を前記第１の電位点および前記出力端
   子間に接続する場合には、 前記調節回路をコンデンサと抵抗との直列回路および該
   直列回路と並列に接続したデプレッション型の第３の電
   界効果トランジスタをもって構成し、前記コンデンサの
   一方の電極板を前記第１の電位点に接続し、前記コンデ
   ンサーの他方の電極板を前記第３の電界効果トランジス
   タのゲートに接続し、前記抵抗の一方の端子を前記第３
   の電界効果トランジスタのゲートに接続し、前記抵抗の
   他方の端子を前記出力端子に接続し、前記第３の電界効
   果トランジスタのドレインを前記第１の電位点に接続
   し、前記第３の電界効果トランジスタのソースを前記出
   力端子に接続して成るものとしたことを特徴とする半導
   体出力回路。
5. 【請求項５】 請求項１に記載の半導体出力回路におい
   て、前記調節回路を前記第２の電位点および前記出力端
   子間、並びに前記第１の電位点および前記出力端子間に
   接続する場合には、 前記第２の電位点および前記出力端子間に接続する前記
   調節回路を第１のコンデンサと第１の抵抗との直列回路
   をもって構成し、前記第１のコンデンサの一方の電極板
   を前記出力端子に接続し、前記コンデンサの他方の電極
   板を前記第２の電界効果トランジスタのゲートに接続
   し、前記抵抗の一方の端子を前記第２の電界効果トラン
   ジスタのゲートに接続し、前記抵抗の他方の端子を前記
   第２の電位点に接続して成るものとし、 前記第１の電位点および前記出力端子間に接続する前記
   調節回路を第２のコンデンサと第２の抵抗との直列回路
   および該直列回路と並列に接続したデプレッション型の
   第３の電界効果トランジスタをもって構成し、前記第２
   のコンデンサの一方の電極板を前記第１の電位点に接続
   し、前記第２のコンデンサーの他方の電極板を前記第３
   の電界効果トランジスタのゲートに接続し、前記第２の
   抵抗の一方の端子を前記第３の電界効果トランジスタの
   ゲートに接続し、前記第２の抵抗の他方の端子を前記出
   力端子に接続し、前記第３の電界効果トランジスタのド
   レインを前記第１の電位点に接続し、前記第３の電界効
   果トランジスタのソースを前記出力端子に接続して成る
   ものとしたことを特徴とする半導体出力回路。