JPH09116368A - 集中パラメータバラン - Google Patents
集中パラメータバランInfo
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- JPH09116368A JPH09116368A JP8218863A JP21886396A JPH09116368A JP H09116368 A JPH09116368 A JP H09116368A JP 8218863 A JP8218863 A JP 8218863A JP 21886396 A JP21886396 A JP 21886396A JP H09116368 A JPH09116368 A JP H09116368A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/32—Balance-unbalance networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/42—Balance/unbalance networks
Abstract
(57)【要約】
【解決手段】 バランは、集中パラメータ誘導性および
容量性回路素子で形成される。一実施例では、共通モー
ド信号の反射を防止するために、成端回路が使用され
る。 【効果】 磁気結合を使用せずＭＭＩＣとして容易に集
積化される。
容量性回路素子で形成される。一実施例では、共通モー
ド信号の反射を防止するために、成端回路が使用され
る。 【効果】 磁気結合を使用せずＭＭＩＣとして容易に集
積化される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、電子
システムにおける平衡段と不平衡段とをインターフェイ
スするための方法またはシステムに関し、特に、１８０
°位相ずれした出力信号を与える平衡入力段と、シング
ルエンド形入力信号によって駆動される不平衡負荷とを
インターフェイスすることに関するものである。
システムにおける平衡段と不平衡段とをインターフェイ
スするための方法またはシステムに関し、特に、１８０
°位相ずれした出力信号を与える平衡入力段と、シング
ルエンド形入力信号によって駆動される不平衡負荷とを
インターフェイスすることに関するものである。
【０００２】
【従来の技術】電力増幅器は、電圧または電流制限の代
わりに、電力容量にて表される出力を有する増幅器であ
る。モータを作動させたり、拡声器またはアンテナを駆
動したり、その他の同様のタスクを行うのに増幅器が使
用されるときには、比較的に高い出力電力が必要とされ
る。
わりに、電力容量にて表される出力を有する増幅器であ
る。モータを作動させたり、拡声器またはアンテナを駆
動したり、その他の同様のタスクを行うのに増幅器が使
用されるときには、比較的に高い出力電力が必要とされ
る。
【０００３】増幅器によって発生される電力は、効率的
に負荷へと伝達されねばならない。
に負荷へと伝達されねばならない。
【０００４】多くの場合において、負荷によって必要と
される電力は、トランジスタの如き単一増幅素子によっ
て発生されうるものよりは大きい。電力を増大するため
に２つ以上の増幅素子を接続する効果的な方法の一例と
して、図１に示すようなプッシュプル構成がある。
される電力は、トランジスタの如き単一増幅素子によっ
て発生されうるものよりは大きい。電力を増大するため
に２つ以上の増幅素子を接続する効果的な方法の一例と
して、図１に示すようなプッシュプル構成がある。
【０００５】図１において、平衡プッシュプル増幅器
は、２つの増幅素子１２ａおよび１２ｂを含む。これら
２つの増幅素子は、例えば、ＮＰＮトランジスタであ
り、それらのソースは、アースに結合されており、それ
らのゲートは、１８０°位相ずれした（奇数モード励
起）第１および第２の入力信号をそれぞれ受けるように
結合されている。低周波プッシュプル増幅器において
は、典型的には、平衡プッシュプル増幅器１０を不平衡
負荷１６へ結合するために、変成器１４が使用される。
したがって、この変成器は、バランの機能を果たし、す
なわち、平衡または差動信号源を不平衡またはシングル
エンド形負荷へ結合する機能を果たす。
は、２つの増幅素子１２ａおよび１２ｂを含む。これら
２つの増幅素子は、例えば、ＮＰＮトランジスタであ
り、それらのソースは、アースに結合されており、それ
らのゲートは、１８０°位相ずれした（奇数モード励
起）第１および第２の入力信号をそれぞれ受けるように
結合されている。低周波プッシュプル増幅器において
は、典型的には、平衡プッシュプル増幅器１０を不平衡
負荷１６へ結合するために、変成器１４が使用される。
したがって、この変成器は、バランの機能を果たし、す
なわち、平衡または差動信号源を不平衡またはシングル
エンド形負荷へ結合する機能を果たす。
【０００６】位相ずれした入力信号をプッシュプル増幅
器へ与えるための種々な入力段、例えば、差動対を有し
た能動スプリッタが当業分野にてよく知られている。あ
る変成器もまた、このような不平衡−平衡入力機能を果
たしうる。実際に、これらの入力段は、プッシュプル増
幅器の両方の入力で同じ位相を有する（同相または偶数
モード励起）共通モード信号を与えうる。例えば、共通
モード電圧信号としてバイアス電圧がしばしば印加され
る。
器へ与えるための種々な入力段、例えば、差動対を有し
た能動スプリッタが当業分野にてよく知られている。あ
る変成器もまた、このような不平衡−平衡入力機能を果
たしうる。実際に、これらの入力段は、プッシュプル増
幅器の両方の入力で同じ位相を有する（同相または偶数
モード励起）共通モード信号を与えうる。例えば、共通
モード電圧信号としてバイアス電圧がしばしば印加され
る。
【０００７】回路設計者は、共通モード信号を拒絶して
等しい平衡および不平衡ポート電流および電圧レベルを
与えるバランを必要とする。また、ＤＣ電圧レベルを、
後続段から分離することも望まれる。
等しい平衡および不平衡ポート電流および電圧レベルを
与えるバランを必要とする。また、ＤＣ電圧レベルを、
後続段から分離することも望まれる。
【０００８】このようなバランの機能は、典型的には、
磁気結合を利用することによって達成される。磁気結合
されたトリフィラーバランを使用するものが図２および
図３に例示されている。これら図２および図３には、単
巻変成器によるものを示している。
磁気結合を利用することによって達成される。磁気結合
されたトリフィラーバランを使用するものが図２および
図３に例示されている。これら図２および図３には、単
巻変成器によるものを示している。
【０００９】図４および図５は、それぞれ、磁気結合に
より、等しい平衡および不平衡ポート電流を与えなが
ら、偶数モード励起を拒絶し且つ平衡励起を伝送するよ
うにすることが如何にしてなされるかを、示している。
より、等しい平衡および不平衡ポート電流を与えなが
ら、偶数モード励起を拒絶し且つ平衡励起を伝送するよ
うにすることが如何にしてなされるかを、示している。
【００１０】磁気結合された構造はバランとして良好に
機能するのであるが、このような構造を半導体集積回路
として集積化するのは非常に難しい。したがって、ＭＭ
ＩＣ（モノリシックマイクロ波集積回路）のサイズの減
少およびその他の有益な特性は、磁気結合を利用したバ
ランでは、容易には実現できない。
機能するのであるが、このような構造を半導体集積回路
として集積化するのは非常に難しい。したがって、ＭＭ
ＩＣ（モノリシックマイクロ波集積回路）のサイズの減
少およびその他の有益な特性は、磁気結合を利用したバ
ランでは、容易には実現できない。
【００１１】
【課題を解決するための手段】本発明は、バラン回路の
機能を果たすために集中パラメータ回路を利用するバラ
ンインターフェイス回路およびこの回路を使用する方法
である。磁気結合を必要としないので、ＭＭＩＣとして
の集積化を容易とすることができる。
機能を果たすために集中パラメータ回路を利用するバラ
ンインターフェイス回路およびこの回路を使用する方法
である。磁気結合を必要としないので、ＭＭＩＣとして
の集積化を容易とすることができる。
【００１２】本発明の一つの特徴によれば、誘導性素子
は、直列に結合された第１、第２および第３のインダク
タを含み、容量性素子は、キャパシタを含む。誘導性素
子および容量性素子は、並列ＬＣ回路を構成するように
結合される。各インダクタおよびキャパシタは、第１お
よび第２の端子を有し、第１のインダクタの第１の端子
は、第１のノードでキャパシタの第１の端子に接続さ
れ、第１のインダクタの第２の端子および第２のインダ
クタの第１の端子は、第２のノードで結合され、第２の
インダクタの第２の端子および第３のインダクタの第１
の端子は、第３のノードで結合され、第３のインダクタ
の第２の端子およびキャパシタの第２の端子は、第４の
ノードで結合されている。動作において、平衡入力信号
が、第１および第３のノードへ与えられ、第２のノード
は、グランドに結合され、第４のノードは、シングルエ
ンド形出力信号を与えるように結合される。
は、直列に結合された第１、第２および第３のインダク
タを含み、容量性素子は、キャパシタを含む。誘導性素
子および容量性素子は、並列ＬＣ回路を構成するように
結合される。各インダクタおよびキャパシタは、第１お
よび第２の端子を有し、第１のインダクタの第１の端子
は、第１のノードでキャパシタの第１の端子に接続さ
れ、第１のインダクタの第２の端子および第２のインダ
クタの第１の端子は、第２のノードで結合され、第２の
インダクタの第２の端子および第３のインダクタの第１
の端子は、第３のノードで結合され、第３のインダクタ
の第２の端子およびキャパシタの第２の端子は、第４の
ノードで結合されている。動作において、平衡入力信号
が、第１および第３のノードへ与えられ、第２のノード
は、グランドに結合され、第４のノードは、シングルエ
ンド形出力信号を与えるように結合される。
【００１３】本発明の別の特徴によれば、成端回路が、
第２のノードをグランドに結合し、共通モードエネルギ
ーを吸収して受信共通モード信号の反射を防止する。
第２のノードをグランドに結合し、共通モードエネルギ
ーを吸収して受信共通モード信号の反射を防止する。
【００１４】本発明のもう一つ別の特徴によれば、誘導
性素子および容量性素子が、ＭＭＩＣとして集積化され
る。誘導性素子は、ＭＭＩＣの表面に配設された導体の
形をとっており、容量性素子は、ＭＭＩＣとして集積化
された層状構造体とされている。
性素子および容量性素子が、ＭＭＩＣとして集積化され
る。誘導性素子は、ＭＭＩＣの表面に配設された導体の
形をとっており、容量性素子は、ＭＭＩＣとして集積化
された層状構造体とされている。
【００１５】
【発明の実施の形態】次に、添付図面の、特に図６から
図１０を参照して、本発明の実施の形態について本発明
をより詳細に説明する。
図１０を参照して、本発明の実施の形態について本発明
をより詳細に説明する。
【００１６】図６は、入力ポート２２および２４で平衡
入力信号を受け取り出力ポート２６に不平衡負荷を駆動
するためのシングルエンド形出力信号を与える一般化さ
れたバラン２０のブロック図である。図示されているよ
うに、奇数励起の場合、第１および第２ポート２２およ
び２４での瞬時電圧レベルは、それぞれ、Ｖ（ｔ）およ
び−Ｖ（ｔ）に等しく、出力ポートでの電圧レベルは、
２Ｖ（ｔ）に等しく、平衡入力ポート２２および２４端
の電圧レベルと不平衡負荷端の電圧レベルとは同じであ
る。さらに、電流の値Ｉ（ｔ）は、すべてのポートで同
じである。
入力信号を受け取り出力ポート２６に不平衡負荷を駆動
するためのシングルエンド形出力信号を与える一般化さ
れたバラン２０のブロック図である。図示されているよ
うに、奇数励起の場合、第１および第２ポート２２およ
び２４での瞬時電圧レベルは、それぞれ、Ｖ（ｔ）およ
び−Ｖ（ｔ）に等しく、出力ポートでの電圧レベルは、
２Ｖ（ｔ）に等しく、平衡入力ポート２２および２４端
の電圧レベルと不平衡負荷端の電圧レベルとは同じであ
る。さらに、電流の値Ｉ（ｔ）は、すべてのポートで同
じである。
【００１７】図７は、本発明の原理にしたがって構成さ
れたバラン２０の回路図である。この回路は、１／２π
√ＬＣに等しい共振周波数ｆ0 によって特徴付けられる
並列ＬＣ共振回路の一般的な形をとっている。この実施
例では、第１、第２および第３のインダクタ３０、３２
および３４は、それぞれ、Ｌ１、Ｌ２およびＬ３に等し
いインダクタンスを有しており、したがって、Ｌ＝Ｌ１
＋Ｌ２＋Ｌ３である。
れたバラン２０の回路図である。この回路は、１／２π
√ＬＣに等しい共振周波数ｆ0 によって特徴付けられる
並列ＬＣ共振回路の一般的な形をとっている。この実施
例では、第１、第２および第３のインダクタ３０、３２
および３４は、それぞれ、Ｌ１、Ｌ２およびＬ３に等し
いインダクタンスを有しており、したがって、Ｌ＝Ｌ１
＋Ｌ２＋Ｌ３である。
【００１８】図７において、第１のインダクタ３０は、
第１のノード４０に結合される第１の端子と、第２のノ
ード４２に結合される第２の端子とを有しており、第２
のインダクタ３２は、第２のノード４２に結合される第
１の端子と、第３のノード４４に結合される第２の端子
とを有しており、第３のインダクタ３４は、第３のノー
ド４４に結合される第１の端子と、第４のノード４６に
結合される第２の端子とを有している。こうして、第
１、第２および第３のインダクタ３２、３４および３６
は、総合インダクタンスＬを有する直列誘導性回路４８
を形成している。
第１のノード４０に結合される第１の端子と、第２のノ
ード４２に結合される第２の端子とを有しており、第２
のインダクタ３２は、第２のノード４２に結合される第
１の端子と、第３のノード４４に結合される第２の端子
とを有しており、第３のインダクタ３４は、第３のノー
ド４４に結合される第１の端子と、第４のノード４６に
結合される第２の端子とを有している。こうして、第
１、第２および第３のインダクタ３２、３４および３６
は、総合インダクタンスＬを有する直列誘導性回路４８
を形成している。
【００１９】Ｃに等しいキャパシタンスを有するキャパ
シタ５０は、第１のノード４０に接続される第１の端子
と、第４のノード４６に接続される第２の端子とを有す
る。こうして、直列誘導性回路４８とキャパシタ５０と
は、並列共振回路を形成している。
シタ５０は、第１のノード４０に接続される第１の端子
と、第４のノード４６に接続される第２の端子とを有す
る。こうして、直列誘導性回路４８とキャパシタ５０と
は、並列共振回路を形成している。
【００２０】第１の入力信号は、第１のバラン入力ポー
ト２２として機能する第１のノードへ結合され、第２の
入力信号は、第２のバラン入力ポート２４として機能す
る第３のノード４４へ結合される。これらの逆相駆動信
号により、この共振回路に循環電流が流される。不平衡
負荷が、バラン出力ポート２６として機能する第４のノ
ード４６と、グランド端子５２との間に結合される。第
２のノード４２は、グランド端子５２に結合されてい
る。第１および第２のバラン入力ポート２２および２
４、およびバラン出力ポート２６での電圧レベルは、グ
ランドを基準としている。
ト２２として機能する第１のノードへ結合され、第２の
入力信号は、第２のバラン入力ポート２４として機能す
る第３のノード４４へ結合される。これらの逆相駆動信
号により、この共振回路に循環電流が流される。不平衡
負荷が、バラン出力ポート２６として機能する第４のノ
ード４６と、グランド端子５２との間に結合される。第
２のノード４２は、グランド端子５２に結合されてい
る。第１および第２のバラン入力ポート２２および２
４、およびバラン出力ポート２６での電圧レベルは、グ
ランドを基準としている。
【００２１】次に、図７に示した実施例の動作について
説明する。先ず、インダクタのインピーダンスは低周波
数に対して非常に低いので、ＤＣ電圧は、バランを通過
する。このことは、増幅器回路におけるトランジスタへ
バイアスを与えるのに有利である。図７において、ＤＣ
およびＲＦグランドは、第２のノード４２にある。ノー
ド４２が大きなキャパシタでグランドへバイパスされる
とき、ＤＣバイアスがバランへ通される。
説明する。先ず、インダクタのインピーダンスは低周波
数に対して非常に低いので、ＤＣ電圧は、バランを通過
する。このことは、増幅器回路におけるトランジスタへ
バイアスを与えるのに有利である。図７において、ＤＣ
およびＲＦグランドは、第２のノード４２にある。ノー
ド４２が大きなキャパシタでグランドへバイパスされる
とき、ＤＣバイアスがバランへ通される。
【００２２】次に、ｆ0 に近い周波数に対しては、共振
回路の誘導性素子の部分がタップされる場合、すなわ
ち、共振回路の誘導性素子の一部分のみの端部に負荷が
接続される場合には、そのタップ付きインダクタ端の負
荷に発生される信号は、１次側を共振回路の総合Ｌと並
列に置いた理想変成器の２次側端に置かれた同一負荷に
よってモデル化されうることが、知られている。
回路の誘導性素子の部分がタップされる場合、すなわ
ち、共振回路の誘導性素子の一部分のみの端部に負荷が
接続される場合には、そのタップ付きインダクタ端の負
荷に発生される信号は、１次側を共振回路の総合Ｌと並
列に置いた理想変成器の２次側端に置かれた同一負荷に
よってモデル化されうることが、知られている。
【００２３】したがって、図７において、共振状態で、
回路の不平衡出力ポートでの電圧レベル及びポート電流
の大きさは、負荷が第２および第３のインダクタ３２お
よび３４端に接続されるとし且つ１次側を複合誘導性回
路４８と並列に置いた理想変成器の２次側端に置いた同
一負荷によってその負荷をモデル化することによって、
分析されうる。バラン出力ポート２６でのポート電流の
大きさおよび電圧レベルは、理想変成器の巻数比を決定
するようにＬ１、Ｌ２およびＬ３の値を選定することに
よって、制御されうる。
回路の不平衡出力ポートでの電圧レベル及びポート電流
の大きさは、負荷が第２および第３のインダクタ３２お
よび３４端に接続されるとし且つ１次側を複合誘導性回
路４８と並列に置いた理想変成器の２次側端に置いた同
一負荷によってその負荷をモデル化することによって、
分析されうる。バラン出力ポート２６でのポート電流の
大きさおよび電圧レベルは、理想変成器の巻数比を決定
するようにＬ１、Ｌ２およびＬ３の値を選定することに
よって、制御されうる。
【００２４】同様に、回路の差動的な入力ポート２２お
よび２４でのポート電流の大きさは、共振状態で、平衡
入力が第１および第２のインダクタ３０および３２端に
接続されるとし且つ２次側を複合誘導性回路４８と並列
においた理想変成器の１次側端に置かれた同一入力によ
りその平衡入力をモデル化することにより、分析されう
る。
よび２４でのポート電流の大きさは、共振状態で、平衡
入力が第１および第２のインダクタ３０および３２端に
接続されるとし且つ２次側を複合誘導性回路４８と並列
においた理想変成器の１次側端に置かれた同一入力によ
りその平衡入力をモデル化することにより、分析されう
る。
【００２５】図７の回路は、共振回路４８の負荷Ｑが高
くまたは普通である限り、すなわち、循環共振電流の大
きさがポート電流Ｉ（ｔ）の大きさより大きい限り、良
好に動作する。こうして、所望の電圧およびインピーダ
ンスの関係を維持（近似）させるのに共振が利用されて
いる。
くまたは普通である限り、すなわち、循環共振電流の大
きさがポート電流Ｉ（ｔ）の大きさより大きい限り、良
好に動作する。こうして、所望の電圧およびインピーダ
ンスの関係を維持（近似）させるのに共振が利用されて
いる。
【００２６】共振状態に近い図７の回路の性能をシミュ
レートすると、奇数励起信号に対する伝送比率および偶
数励起信号に対する拒絶比率が高いことが示される。
レートすると、奇数励起信号に対する伝送比率および偶
数励起信号に対する拒絶比率が高いことが示される。
【００２７】奇数モード励起に対しては、第２のインダ
クタ３２を通るポート電流は、グランド端子５２と第２
の入力ポート２４との間に流れる入力ポート電流および
グランド端子５２と出力ポート２６との間に流れる出力
ポート電流の和である。これらのポート電流は、反対方
向に流れ、互いに打ち消し合う傾向にある。したがっ
て、共振状態は、Ｌ２の値をＬ１およびＬ３より高くす
ることにより、より良い帯域幅に亘って補償されうる。
クタ３２を通るポート電流は、グランド端子５２と第２
の入力ポート２４との間に流れる入力ポート電流および
グランド端子５２と出力ポート２６との間に流れる出力
ポート電流の和である。これらのポート電流は、反対方
向に流れ、互いに打ち消し合う傾向にある。したがっ
て、共振状態は、Ｌ２の値をＬ１およびＬ３より高くす
ることにより、より良い帯域幅に亘って補償されうる。
【００２８】約0.８ＧＨｚの周波数で動作するように設
計された図７の回路の好ましい実施例においては、種々
な回路パラメータの値は、ほぼ次のようである。 Ｌ１＝3.３マイクロヘンリー Ｌ２＝4.７マイクロヘンリー Ｌ３＝5.３マイクロヘンリー Ｃ ＝4.２ピコファラッド
計された図７の回路の好ましい実施例においては、種々
な回路パラメータの値は、ほぼ次のようである。 Ｌ１＝3.３マイクロヘンリー Ｌ２＝4.７マイクロヘンリー Ｌ３＝5.３マイクロヘンリー Ｃ ＝4.２ピコファラッド
【００２９】図８は、図７に示す回路の集積化した実施
例を示している。図８を参照するに、マイクロ波モノリ
シック集積回路（ＭＭＩＣ）の上面６０には、第１、第
２および第３のインダクタ３０、３２および３４が、矩
形スパイラル導体の形にて、キャパシタ５０が、金属−
絶縁体−金属（ＭＩＭ）キャパシタの形にて、示されて
いる。
例を示している。図８を参照するに、マイクロ波モノリ
シック集積回路（ＭＭＩＣ）の上面６０には、第１、第
２および第３のインダクタ３０、３２および３４が、矩
形スパイラル導体の形にて、キャパシタ５０が、金属−
絶縁体−金属（ＭＩＭ）キャパシタの形にて、示されて
いる。
【００３０】図９は、第１および第２の入力信号を受け
取るための第１および第２の入力ポート８２および８４
と、シングルエンド形デルタ出力ポート８６と、シング
ルエンド形シグマ出力ポート８８とを有した一般化４ポ
ートハイブリッド８０を示している。一般化した結合素
子は、デルタ出力ポート８６に、第１および第２の入力
信号の大きさの差に等しい大きさを有するデルタまたは
差動信号を与え、シグマ出力ポート８８に、第１および
第２の入力信号の大きさの和に等しい大きさを有するシ
グマまたは共通モード信号を与える。
取るための第１および第２の入力ポート８２および８４
と、シングルエンド形デルタ出力ポート８６と、シング
ルエンド形シグマ出力ポート８８とを有した一般化４ポ
ートハイブリッド８０を示している。一般化した結合素
子は、デルタ出力ポート８６に、第１および第２の入力
信号の大きさの差に等しい大きさを有するデルタまたは
差動信号を与え、シグマ出力ポート８８に、第１および
第２の入力信号の大きさの和に等しい大きさを有するシ
グマまたは共通モード信号を与える。
【００３１】図７のバラン回路の共振応答は、第１およ
び第２の入力ポートが平衡段の出力信号を受け取るよう
に結合されデルタ出力ポート８４が不平衡負荷に結合さ
れているようなシグマ／デルタ４ポートハイブリッド素
子８０の３つのポートの応答に類似している。同様に、
第２のノード４２は、シグマポート８８に対応し、バラ
ン出力ポート２６は、デルタポート８６に対応する。こ
うして、図７のバラン回路は偶数モード励起を拒絶する
ので、偶数モード励起からのエネルギーは、平衡入力段
へと反射される。もし、シグマ出力ポートがエネルギー
吸収素子によって成端されている場合には、偶数モード
励起は、吸収されるであろう。
び第２の入力ポートが平衡段の出力信号を受け取るよう
に結合されデルタ出力ポート８４が不平衡負荷に結合さ
れているようなシグマ／デルタ４ポートハイブリッド素
子８０の３つのポートの応答に類似している。同様に、
第２のノード４２は、シグマポート８８に対応し、バラ
ン出力ポート２６は、デルタポート８６に対応する。こ
うして、図７のバラン回路は偶数モード励起を拒絶する
ので、偶数モード励起からのエネルギーは、平衡入力段
へと反射される。もし、シグマ出力ポートがエネルギー
吸収素子によって成端されている場合には、偶数モード
励起は、吸収されるであろう。
【００３２】図１０は、偶数モード励起の反射を防止す
るための成端回路を含む本発明の第２の実施例を示して
いる。図１０を参照するに、第２のノード４２は、成端
回路９０を介してグランドに結合されている。図１０に
おいて、成端回路は、回路に発生される逆位相で振幅の
等しい信号による打ち消しを行なう並列ＬＣ回路であ
る。成端回路のインピーダンスの値は、偶数モード励起
エネルギーが成端回路９０によって吸収されるように、
選定される。こうして、図１０のシグマ／デルタ４ポー
トハイブリッドの実施例は、実質的には、共通または和
モードに対してアイソレーションポートを付加した図７
の３ポートバランである。
るための成端回路を含む本発明の第２の実施例を示して
いる。図１０を参照するに、第２のノード４２は、成端
回路９０を介してグランドに結合されている。図１０に
おいて、成端回路は、回路に発生される逆位相で振幅の
等しい信号による打ち消しを行なう並列ＬＣ回路であ
る。成端回路のインピーダンスの値は、偶数モード励起
エネルギーが成端回路９０によって吸収されるように、
選定される。こうして、図１０のシグマ／デルタ４ポー
トハイブリッドの実施例は、実質的には、共通または和
モードに対してアイソレーションポートを付加した図７
の３ポートバランである。
【００３３】約0.８ＧＨｚの周波数で動作するように設
計された図１０の回路の好ましい実施例においては、種
々な回路パラメータの値は、ほぼ次のようである。 Ｌ１＝１２マイクロヘンリー Ｌ２＝１５マイクロヘンリー Ｌ３＝１２マイクロヘンリー Ｃ ＝2.７ピコファラッド そして、成端回路９０の回路素子の値は、次のようであ
る。 Ｒ＝５０オーム Ｃ＝5.７ピコファラッド
計された図１０の回路の好ましい実施例においては、種
々な回路パラメータの値は、ほぼ次のようである。 Ｌ１＝１２マイクロヘンリー Ｌ２＝１５マイクロヘンリー Ｌ３＝１２マイクロヘンリー Ｃ ＝2.７ピコファラッド そして、成端回路９０の回路素子の値は、次のようであ
る。 Ｒ＝５０オーム Ｃ＝5.７ピコファラッド
【００３４】好ましい実施例について本発明を説明して
きたのであるが、当業者には、種々な変形態様が明らか
であろう。したがって、本発明をこれらに限定しようと
するものでなく、本発明の範囲は、本特許請求の範囲の
記載によって限定されるものである。
きたのであるが、当業者には、種々な変形態様が明らか
であろう。したがって、本発明をこれらに限定しようと
するものでなく、本発明の範囲は、本特許請求の範囲の
記載によって限定されるものである。
【図１】不平衡負荷を駆動するプッシュプル増幅段の回
路図である。
路図である。
【図２】磁気結合を利用したバランを示す回路図であ
る。
る。
【図３】磁気結合を利用したバランを示す回路図であ
る。
る。
【図４】偶数モード励起に対する図３の回路の応答を示
回路図である。
回路図である。
【図５】奇数モード励起に対する図３の回路の応答を示
す回路図である。
す回路図である。
【図６】一般化したバランのブロック図である。
【図７】本発明の原理にしたがって構成されたバランの
一実施例の回路図である。
一実施例の回路図である。
【図８】ＭＭＩＣにて実施された図７の回路の概略図で
ある。
ある。
【図９】一般化されたシグマ／デルタ４ポートハイブリ
ッドのブロック図である。
ッドのブロック図である。
【図１０】本発明の原理にしたがって構成されたシグマ
／デルタ４ポートハイブリッドとしての平衡不平衡変成
器の別の実施例の回路図である。
／デルタ４ポートハイブリッドとしての平衡不平衡変成
器の別の実施例の回路図である。
２０ バラン ２２ 第１の入力ポート ２４ 第２の入力ポート ２６ 出力ポート ３０ 第１のインダクタ ３２ 第２のインダクタ ３４ 第３のインダクタ ４０ 第１のノード ４２ 第２のノード ４４ 第３のノード ４６ 第４のノード ４８ 直列誘導性回路 ５０ キャパシタ ５２ グランド端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ イー ペイジ アメリカ合衆国 カリフォルニア州 94086 サニーヴェイル リード テラス ２−1954
Claims (5)
- 【請求項１】 第１および第２の出力端子を有した平衡
入力段と、グランド電圧レベルを基準としたある電圧レ
ベルを有するシングルエンド形入力信号を受け取るため
のシングルエンド形入力端子を有する不平衡出力段との
間にバランインターフェイスを形成する方法において、 インダクタンスＬを有し、少なくとも第１、第２および
第３の直列接続された別々のインダクタであって、各々
が第１および第２の端子を有し、それぞれインダクタン
スＬ１、Ｌ２およびＬ３を有するようなインダクタを備
える誘導性素子と、第１および第２の端子を有し且つキ
ャパシタンスＣを有し前記誘導性素子を分路する容量性
素子とを含み、前記第１のインダクタの第１の端子は、
第１のノードで前記容量性素子の第１の端子に結合さ
れ、前記第１のインダクタの第２の端子は、第２のノー
ドで前記第２のインダクタの第１の端子に結合され、前
記第３のインダクタの第１の端子は、第３のノードで前
記第２のインダクタの第２の端子に結合され、前記第３
のインダクタの第２の端子は、第４のノードで前記容量
性素子の第２の端子に結合されており、２πにＬとＣと
の積の平方根を乗じたものの逆数に等しい共振周波数を
有する集中パラメータ並列ＬＣ共振回路を設け、 前記並列ＬＣ回路の第２のノードを前記グランド電圧レ
ベルに結合し、 前記平衡入力段によって与えられ、前記共振周波数の近
くに中心を置く入力信号帯域幅を有し、前記第１および
第３のノードでの入力信号電圧レベルが前記グランド電
圧レベルに関して同じ大きさで反対極性を有するような
奇数モード励起および前記第１および第３のノードでの
入力信号電圧レベルが前記グランド電圧レベルに関して
同じ極性を有するような偶数モード励起によって特徴づ
けられるようなバラン入力信号を受け取るように前記第
１および第３のノードを前記平衡入力段の前記出力端子
に結合し、 前記不平衡出力段のシングルエンド形入力端子に前記第
４のノードを結合して、奇数モード励起バラン入力信号
が受け取られるときに、平衡ポート電流の大きさと不平
衡ポート電流の大きさとを実質的に等しくさせるように
前記ＬＣ並列共振回路の共振状態でシングルエンド形バ
ラン出力信号を与え、偶数モード励起バラン入力信号が
受け取られるときに、前記シングルエンド形入力に与え
られる電圧および電流を減衰させるようにする、ことを
特徴とする方法。 - 【請求項２】 Ｌ２の大きさは、Ｌ１またはＬ３の大き
さよりも大きい請求項１記載の方法。 - 【請求項３】 前記入力信号帯域幅における周波数の共
通モードエネルギーを吸収する第１および第２の端子を
有する成端素子を設ける段階をさらに含み、前記第２の
ノードを結合する段階は、前記成端素子の第１の端子に
前記第２のノードを結合し、前記成端素子の第２の端子
を前記グランド電圧レベルに結合することを含む請求項
１記載の方法。 - 【請求項４】 平衡出力信号を与えるための平衡入力段
およびシングルエンド形入力信号を受け取るための出力
段を含むシステムにおけるバランインターフェイスであ
って、前記平衡入力段から前記平衡出力信号を受け取る
ための第１および第２の入力ポートと、前記不平衡シン
グルエンド形入力信号を前記不平衡出力段へ与えるため
の出力ポートとを有し、前記平衡出力信号およびシング
ルエンド形入力信号の電圧レベルは、グランド電圧レベ
ルを基準としているようなバランインターフェイスにお
いて、 インダクタンスＬを有し、少なくとも第１、第２および
第３の直列接続された別々のインダクタであって、各々
が第１および第２の端子を有しそれぞれインダクタンス
Ｌ１、Ｌ２およびＬ３を有するようなインダクタを備
え、前記第１のインダクタの第１の端子が第１のノード
に結合され、前記第１のインダクタの第２の端子が第２
のノードに結合され、前記第２のインダクタの第１の端
子が第２のノードに結合され、前記第３のインダクタの
第１の端子が第３のノードに結合され、前記第３のイン
ダクタの第２の端子が第４のノードに結合されているよ
うな誘導性素子と、 第１および第２の端子を有し且つキャパシタンスＣを有
し前記誘導性素子を分路する容量性素子であって、その
第１の端子は、前記第１のノードに結合され、その第２
の端子は、前記第４のノードに結合されているような容
量性素子とを備えており、 前記誘導性素子および前記容量性素子は、２πにＬとＣ
との積の平方根を乗じたものの逆数に等しい共振周波数
を有する並列ＬＣ回路を形成し、前記第１および第３の
ノードは、前記平衡出力信号を受け取り、前記第２のノ
ードは、前記グランド電圧に結合され、前記第４のノー
ドは、前記シングルエンド形入力信号を与えることを特
徴とするバランインターフェイス。 - 【請求項５】 主面を有するモノリシックマイクロ波集
積回路（ＭＭＩＣ）として集積化されており、前記第
１、第２および第３のインダクタは、前記ＭＭＩＣの前
記主面に配置された導体で形成されており、前記容量性
素子は、前記ＭＭＩＣへ集積化された層状構造体である
請求項４記載のバランインターフェイス。
Applications Claiming Priority (2)
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|---|---|---|---|
| US08/533,294 US5574411A (en) | 1995-09-25 | 1995-09-25 | Lumped parameter balun |
| US08/533294 | 1995-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116368A true JPH09116368A (ja) | 1997-05-02 |
| JP2859584B2 JP2859584B2 (ja) | 1999-02-17 |
Family
ID=24125326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8218863A Expired - Fee Related JP2859584B2 (ja) | 1995-09-25 | 1996-08-20 | 集中パラメータバラン |
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|---|---|
| US (1) | US5574411A (ja) |
| JP (1) | JP2859584B2 (ja) |
| KR (1) | KR100192881B1 (ja) |
| TW (1) | TW376579B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012023783A (ja) * | 2005-01-14 | 2012-02-02 | Harris Corp | アンテナ及びアンテナを作成する方法 |
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| US7479850B2 (en) * | 2006-04-05 | 2009-01-20 | Tdk Corporation | Miniaturised half-wave balun |
| US7724484B2 (en) * | 2006-12-29 | 2010-05-25 | Cobham Defense Electronic Systems Corporation | Ultra broadband 10-W CW integrated limiter |
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|---|---|---|---|---|
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| US2978578A (en) * | 1959-01-28 | 1961-04-04 | Philco Corp | Improved transistorized mixing circuit |
| US3436333A (en) * | 1966-08-23 | 1969-04-01 | Lab For Electronics Inc | Impedance matching network for gas reaction apparatus |
-
1995
- 1995-09-25 US US08/533,294 patent/US5574411A/en not_active Expired - Lifetime
-
1996
- 1996-07-30 TW TW085109289A patent/TW376579B/zh not_active IP Right Cessation
- 1996-08-02 KR KR1019960032412A patent/KR100192881B1/ko not_active IP Right Cessation
- 1996-08-20 JP JP8218863A patent/JP2859584B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012023783A (ja) * | 2005-01-14 | 2012-02-02 | Harris Corp | アンテナ及びアンテナを作成する方法 |
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| TW376579B (en) | 1999-12-11 |
| KR100192881B1 (ko) | 1999-06-15 |
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