JPH09102781A - Frame synchronization code detection circuit - Google Patents
Frame synchronization code detection circuitInfo
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- JPH09102781A JPH09102781A JP7259718A JP25971895A JPH09102781A JP H09102781 A JPH09102781 A JP H09102781A JP 7259718 A JP7259718 A JP 7259718A JP 25971895 A JP25971895 A JP 25971895A JP H09102781 A JPH09102781 A JP H09102781A
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Abstract
Description
【0001】[0001]
【発明が属する技術分野】本発明は高速のフレームデー
タからフレーム同期コードを検出するための回路に関
し、特に、特に、衛星からシリアルデータとして送られ
る高速フレームデータからフレーム同期コードを検出す
る際に用いられるフレーム同期コード検出回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for detecting a frame synchronization code from high speed frame data, and more particularly to a circuit used for detecting a frame synchronization code from high speed frame data sent as serial data from a satellite. Frame synchronization code detection circuit.
【0002】[0002]
【従来の技術】一般に、地球上の資源管理/環境監視を
行う際、衛星からの広域探査(リモートセンシング)デ
ータを地上で受けている。この際、地上においてデータ
復調を可能とするため、リモートセンシングデータはフ
レーム同期コードが先頭に付加されたフレームデータと
なっている。2. Description of the Related Art Generally, when performing resource management / environmental monitoring on the earth, wide-area exploration (remote sensing) data from satellites is received on the ground. At this time, in order to enable data demodulation on the ground, the remote sensing data is frame data with a frame synchronization code added at the beginning.
【0003】近年、このようなリモートセンシングデー
タは高精細度化され、その結果、フレームデータのビッ
トレートは益々高速化されており、高速フレーム同期装
置において、フレームデータの先頭に付加されているフ
レーム同期コードを検出して、リモートセンシングデー
タとして復調している。In recent years, such remote sensing data has been made highly precise, and as a result, the bit rate of frame data has been further increased, and a frame added to the beginning of frame data in a high speed frame synchronizer. The sync code is detected and demodulated as remote sensing data.
【0004】高速フレーム同期装置にはフレーム同期検
出回路が備えられており、このようなフレーム同期検出
回路(フレーム同期方式)として従来種々の回路(方
式)が知られている(例えば、特開昭63−22883
4号公報及び特開平5−235924号公報)。A high-speed frame synchronization device is provided with a frame synchronization detection circuit, and various circuits (systems) are conventionally known as such a frame synchronization detection circuit (frame synchronization system) (for example, Japanese Patent Laid-Open Publication No. Sho. 63-22883
4 and JP-A-5-235924).
【0005】ここで、図3を参照して、特開昭63−2
28834号公報に記載されたフレーム同期方式につい
てついて概説する。Now, with reference to FIG.
The frame synchronization method described in Japanese Patent No. 28834 will be outlined.
【0006】このフレーム同期方式では、フレームデー
タ発生部11及びデータ受信部12が備えられている。
フレームデータ発生部11ではデータを受けると、送信
フレーム生成部11aでフレーム同期コード及び情報デ
ータを有する送信フレームデータを生成してCRC計算
フレーム付加部11bに与える。CRC計算フレーム付
加部11bでは送信フレームデータに基づいてCRC
(フレーム誤りチェックコード)を生成して、このCR
Cを送信フレームデータに付加して、図4に示すフレー
ムデータを作成する。そして、このフレームデータは送
信部11cから送出される。In this frame synchronization system, a frame data generator 11 and a data receiver 12 are provided.
When the frame data generation unit 11 receives the data, the transmission frame generation unit 11a generates transmission frame data having a frame synchronization code and information data, and gives it to the CRC calculation frame addition unit 11b. The CRC calculation frame adding unit 11b calculates the CRC based on the transmission frame data.
(Frame error check code) is generated and this CR
C is added to the transmission frame data to create the frame data shown in FIG. Then, this frame data is transmitted from the transmission unit 11c.
【0007】フレームデータ受信部12では図4に示す
フレームデータを受信すると、フレーム同期コード検出
部12aでフレーム同期コードの検出(一致検出)が行
われ、一致が検出されると、フレーム同期コード検出部
12aはフレーム同期コード一致検出フラグをフレーム
同期保護部12eに与える。受信部12bでフレームデ
ータを保持する。受信部12bで保持されたフレームデ
ータは受信フレーム分離部12cで(フレーム同期コー
ド+情報データ)とCRCデータとに分離された後、C
RC計算部12dに与えられる。When the frame data receiving section 12 receives the frame data shown in FIG. 4, the frame synchronization code detecting section 12a detects the frame synchronization code (coincidence detection). When the frame synchronization code is detected, the frame synchronization code is detected. The unit 12a gives the frame synchronization code match detection flag to the frame synchronization protection unit 12e. The receiving unit 12b holds the frame data. The frame data held by the receiving unit 12b is separated into (frame synchronization code + information data) and CRC data by the receiving frame separating unit 12c, and then C
It is given to the RC calculation unit 12d.
【0008】CRC計算部12dではフレーム同期コー
ドと情報データとに基づいてCRCデータ(受信CRC
データ)のチェックを行う。つまり、CRC計算部12
dではフレーム同期コードと情報データとに基づいてC
RCデータを生成して(このCRCデータを再生CRC
データと呼ぶ)、受信CRCデータと再生CRCデータ
とが一致すると、CRC一致検出フラグをフレーム同期
保護部12eに送る。さらに、CRC計算部12dでは
情報データを受信データ生成部12fに送る。The CRC calculation unit 12d calculates CRC data (reception CRC) based on the frame synchronization code and the information data.
Data) is checked. That is, the CRC calculation unit 12
In d, C based on the frame synchronization code and the information data
Generate RC data (Play this CRC data CRC
If the received CRC data and the reproduced CRC data match, a CRC match detection flag is sent to the frame synchronization protection unit 12e. Further, the CRC calculation unit 12d sends the information data to the reception data generation unit 12f.
【0009】フレーム同期保護部12eではフレーム同
期コード一致フラグ及びCRC一致フラグに基づいてフ
レーム同期確立への状態遷移を行ってフレーム同期確立
フラグとして受信データ生成部12fに与える。受信デ
ータ生成部12fではフレーム同期確立フラグに応じて
情報データから受信データを生成する。The frame synchronization protection unit 12e makes a state transition to frame synchronization establishment based on the frame synchronization code match flag and the CRC match flag, and gives it to the reception data generation unit 12f as a frame synchronization establishment flag. The reception data generation unit 12f generates reception data from the information data according to the frame synchronization establishment flag.
【0010】次に、図5を参照して、特開平5−235
924号に記載されたフレーム同期コード検出回路につ
いて概説する。Next, referring to FIG. 5, JP-A-5-235.
The frame synchronization code detection circuit described in No. 924 will be outlined.
【0011】受信バースト信号を受信すると、受信バー
スト信号のシリアルビット列はデータ遅延回路13によ
ってパラレルデータに変換される。同期パターン比較メ
モリ14には、予めフレーム同期コードパターンとの不
一致ビット数が記憶されている。同期パターン比較メモ
リ14では上記のパラレルデータとフレーム同期コード
パターンとの不一致ビット数を算出して、不一致ビット
数を出力する。When the received burst signal is received, the serial bit string of the received burst signal is converted into parallel data by the data delay circuit 13. The sync pattern comparison memory 14 stores in advance the number of bits that do not match the frame sync code pattern. The sync pattern comparison memory 14 calculates the number of mismatch bits between the parallel data and the frame sync code pattern, and outputs the number of mismatch bits.
【0012】誤りビット数比較回路15では上記の不一
致ビット数が許容誤りビット数以下であるか否かの比較
検出を行って、許容誤りビット数以下であると、フレー
ム同期コード検出フラグを出力する。The error bit number comparison circuit 15 detects whether or not the number of mismatch bits is less than or equal to the allowable error bit number, and if it is less than or equal to the allowable error bit number, outputs a frame synchronization code detection flag. .
【0013】さらに、このようなフレーム検出同期回路
として、図6に示すものが知られている。Further, as such a frame detection synchronizing circuit, one shown in FIG. 6 is known.
【0014】図6を参照して、受信バースト信号を受信
すると、受信バースト信号のシリアルビット列はシリア
ル/パラレル変換回路16によってパラレルデータに変
換される。同期パターン比較回路17では、上記のパラ
レルデータとフレーム同期コードパターンとを比較して
不一致ビット数を算出して、不一致ビット数を出力す
る。Referring to FIG. 6, when the reception burst signal is received, the serial bit string of the reception burst signal is converted into parallel data by the serial / parallel conversion circuit 16. The sync pattern comparison circuit 17 compares the parallel data with the frame sync code pattern to calculate the number of mismatch bits, and outputs the number of mismatch bits.
【0015】誤りビット数比較回路18では上記の不一
致ビット数が許容誤りビット数以下であるか否かの比較
検出を行って、許容誤りビット数以下であると、フレー
ム同期コード検出フラグを出力する。The error bit number comparison circuit 18 performs a comparison detection on whether or not the number of mismatch bits is less than or equal to the allowable error bit number, and if it is less than or equal to the allowable error bit number, outputs a frame synchronization code detection flag. .
【0016】図6に示すフレーム同期検出回路では、図
5に示す同期パターン比較メモリ14の代りに同期パタ
ーン比較回路17が用いられており、この同期パターン
比較回路17は図7(a)に示す構成を備えている。即
ち、同期パターン比較回路17aはデータ比較部17a
及び不一致ビット数計算部17bを備えており、不一致
ビット数計算部17bは、図7(b)に示す真理値表で
動作する。In the frame sync detection circuit shown in FIG. 6, a sync pattern comparison circuit 17 is used in place of the sync pattern comparison memory 14 shown in FIG. 5, and this sync pattern comparison circuit 17 is shown in FIG. 7 (a). It has a configuration. That is, the synchronization pattern comparison circuit 17a includes the data comparison unit 17a.
And a mismatch bit number calculation unit 17b, and the mismatch bit number calculation unit 17b operates according to the truth table shown in FIG. 7B.
【0017】図7(a)から明らかなように、同期パタ
ーン比較回路17は、排他的論理和回路と3ビットAD
DER回路を基本回路として、この基本回路を必要ビッ
ト数分だけTree(ツリー)状に配置した回路構成と
なる。As is apparent from FIG. 7A, the synchronization pattern comparison circuit 17 includes an exclusive OR circuit and a 3-bit AD.
The DER circuit is used as a basic circuit, and this basic circuit is arranged in a tree shape by the required number of bits.
【0018】[0018]
【発明が解決しようとする課題】ところで、図4に示す
フレーム同期検出回路では、フレームデータにCRCデ
ータ等のフレーム誤りチェックコードを付加して、フレ
ーム誤りチェックコードの一致検出及びフレーム同期コ
ードの一致検出を行っている関係上、フレーム同期コー
ド検出部を高速化(例えば、数10Mbps以上)とす
ると、回路構成が複雑となって、消費電力が多くなって
しまうという問題点がある。By the way, in the frame synchronization detecting circuit shown in FIG. 4, a frame error check code such as CRC data is added to the frame data to detect the coincidence of the frame error check code and the coincidence of the frame synchronization code. Due to the detection, if the speed of the frame synchronization code detection unit is increased (for example, several tens of Mbps or more), the circuit configuration becomes complicated and power consumption increases.
【0019】図5に示すフレーム同期検出回路では、上
述のように、予めフレーム同期コードパターンとの不一
致ビット数が記憶された同期パターン比較メモリを使用
している関係上、動作周波数の上限が同期パターン比較
メモリのサイクルタイムによって規定されてしまい、高
速化(例えば、数10Mbps以上)することが極めて
難しいという問題点がある。As described above, the frame sync detection circuit shown in FIG. 5 uses the sync pattern comparison memory in which the number of mismatch bits with the frame sync code pattern is stored in advance. There is a problem that it is extremely difficult to increase the speed (for example, several tens of Mbps or more) because it is defined by the cycle time of the pattern comparison memory.
【0020】さらに、図6に示すフレーム同期検出回路
では、前述のように、同期パターン比較回路は、排他的
論理和回路と3ビットADDER回路を基本回路とし
て、この基本回路を必要ビット数分だけTree(ツリ
ー)状に配置した回路構成となる。このように、フレー
ムパターン比較回路はTree(ツリー)状構成となる
関係条、必要ビット数が増加すると、回路構成が複雑と
なって消費電力が多くなってしまうという問題点があ
る。Further, in the frame synchronization detection circuit shown in FIG. 6, as described above, the synchronization pattern comparison circuit uses the exclusive OR circuit and the 3-bit ADDER circuit as basic circuits, and this basic circuit is provided for the required number of bits. The circuit configuration is arranged in a tree shape. As described above, the frame pattern comparison circuit has a tree (tree) structure, and if the required number of bits increases, the circuit structure becomes complicated and power consumption increases.
【0021】本発明の目的は、回路構成が簡単でしかも
消費電力を少なくして高速化できるフレーム同期検出回
路を提供することにある。It is an object of the present invention to provide a frame synchronization detecting circuit which has a simple circuit configuration and which consumes less power and can be sped up.
【0022】[0022]
【課題を解決するための手段】本発明によれば、フレー
ム同期コードを備える受信バースト信号のビット列をフ
レーム同期コードパターンと比較して許容誤りビット数
を検出判定閾値としてフレーム同期を検出するようにし
たフレーム同期コード検出回路において、前記フレーム
同期コードパターンをn(nは2以上の整数)分割した
際の先頭のコードパターンと前記ビット列とを比較して
誤りビット数が前記検出判定閾値以下の際前記フレーム
同期コードパターンのうち前記先頭のコードパターンを
除く残りのコードパターンと前記ビット列とを比較して
前記フレーム同期コード全体の誤りビット数が前記検出
判定閾値以下であるとフレーム同期コード検出フラグを
出力する検出フラグ生成手段手段とを有することを特徴
とするフレーム同期コード検出回路が得られる。According to the present invention, a frame sequence of a received burst signal including a frame synchronization code is compared with a frame synchronization code pattern to detect frame synchronization by using an allowable error bit number as a detection determination threshold value. In the frame synchronization code detection circuit, when the number of error bits is equal to or smaller than the detection determination threshold value by comparing the leading code pattern and the bit string when the frame synchronization code pattern is divided into n (n is an integer of 2 or more) A frame sync code detection flag is set when the number of error bits in the entire frame sync code is equal to or less than the detection determination threshold value by comparing the remaining code patterns of the frame sync code pattern excluding the first code pattern with the bit string. And a detection flag generating means for outputting the frame. Code detection circuit is obtained.
【0023】さらに、本発明によれば、フレーム同期コ
ードを備える受信バースト信号のビット列をフレーム同
期コードパターンと比較して許容誤りビット数を検出判
定閾値としてフレーム同期を検出するようにしたフレー
ム同期コード検出回路において、前記フレーム同期コー
ドパターンをn(nは2以上の整数)分割した際の先頭
のコードパターンと前記ビット列とを比較して誤りビッ
ト数が前記検出判定閾値以下の際前記フレーム同期コー
ドパターンと前記ビット列とを比較して前記フレーム同
期コード全体の誤りビット数が前記検出判定閾値以下で
あるとフレーム同期コード検出フラグを出力する検出フ
ラグ生成手段手段とを有することを特徴とするフレーム
同期コード検出回路が得られる。Furthermore, according to the present invention, the frame synchronization code is adapted to detect the frame synchronization by comparing the bit string of the received burst signal provided with the frame synchronization code with the frame synchronization code pattern and using the allowable error bit number as the detection judgment threshold value. In the detection circuit, when the frame sync code pattern is divided into n (n is an integer of 2 or more), the leading code pattern is compared with the bit string, and when the number of error bits is equal to or less than the detection determination threshold value, the frame sync code A frame synchronization comprising: a detection means for generating a frame synchronization code detection flag by comparing the pattern with the bit string and detecting that the number of error bits in the entire frame synchronization code is equal to or less than the detection determination threshold value. A code detection circuit is obtained.
【0024】[0024]
【発明の実施の形態】以下本発明について図面を参照し
て説明する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described below with reference to the drawings.
【0025】図1を参照して、図示のフレーム同期検出
回路はシリアルパラレル変換回路1を備えており、シリ
アルパラレル変換回路1には受信バースト信号が与えら
れる。この受信バースト信号は、例えば、図2に示すフ
レームデータフォーマットを備えており、フレームの先
頭には64ビットのフレーム同期コードが付加されてい
る。Referring to FIG. 1, the illustrated frame synchronization detection circuit includes a serial / parallel conversion circuit 1, and a received burst signal is applied to the serial / parallel conversion circuit 1. This received burst signal has, for example, the frame data format shown in FIG. 2, and a 64-bit frame synchronization code is added to the beginning of the frame.
【0026】シリアルパラレル変換回路1では受信バー
スト信号のビット列をパラレルデータに変換する。つま
り、シリアルパラレル変換回路1では受信クロックに同
期してシフトする8ビットパラレルデータが出力され
る。The serial / parallel conversion circuit 1 converts the bit string of the received burst signal into parallel data. That is, the serial-parallel conversion circuit 1 outputs 8-bit parallel data that shifts in synchronization with the reception clock.
【0027】データパターン比較回路2ではフレーム同
期コードパターンを8分割し最初(先頭)のコードパタ
ーンとパラレルデータとを比較して不一致ビット数を算
出する。具体的には、データパターン比較回路2には、
図2に示すフレームデータ内の64ビットのフレーム同
期コードのうち先頭の8ビットデータパターンが予め設
定されており、データパターン比較回路2は8ビットパ
ラレルデータと8ビットデータパターンとを比較して不
一致ビット数を求める。The data pattern comparison circuit 2 divides the frame synchronization code pattern into eight and compares the first (leading) code pattern with the parallel data to calculate the number of mismatch bits. Specifically, the data pattern comparison circuit 2 includes
The leading 8-bit data pattern of the 64-bit frame synchronization code in the frame data shown in FIG. 2 is preset, and the data pattern comparison circuit 2 compares the 8-bit parallel data with the 8-bit data pattern and does not match. Find the number of bits.
【0028】データパターン一致判定回路3では、不一
致ビット数がデータパターン許容誤りビット数以下であ
るか否かを判定して、データパターン許容誤りビット数
以下であると、一致検出パルスを出力する。一致検出パ
ルスに応答して、つまり、一致検出パルス発生後、タイ
ミング発生回路4は、8バイト(64ビット)のフレー
ム同期コードパターンをバイト単位で比較するためのタ
イミング信号を発生する。The data pattern coincidence judging circuit 3 judges whether or not the number of non-coincidence bits is less than or equal to the data pattern allowable error bit number, and outputs the coincidence detection pulse if it is less than or equal to the data pattern allowable error bit number. In response to the coincidence detection pulse, that is, after the coincidence detection pulse is generated, the timing generation circuit 4 generates a timing signal for comparing the 8-byte (64-bit) frame synchronization code pattern in byte units.
【0029】タイミング信号に応じて、データパターン
保持回路5では8バイトのフレーム同期コードを1バイ
トずつ(バイト単位に)保持して1バイトフレーム同期
コードとして出力する。つまり、データパターン保持回
路5では、一致検出パルス発生後8バイト(64ビッ
ト)のフレーム同期コードを1バイトずつ保持する。一
方、フレーム同期パターン発生回路6では、タイミング
信号に応じて、8バイトのフレーム同期パターンを1バ
イトずつ発生する(つまり、フレーム同期パターン発生
回路6では、一致パルス検出後8バイトのフレーム同期
パターンを1バイトずつ発生する)。In accordance with the timing signal, the data pattern holding circuit 5 holds the 8-byte frame synchronization code one byte at a time (in byte units) and outputs it as a 1-byte frame synchronization code. That is, the data pattern holding circuit 5 holds the 8-byte (64-bit) frame synchronization code one byte after the match detection pulse is generated. On the other hand, the frame synchronization pattern generation circuit 6 generates an 8-byte frame synchronization pattern one byte at a time according to the timing signal (that is, the frame synchronization pattern generation circuit 6 generates an 8-byte frame synchronization pattern after detection of a match pulse). 1 byte at a time).
【0030】具体的には、タイミング信号に応じてデー
タパターン保持回路5はフレームデータ同期コードを保
持することになるから、先頭の1バイト(8ビット)の
次の1バイトからバイト単位に保持することになる。こ
の場合、フレーム同期パターン発生回路6では、先頭の
1バイトを除く残りのフレーム同期パターンを発生する
ことになる。Specifically, since the data pattern holding circuit 5 holds the frame data synchronization code in accordance with the timing signal, the data pattern holding circuit 5 holds the first byte (8 bits) from the next 1 byte in byte units. It will be. In this case, the frame synchronization pattern generation circuit 6 generates the remaining frame synchronization patterns except the first byte.
【0031】一方、データパターン保持回路5が1バイ
ト分の遅延回路(図示せず)を備えていれば、データパ
ターン保持回路5はタイミング信号に応じて8バイトの
フレーム同期コードを先頭から1バイトずつ(バイト単
位に)保持して1バイトフレーム同期コードとして出力
することになる。この場合、フレーム同期パターン発生
回路6では、8バイトのフレーム同期パターンを先頭か
ら1バイトずつ発生することになる。On the other hand, if the data pattern holding circuit 5 is provided with a delay circuit (not shown) for 1 byte, the data pattern holding circuit 5 will add an 8-byte frame synchronization code to the first byte in accordance with the timing signal. They are held one by one (in byte units) and output as a 1-byte frame synchronization code. In this case, the frame synchronization pattern generation circuit 6 generates an 8-byte frame synchronization pattern byte by byte from the beginning.
【0032】フレーム同期コード比較回路7では1バイ
トフレーム同期コードと1バイトフレーム同期パターン
とを比較して、1バイトずつの(バイト単位に)不一致
ビット数(以下1バイト不一致ビット数と呼ぶ)を算出
する。The frame synchronization code comparison circuit 7 compares the 1-byte frame synchronization code with the 1-byte frame synchronization pattern, and determines the number of unmatched bits for each byte (in units of bytes) (hereinafter referred to as 1-byte unmatched bit number). calculate.
【0033】1バイト不一致ビット数を受け、誤りビッ
ト数積算回路8は不一致ビット数を8バイト(64ビッ
ト)分積算して、積算誤りビット数として出力する。誤
りビット数比較回路9では積算誤りビット数(つまり、
フレーム同期コード全体の誤りビット数)と許容誤りビ
ット数とを比較して、許容誤りビット数以下であると、
フレーム同期コード検出フラグを出力する(なお、誤り
ビット数比較回路9の構成は図7(a)と同様であり、
その動作(不一致ビット計算部の動作)は、図7(b)
に示す真理値表で表される)。Upon receiving the 1-byte mismatch bit number, the error bit number integration circuit 8 integrates the mismatch bit number by 8 bytes (64 bits) and outputs the integrated error bit number. In the error bit number comparison circuit 9, the accumulated error bit number (that is,
The total number of error bits of the frame synchronization code) is compared with the allowable number of error bits, and if the number of allowable error bits is less than or equal to
The frame synchronization code detection flag is output (note that the configuration of the error bit number comparison circuit 9 is the same as in FIG. 7A,
The operation (operation of the mismatch bit calculation unit) is shown in FIG.
It is represented by the truth table shown in).
【0034】なお、上述の例では、フレーム同期コード
のうち先頭の8ビットデータパターンを比較して一致検
出パルスを出力するようにしたが、この例に限らず、一
致検出に用いるビット数はフレーム同期コードのビット
数及びビットレート等によって適宜設定される。さら
に、一致検出パルス出力後の比較ビット数の単位及び回
数等も同様にフレーム同期コードのビット数及びビット
レート等に応じて設定される。In the above example, the first 8-bit data pattern of the frame synchronization code is compared and the coincidence detection pulse is output, but the present invention is not limited to this example, and the number of bits used for coincidence detection is the frame. It is appropriately set depending on the number of bits of the synchronization code and the bit rate. Further, the unit and the number of comparison bits after the output of the coincidence detection pulse are similarly set according to the number of bits and the bit rate of the frame synchronization code.
【0035】上述の説明から明らかなように、データパ
ターン保持回路5、フレーム同期パターン発生回路6、
フレーム同期コード比較回路7、誤りビット数積算回路
8、及び誤りビット数比較回路9はビットレートの1/
8の動作スピードとなる。従って、従来高速動作を行う
必要があった構成要素(回路)を低速動作の回路で構成
することができる。この結果、高速化のフレームデータ
からフレーム同期コードを検出する場合においても、回
路構成を簡単にできしかも消費電力を少なくすることが
できる。As is apparent from the above description, the data pattern holding circuit 5, the frame synchronization pattern generating circuit 6,
The frame synchronization code comparison circuit 7, the error bit number integration circuit 8, and the error bit number comparison circuit 9 are 1 / of the bit rate.
The operating speed is 8. Therefore, a constituent element (circuit) that has conventionally required to operate at high speed can be configured by a circuit operating at low speed. As a result, even when the frame synchronization code is detected from the frame data of high speed, the circuit configuration can be simplified and the power consumption can be reduced.
【0036】[0036]
【発明の効果】以上説明したように、本発明では、高速
化のフレームデータからフレーム同期コードを検出する
際、高速動作を行う必要があった構成要素(回路)を低
速動作の回路で構成することができ、その結果、回路構
成を簡単にしてしかも消費電力を少なくすることができ
るという効果がある。As described above, according to the present invention, when detecting a frame synchronization code from high-speed frame data, a component (circuit) which has been required to perform a high-speed operation is configured by a low-speed operation circuit. As a result, there is an effect that the circuit configuration can be simplified and the power consumption can be reduced.
【図1】本発明によるフレーム同期コード検出回路の一
例を示すブロック図である。FIG. 1 is a block diagram showing an example of a frame synchronization code detection circuit according to the present invention.
【図2】図1に示すフレーム同期コード検出回路で用い
られるフレームデータフォーマットの一例を示す図であ
る。FIG. 2 is a diagram showing an example of a frame data format used in the frame synchronization code detection circuit shown in FIG.
【図3】従来のフレーム同期方式を説明するためのブロ
ック図である。FIG. 3 is a block diagram for explaining a conventional frame synchronization method.
【図4】図3において用いられるフレームデータフォー
マットを示す図である。FIG. 4 is a diagram showing a frame data format used in FIG.
【図5】従来のフレーム同期コード検出回路の一例を示
すブロック図である。FIG. 5 is a block diagram showing an example of a conventional frame synchronization code detection circuit.
【図6】従来のフレーム同期コード検出回路の他の例を
示すブロック図である。FIG. 6 is a block diagram showing another example of a conventional frame synchronization code detection circuit.
【図7】図1に示すフレーム同期コード比較回路及び図
7に示す同期パターン比較回路を説明するための図であ
り、(a)はその論理回路を示す図であり、(b)は
(a)に示す不一致ビット数計算部の真理値表を示す図
である。7A and 7B are diagrams for explaining the frame synchronization code comparison circuit shown in FIG. 1 and the synchronization pattern comparison circuit shown in FIG. 7, where FIG. 7A is a diagram showing the logic circuit thereof, and FIG. 3] is a diagram showing a truth table of a mismatch bit number calculation unit shown in FIG.
1,16 シリアルパラレル変換回路 2 データパターン比較回路 3 データパターン一致判定回路 4 タイミング発生回路 5 データパターン保持回路 6 フレーム同期パターン発生回路 7 フレーム同期コード比較回路 8 誤りビット数積算回路 9,18 誤りビット数比較回路 11 フレームデータ発生部 12 フレームデータ受信部 13 データ遅延回路 14 同期パターン比較メモリ 15 誤りビット数比較回路 17 同期パターン比較回路 1, 16 serial-parallel conversion circuit 2 data pattern comparison circuit 3 data pattern coincidence determination circuit 4 timing generation circuit 5 data pattern holding circuit 6 frame synchronization pattern generation circuit 7 frame synchronization code comparison circuit 8 error bit number integration circuit 9, 18 error bits Number comparison circuit 11 Frame data generation unit 12 Frame data reception unit 13 Data delay circuit 14 Synchronization pattern comparison memory 15 Error bit number comparison circuit 17 Synchronization pattern comparison circuit
Claims (5)
ト信号のビット列をフレーム同期コードパターンと比較
して許容誤りビット数を検出判定閾値としてフレーム同
期を検出するようにしたフレーム同期コード検出回路に
おいて、前記フレーム同期コードパターンをn(nは2
以上の整数)分割した際の先頭のコードパターンと前記
ビット列とを比較して誤りビット数が前記検出判定閾値
以下の際前記フレーム同期コードパターンのうち前記先
頭のコードパターンを除く残りのコードパターンと前記
ビット列とを比較して前記フレーム同期コード全体の誤
りビット数が前記検出判定閾値以下であるとフレーム同
期コード検出フラグを出力する検出フラグ生成手段手段
とを有することを特徴とするフレーム同期コード検出回
路。1. A frame synchronization code detection circuit for detecting a frame synchronization by comparing a bit string of a received burst signal having a frame synchronization code with a frame synchronization code pattern and using an allowable error bit number as a detection determination threshold value. The synchronization code pattern is n (n is 2
(The above integer) When the number of error bits is less than or equal to the detection determination threshold value by comparing the leading code pattern when divided and the bit string, the remaining code patterns other than the leading code pattern in the frame synchronization code pattern A frame synchronization comprising: a detection flag generating means for comparing the bit string and outputting a frame synchronization code detection flag when the number of error bits in the entire frame synchronization code is equal to or less than the detection determination threshold value. Code detection circuit.
ド検出回路において、前記検出フラグ生成手段は、前記
先頭のコードパターンと前記ビット列とを比較して前記
誤りビット数を求め該誤りビット数が前記検出判定閾値
以下の際一致信号を送出する判定手段と、該一致信号に
応答してタイミング信号を出力タイミング生成手段と、
前記タイミング信号を受けると前記フレーム同期コード
パターンのうち前記先頭のコードパターンを除く残りの
コードパターンと前記ビット列とを比較してその誤りビ
ット数が前記検出判定閾値以下であると前記フレーム同
期コード検出フラグを出力する検出手段とを有すること
を特徴とするフレーム同期コード検出回路。2. The frame synchronization code detecting circuit according to claim 1, wherein the detection flag generating means compares the leading code pattern with the bit string to obtain the error bit number, and the error bit number is Determination means for transmitting a coincidence signal when the detection determination threshold value or less, output timing generation means for outputting a timing signal in response to the coincidence signal,
When the timing signal is received, the remaining code patterns of the frame sync code pattern excluding the leading code pattern are compared with the bit string, and if the number of error bits is equal to or less than the detection determination threshold, the frame sync code is detected. A frame synchronization code detection circuit, comprising: a detection unit that outputs a flag.
ド検出回路において、前記検出手段は、前記タイミング
信号に応答して前記ビット列を所定のビット長毎に保持
データパターンとして保持する保持手段と、前記タイミ
ング信号に応答して前記残りのコードパターンを前記所
定のビット長ずつ特定コードパターンとして発生する発
生手段と、前記保持データパターンと前記特定コードパ
ターンとを比較して前記所定ビット長毎の誤りビット数
を特定誤りビット数として求める第1の比較手段と、前
記特定誤りビット数を積算して積算誤りビット数を求め
る積算手段と、該積算ビット数が前記検出判定閾値以下
であると前記フレーム同期コード検出フラグを出力する
第2の比較手段とを有することを特徴とするフレーム同
期コード検出回路。3. The frame synchronization code detecting circuit according to claim 2, wherein the detecting means holds the bit string as a holding data pattern for each predetermined bit length in response to the timing signal, An error is generated for each predetermined bit length by comparing the holding data pattern and the specific code pattern with a generation means for generating the remaining code pattern as the specific code pattern by the predetermined bit length in response to the timing signal. First comparing means for obtaining the number of bits as a specific error bit number, integrating means for integrating the specific error bit numbers to obtain an integrated error bit number, and the frame when the integrated bit number is less than or equal to the detection determination threshold value. A frame synchronization code detection circuit comprising: a second comparison means for outputting a synchronization code detection flag.
ト信号のビット列をフレーム同期コードパターンと比較
して許容誤りビット数を検出判定閾値としてフレーム同
期を検出するようにしたフレーム同期コード検出回路に
おいて、前記フレーム同期コードパターンをn(nは2
以上の整数)分割した際の先頭のコードパターンと前記
ビット列とを比較して誤りビット数が前記検出判定閾値
以下の際前記フレーム同期コードパターンと前記ビット
列とを比較して前記フレーム同期コード全体の誤りビッ
ト数が前記検出判定閾値以下であるとフレーム同期コー
ド検出フラグを出力する検出フラグ生成手段手段とを有
することを特徴とするフレーム同期コード検出回路。4. A frame synchronization code detection circuit for detecting a frame synchronization by comparing a bit string of a received burst signal including a frame synchronization code with a frame synchronization code pattern and using an allowable error bit number as a detection determination threshold value. The synchronization code pattern is n (n is 2
(The above integer) When the code pattern at the beginning of the division is compared with the bit string, and the number of error bits is equal to or less than the detection determination threshold value, the frame synchronization code pattern is compared with the bit string to detect the entire frame synchronization code. A frame synchronization code detection circuit, comprising: a detection flag generation means for outputting a frame synchronization code detection flag when the number of error bits is equal to or less than the detection determination threshold value.
ド検出回路において、前記検出フラグ生成手段は、前記
先頭のコードパターンと前記ビット列とを比較して前記
誤りビット数を求め該誤りビット数が前記検出判定閾値
以下の際一致信号を送出する判定手段と、該一致信号に
応答してタイミング信号を出力タイミング生成手段と、
前記タイミング信号を受けると前記フレーム同期コード
パターンと前記ビット列とを比較して前記フレーム同期
コード全体の誤りビット数が前記検出判定閾値以下であ
ると前記フレーム同期コード検出フラグを出力する検出
手段とを有することを特徴とするフレーム同期コード検
出回路。5. The frame synchronization code detection circuit according to claim 4, wherein the detection flag generation means compares the leading code pattern with the bit string to obtain the error bit number, and the error bit number is Determination means for transmitting a coincidence signal when the detection determination threshold value or less, output timing generation means for outputting a timing signal in response to the coincidence signal,
When the timing signal is received, the frame synchronization code pattern and the bit string are compared with each other, and a detection unit that outputs the frame synchronization code detection flag when the number of error bits in the entire frame synchronization code is equal to or less than the detection determination threshold value. A frame synchronization code detection circuit having.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP7259718A JP2857852B2 (en) | 1995-10-06 | 1995-10-06 | Frame synchronization code detection circuit |
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JPH09102781A true JPH09102781A (en) | 1997-04-15 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010109830A1 (en) * | 2009-03-24 | 2010-09-30 | 日本電気株式会社 | PLT n-BIT CORRECTION CIRCUIT, AND GFP LAYER 2 SYNCHRONIZATION CIRCUIT AND GFP FRAME TRANSMISSION APPARATUS USING THE SAME |
WO2024107493A1 (en) * | 2022-11-14 | 2024-05-23 | Qualcomm Incorporated | C-phy receiver corrupt post pattern filter |
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1995
- 1995-10-06 JP JP7259718A patent/JP2857852B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2010109830A1 (en) * | 2009-03-24 | 2010-09-30 | 日本電気株式会社 | PLT n-BIT CORRECTION CIRCUIT, AND GFP LAYER 2 SYNCHRONIZATION CIRCUIT AND GFP FRAME TRANSMISSION APPARATUS USING THE SAME |
JPWO2010109830A1 (en) * | 2009-03-24 | 2012-09-27 | 日本電気株式会社 | PLTn bit correction circuit, GFP layer 2 synchronization circuit using the same, and GFP frame transfer apparatus |
WO2024107493A1 (en) * | 2022-11-14 | 2024-05-23 | Qualcomm Incorporated | C-phy receiver corrupt post pattern filter |
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