JPH0887833A - Pll circuit and information processor - Google Patents

Pll circuit and information processor

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Publication number
JPH0887833A
JPH0887833A JP22063994A JP22063994A JPH0887833A JP H0887833 A JPH0887833 A JP H0887833A JP 22063994 A JP22063994 A JP 22063994A JP 22063994 A JP22063994 A JP 22063994A JP H0887833 A JPH0887833 A JP H0887833A
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JP
Japan
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output
signal
clock signal
frequency
information
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Application number
JP22063994A
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Japanese (ja)
Inventor
Koki Tagami
光喜 田上
Masafumi Yokota
雅史 横田
Tomohisa Yoshimaru
朝久 吉丸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP22063994A priority Critical patent/JPH0887833A/en
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  • Rotational Drive Of Disk (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

PURPOSE: To obtain a PLL circuit, and an information processor employing the PLL circuit, which can be constituted of a VCO comprising a single CMOS and in which the sensitivity of VCO can be adjusted while stabilizing the operation. CONSTITUTION: A pull-in type phase comparator 34 compares the phase between a clock signals MLOAD1 and NLDO and delivers a pull-in charge signal CHGP and a pull-in discharge signal DISP based on the phase difference. A lock-in type phase comparator 36 compares the phase between a differentiated binary signal and clock signal CLK and then delivers a clock-in charge signal CHLR and a clock-in discharge signal DISR based on the phase difference. An output signal from any one phase comparator selected based on a signal PULLIN1 is smoothed according to a cut-off frequency set at a filter 32 and a VCO control voltage VCOIN is outputted.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、たとえば、光ディスク
(円盤状の情報記録媒体)に対して、その半径に応じて
異なる周波数のクロック信号に基づいて情報の記録、再
生を行う光ディスク装置等の情報処理装置、および、そ
の情報の記録、再生を行う際に用いるクロック信号を発
生するPLL回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to, for example, an optical disk device for recording / reproducing information on / from an optical disk (disc-shaped information recording medium) based on a clock signal having a different frequency according to its radius. The present invention relates to an information processing device and a PLL circuit that generates a clock signal used when recording and reproducing the information.

【0002】[0002]

【従来の技術】たとえば、光ディスクに情報を記録する
方式としては、MCAV(Modified Constsnt Angular
Velocity)方式がある。この方式は、光ディスク上に一
定密度で情報を記録するため記録するトラックの半径に
応じて、異なる周波数のクロック信号に基づいて情報の
記録を行うものである。
2. Description of the Related Art For example, as a method for recording information on an optical disc, MCAV (Modified Constant Angular) is used.
Velocity) method. In this method, information is recorded on an optical disc at a constant density, so that information is recorded based on clock signals having different frequencies according to the radius of a track to be recorded.

【0003】このMCAV方式を採用する光ディスク装
置では、情報を記録する際のタイミングとして必要なク
ロック信号を発生するためのマスタPLL回路と、光デ
ィスクから情報を読出して再生する際に必要となる、デ
ータを弁別するためのクロック信号を生成するデータP
LL回路が内蔵されている。PLL(Phase-Locket Loo
p )とは位相同期ループの意で、発振器の周波数および
位相がつねに入力信号の周波数・位相に一致するよう
に、位相差を検出してフィードバックにより制御する回
路構成のことである。PLL一般の話しについては、例
えば、畑、古川共著「PLL−ICの使い方」(秋葉出
版)に詳しい説明がある。
In the optical disc apparatus adopting the MCAV system, a master PLL circuit for generating a clock signal required as a timing for recording information, and a data required for reading and reproducing the information from the optical disc. Data P for generating a clock signal for discriminating between
The LL circuit is built in. PLL (Phase-Locket Loo
p) means a phase locked loop, and is a circuit configuration that detects the phase difference and controls by feedback so that the frequency and phase of the oscillator always match the frequency and phase of the input signal. For more information on PLL in general, see "How to use PLL-IC" by Hata and Furukawa (Akiha Shuppan), for example.

【0004】マスタPLL回路は、水晶発振器などの外
部クロック源から供給される高精度な単一周波数の基準
クロック信号を入力信号とし、種々の周波数のクロック
信号を発生するものである。
The master PLL circuit receives a high-precision single-frequency reference clock signal supplied from an external clock source such as a crystal oscillator as an input signal and generates clock signals of various frequencies.

【0005】データPLL回路は、光ディスクから得ら
れた再生信号を2値化した再生2値化信号を入力する
と、再生2値化信号に位相同期したデータ信号と再生タ
イミングクロック信号を発生するものである。
The data PLL circuit generates a data signal and a reproduction timing clock signal which are phase-synchronized with the reproduction binary signal when the reproduction binary signal obtained by binarizing the reproduction signal obtained from the optical disk is input. is there.

【0006】マスタPLL回路では、水晶発振器などの
外部基準発振器から得られる高い精度で一定周期のクロ
ック信号をM分周(Mは使用者が設定する分周比)した
信号と、マスタPLL回路の構成要素の1つである電圧
制御発振器(Voltage Contorolled Oscillator、以下、
簡単にVCOと呼ぶ。)からの出力クロック信号をN分
周(Nは使用者が設定する分周比)した信号との位相比
較を行い、その位相差が「0」になるようにフィードバ
ックループが構成されている。位相比較を行う部分を位
相比較器と呼び、マスタPLL回路で構成される位相比
較器は位相比較の対象となる2つの入力信号が周期的で
ある場合に用いられるプルイン型位相比較器である。
In the master PLL circuit, a signal obtained by dividing a clock signal of a constant cycle obtained from an external reference oscillator such as a crystal oscillator with a high precision by M (M is a division ratio set by the user) and a signal of the master PLL circuit. A voltage controlled oscillator (Voltage Contorolled Oscillator), which is one of the components,
Called VCO for short. The output loop clock signal from (1) is frequency-divided by N (N is a frequency division ratio set by the user), and the feedback loop is configured so that the phase difference becomes "0". A portion for performing phase comparison is called a phase comparator, and the phase comparator configured by the master PLL circuit is a pull-in type phase comparator used when two input signals to be subjected to phase comparison are periodic.

【0007】プルイン型位相比較器では、2つの入力信
号について、立上がりエッジのタイミングのみが意味を
持ち、マスタPLL回路に構成されたループでは、この
2つの入力信号の立上がりエッジのタイミングを一致さ
せるよう動作するのが理想的である。しかしながら、現
実の位相比較器では2つの入力信号の立上がりエッジは
同時に発生させず、どちらか一方を進ませ、両方のエッ
ジが発生した時点からある一定時間はチャージ信号を生
じる構成とし、結果として2つの入力信号間にある位相
さをもたせている。このチャージ信号の一定時間は位相
比較器を構成する2つのフリップフロップをリセットす
るまでの時間で、この時間はこの経路の遅延時間に依存
する構成となっている。
In the pull-in type phase comparator, only the timings of the rising edges of the two input signals are significant, and in the loop formed in the master PLL circuit, the timings of the rising edges of these two input signals should be matched. Ideally it works. However, in an actual phase comparator, rising edges of two input signals are not generated at the same time, only one of them is advanced, and a charge signal is generated for a certain time from the time when both edges are generated. There is some phase between the two input signals. The fixed time of the charge signal is the time until the two flip-flops forming the phase comparator are reset, and this time depends on the delay time of this path.

【0008】位相比較器による位相比較の結果、水晶発
振器等の外部からの基準クロック信号に対してVCOか
らの出力信号の位相が進んでいる場合はVCOの入力電
圧を下げ、また、VCOからの出力信号の位相が遅れて
いる場合はVCOの入力電圧を上げればよい。VCOの
入力電圧は電荷を保持するコンデンサを充電することに
よって得られる。位相比較の結果はパルスの幅で得られ
るので、このパルス幅の間、一定電流で充電あるいは放
電すれば位相差に比例した電圧変化が得られる。一定電
流を得るにはオペアンプを使うなど種々の方法がある。
As a result of the phase comparison by the phase comparator, when the phase of the output signal from the VCO is advanced with respect to the reference clock signal from the outside such as a crystal oscillator, the input voltage of the VCO is lowered, and the VCO input voltage is lowered. When the phase of the output signal is delayed, the VCO input voltage may be increased. The VCO input voltage is obtained by charging a capacitor that holds a charge. Since the result of the phase comparison is obtained by the pulse width, a voltage change proportional to the phase difference can be obtained by charging or discharging with a constant current during this pulse width. There are various methods such as using an operational amplifier to obtain a constant current.

【0009】マスタPLL回路は、水晶発振器等の外部
からの基準クロック信号をM分周した信号とVCOから
のクロック信号をN分周した信号との位相比較を行い、
両信号間の位相差を「0」にするよう動作するので、外
部からの基準クロック信号の周波数をf0 [Hz]とす
ると、マスタPLL回路の出力クロック信号の周波数f
はf=(N/M)f0 [Hz]となる。ここで、Mはデ
ィスク回転数、変調方式、最小ピットピッチ、MCAV
方式におけるバンド幅等の条件で決定される。変調方式
とは例えば1−7変調や2−7変調などのようにチャネ
ルコーティングの方法のことである。最小ピットピッチ
とは、チャネルコード上でピットの間隔が最短になる場
合のピット間隔で、例えば1−7ピットエッジ記録(マ
ーク長記録とも呼ぶ。)の場合はチャネルコードにおい
て“1010”に対応するピット間隔であり、2−7ピ
ットエッジ記録の場合にはチャネルコードにおいて“1
00100”に対応するピット間隔である。
The master PLL circuit performs phase comparison between a signal obtained by dividing a reference clock signal from the outside such as a crystal oscillator by M and a signal obtained by dividing the clock signal from the VCO by N,
Since the phase difference between both signals is set to "0", if the frequency of the external reference clock signal is f0 [Hz], the frequency f of the output clock signal of the master PLL circuit is f.
Is f = (N / M) f0 [Hz]. Here, M is the disc rotation speed, modulation method, minimum pit pitch, MCAV
It is determined by the conditions such as bandwidth in the system. The modulation method is a channel coating method such as 1-7 modulation or 2-7 modulation. The minimum pit pitch is the pit interval when the pit interval is the shortest on the channel code. For example, in the case of 1-7 pit edge recording (also referred to as mark length recording), it corresponds to "1010" in the channel code. It is the pit interval, and in the case of 2-7 pit edge recording, "1" in the channel code
It is a pit interval corresponding to "00100".

【0010】MCAV方式では、半径方向のある一定数
のトラックをバンドと呼び、このバンド内では情報を記
録する際のクロック信号の周波数を一定とする。バンド
幅とはバンドの半径方向の幅である。バンド幅が小さい
と周波数の切り換え頻度が大きくなり制御が繁雑にな
る。また、バンド幅が大きいとバンドの内側と外側で最
小ピットピッチの差が大きくなり、結果として記録密度
が下がることになる。一方、位相比較の間隔はM/f0
[s]となるが、この時間が短いとジッタは悪くなる。
In the MCAV system, a certain number of tracks in the radial direction are called a band, and the frequency of a clock signal for recording information is constant within this band. The band width is the width of the band in the radial direction. If the bandwidth is small, the frequency will be switched frequently, and control will be complicated. Further, if the band width is large, the difference in the minimum pit pitch between the inside and outside of the band becomes large, and as a result, the recording density decreases. On the other hand, the phase comparison interval is M / f0
[S], but if this time is short, the jitter becomes worse.

【0011】データPLL回路は、ロックイン型位相比
較器により、記録媒体から読み取った信号を2値化して
得られるディジタル信号の立上がりエッジと、VCOの
出力であるクロック信号との位相差を検出し、光ディス
クから得られた再生信号を2値化した再生2値化信号を
もとに、再生2値化信号に位相同期したデータ信号と再
生タイミングクロック信号を発生する。このロックイン
型位相比較器は、動作の上からVCOの出力であるクロ
ック信号と、その論理反転されたクロック信号が必要
で、さらに、クロック信号の1クロックにおけるハイと
ローの時間の比であるデューティは50%になるべく近
い値が望ましい。
The data PLL circuit detects the phase difference between the rising edge of the digital signal obtained by binarizing the signal read from the recording medium and the clock signal which is the output of the VCO by the lock-in type phase comparator. A data signal and a reproduction timing clock signal which are phase-synchronized with the reproduction binary signal are generated based on the reproduction binary signal obtained by binarizing the reproduction signal obtained from the optical disk. This lock-in type phase comparator requires a clock signal which is the output of the VCO and its logically inverted clock signal from the viewpoint of operation, and is the ratio of the high and low times in one clock of the clock signal. It is desirable that the duty be as close to 50% as possible.

【0012】データPLL回路の入力信号がピットポジ
ション記録の場合、入力ディジタル信号の立上がり、あ
るいは、立ち下がりエッジのどちらか一方が意味を持つ
ため、この意味ありのエッジが立上がりになるような極
性で2値化信号(入力ディジタル信号)をそのまま入力
すれば位相比較ができる。また、データPLL回路の入
力信号がピットエッジ記録の場合、2値化信号の立上が
りおよび立ち下がりのエッジが両方とも意味を持つので
ディジタル的に微分して入力する必要がある。
When the input signal of the data PLL circuit is the pit position recording, either the rising edge or the falling edge of the input digital signal has a meaning, and the polarity is such that this meaningful edge becomes a rising edge. If the binary signal (input digital signal) is input as it is, phase comparison can be performed. Further, when the input signal of the data PLL circuit is pit edge recording, both the rising edge and the falling edge of the binarized signal have a meaning, so it is necessary to digitally differentiate and input.

【0013】光ディスクから得られた再生信号は何らか
の方法で2値化され、ディジタル信号(再生2値化信
号)に変換する必要がある。例えば、ピットエッジ記録
されたディスクを読む場合には再生信号を適正なスライ
スレベルで2値化する方法や、再生信号を2回微分して
この信号とゼロレベルとの交点を反転するタイミングと
する方法などがある。適正なスライスレベルとは記録領
域の記録膜感度の変化や記録レーザ強度の変化などによ
るアイパターンの中心の変動に追随したレベルをいう。
The reproduced signal obtained from the optical disk must be binarized by some method and converted into a digital signal (reproduced binary signal). For example, when reading a disc on which pit edges are recorded, a method of binarizing a reproduction signal at an appropriate slice level or a timing of inverting the intersection of this signal and zero level by differentiating the reproduction signal twice. There are ways. An appropriate slice level is a level that follows a change in the center of the eye pattern due to a change in recording film sensitivity in the recording area or a change in recording laser intensity.

【0014】データPLL回路の後段では、このデータ
PLL回路から出力されたデータ信号を再生クロックタ
イミング信号の立ち上がりエッジで判別するようになっ
ている。
In the subsequent stage of the data PLL circuit, the data signal output from the data PLL circuit is discriminated by the rising edge of the reproduction clock timing signal.

【0015】データPLL回路では、周期的でない歯抜
けのデータ波形に対応するため、再生クロックタイミン
グ信号の周波数が、入力される信号の周波数の自然数倍
(正確にはn≧2、nは再生クロックタイミング信号の
周波数が入力信号の周波数の何倍であるかを表す自然
数)となる点で、ロックイン型位相比較器の出力は零と
なり、安定点が多数存在する。ディスク上のデータ空白
部(ディスクに上のデータフォーマット内のプリフォー
マットエリアに後続するデータエリアでユーザデータ等
がまだ書き込まれていない部分)では、空白部にさらに
後続する次のプリフォーマットエリアのデータが始まっ
たときにデータPLL回路が正しく引き込めるように、
マスタPLL回路の周波数を読みたいアドレス(すなわ
ち、トラック)の記録クロック信号の周波数に合わせて
おき、データPLL回路にマスタPLL回路の出力クロ
ック信号の分周信号を入力し、データPLL回路の発振
周波数をほぼ同一の周波数としておくことが必要とな
る。また、情報再生時には、現在読んでいるはずの周波
数にマスタPLL回路を設定しておき、これとデータP
LL回路の発振周波数を常時比較し、データPLL回路
が異常な周波数で動作していないか監視するようになっ
ている。
In the data PLL circuit, the frequency of the reproduction clock timing signal is a natural number multiple of the frequency of the input signal (to be exact, n ≧ 2, n is reproduction in order to correspond to a non-periodic data waveform with missing teeth). The output of the lock-in type phase comparator becomes zero at the point that the frequency of the clock timing signal becomes a natural number indicating how many times the frequency of the input signal), and there are many stable points. In the data blank area on the disc (the data area following the preformatted area in the data format on the disk where user data etc. has not been written yet), the data of the next preformatted area further following the blank area So that the data PLL circuit can be pulled in correctly when
The frequency of the master PLL circuit is adjusted to the frequency of the recording clock signal of the address (that is, the track) to be read, and the divided signal of the output clock signal of the master PLL circuit is input to the data PLL circuit to generate the oscillation frequency of the data PLL circuit. Need to be set to almost the same frequency. Also, at the time of reproducing information, the master PLL circuit is set to the frequency that should be currently read, and this and the data P
The oscillation frequency of the LL circuit is constantly compared to monitor whether the data PLL circuit is operating at an abnormal frequency.

【0016】このように、マスタPLL回路とデータP
LL回路はそれぞれにVCOを有した構成となってい
る。
In this way, the master PLL circuit and the data P are
The LL circuit has a configuration in which each has a VCO.

【0017】VCOは、例えば、アナログVCOの場
合、入力をアナログ電圧とし、この電圧値に正比例した
周波数のクロック信号を出力するものが望ましい。ま
た、数多くVCOを製造する際に、入力電圧(V)に対
する出力クロック信号の周波数(f)の比、すなわち、
f−V特性の直線の傾き(以下、感度と呼ぶ。)は、あ
る所望の値からばらつきがないことが望ましい。
For example, in the case of an analog VCO, the VCO preferably has an input as an analog voltage and outputs a clock signal having a frequency directly proportional to this voltage value. Also, when many VCOs are manufactured, the ratio of the frequency (f) of the output clock signal to the input voltage (V), that is,
It is desirable that the slope of the straight line of the fV characteristic (hereinafter referred to as sensitivity) does not vary from a certain desired value.

【0018】感度は、f−V特性が理想的な一次関数の
場合、一定値であるが、特性が線形でない場合は入力電
圧Vの関数になる。ほぼ線形とみなしてよい場合は一定
値としてPLLループを設計する際の種々の特性計算を
行うころが多い。
The sensitivity is a constant value when the fV characteristic is an ideal linear function, but becomes a function of the input voltage V when the characteristic is not linear. When it can be regarded as almost linear, there are many cases where various characteristic calculations are performed when designing a PLL loop with a constant value.

【0019】VCOの感度は、PLLループの帯域に関
係するため、PLLループの特性を左右する重要な要因
となる。例えば、感度が大きければPLLループの帯域
も広くなり、応答も速くなる。このように、VCOのf
−V特性がいかに線形に近いかはループの構成要素の1
つとして重要な指標になる。また、VCOを多数製造し
たときの感度のばらつきが大きいと、光ディスク装置ご
とのPLL回路の特性もばらつくことになり、安定な動
作が保証できず問題となる。
Since the VCO sensitivity is related to the band of the PLL loop, it is an important factor affecting the characteristics of the PLL loop. For example, the higher the sensitivity, the wider the band of the PLL loop and the faster the response. In this way, VCO f
How close the -V characteristic is to linear is one of the components of the loop.
It becomes an important index as one. Further, if there are large variations in the sensitivity when a large number of VCOs are manufactured, the characteristics of the PLL circuit also vary among optical disk devices, and stable operation cannot be guaranteed, which is a problem.

【0020】VCOには、種々の発振方式がある。例え
ば、前述した畑、古川共著「PLL−ICの使い方」
(秋葉出版)にはいくつかの方法は説明されていて、回
路形式の違いにより、エミッタ結合マルチバイブレー
タ、CMOS構成のVCO、オペレーショナルアンプを
用いたVCOなどが紹介してある。次に、この各方式の
動作原理について、その特徴を簡単に説明する。
The VCO has various oscillation methods. For example, "How to use PLL-IC" by Hata and Furukawa mentioned above.
(Akiha Shuppan) describes some methods, and introduces an emitter-coupled multivibrator, a VCO having a CMOS configuration, a VCO using an operational amplifier, etc., depending on the difference in circuit form. Next, the features of the operation principle of each method will be briefly described.

【0021】エミッタ結合マルチバイブレータでは、f
−V特性の線形性が優れており、感度のばらつきが少な
い一方で、その感度を設定するために、外付けのコンデ
ンサが必要である。CMOS構成のVCOは、少電力化
とICの高集積化も適している。オペレーショナルアン
プを用いたVCOは、感度の設定等のための外付けの抵
抗やコンデンサなどの部品が多くなる一方で、自走発振
周波数が外付けの抵抗やコンデンサの値で決まるため、
ある程度正確な自走発振周波数が必要なばいは便利であ
るが、原理的にオペレーショナルアンプのスルーレート
が発振周波数を制限するため、高い周波数では比較的高
価なオペレーショナルアンプを使う必要がある。
In the emitter-coupled multivibrator, f
While the linearity of the −V characteristic is excellent and variations in sensitivity are small, an external capacitor is required to set the sensitivity. A VCO having a CMOS structure is also suitable for low power consumption and high integration of ICs. A VCO using an operational amplifier has many parts such as external resistors and capacitors for setting the sensitivity, while the free-running oscillation frequency is determined by the values of the external resistors and capacitors.
It is convenient to have a free-running oscillation frequency that is accurate to some extent, but in principle the slew rate of an operational amplifier limits the oscillation frequency, so it is necessary to use a relatively expensive operational amplifier at high frequencies.

【0022】このような特徴をもつ各種VCOの中で、
VCOのf−V特性の線形性や感度のばらつきを考えた
場合、エミッタ結合マルチバイブレータによる方式を採
用することが多かった。
Among various VCOs having such characteristics,
Considering the linearity of the fV characteristic of the VCO and the variation in sensitivity, the method using an emitter-coupled multivibrator is often adopted.

【0023】[0023]

【発明が解決しようとする課題】従来のPLL回路で用
いていたエミッタ結合マルチバイブレータによる方式に
よるVCOは、バイポーラトランジスタを用いるため、
PLL回路のLSI化を考えると、フルカスタムLSI
などにならざるを得ず、事前に配線直前の工程までウエ
ハーを作っておき、後にユーザの要求する論理回路に合
わせて配線工程を行うだけである、ASIC(Applicat
ion Specific IC )の中でも一番普及しているCMOS
ゲートアレイに比べると、設計の手間や製造期間の点
で、大きく劣ることは否めなかった。
Since the VCO based on the method using the emitter-coupled multivibrator used in the conventional PLL circuit uses a bipolar transistor,
Considering the use of LSI for the PLL circuit, a full custom LSI
For example, a wafer is made in advance up to the step immediately before wiring, and then the wiring step is performed according to the logic circuit requested by the user.
The most popular CMOS among ion specific ICs)
Compared with the gate array, it cannot be denied that it is significantly inferior in terms of design work and manufacturing period.

【0024】また、CMOS構成のVCOは、感度のば
らつきが大きく、特に感度が設計値より大きくなった場
合は、より小さい電圧変化で同じ周波数変化が得られる
ので、ノイズに弱くなる。
Further, the VCO having the CMOS structure has a large variation in sensitivity, and particularly when the sensitivity becomes larger than the design value, the same frequency change can be obtained with a smaller voltage change, and thus the VCO is vulnerable to noise.

【0025】マスタPLL回路とデータPLL回路とを
1組とした構成でLSI化しようとすると、VCOも2
個必要となる。VCOは、前述したように、入力電圧の
値(アナログ値)に比例した周波数のクロック信号を発
生する発振器で、電源電圧の変動、設置電位の変動およ
び雑音などの影響を受け易く、それらの配置位置によっ
ては2個のVCOが互いに干渉しあい安定な動作が得ら
れない場合がある。また、VCOの出力端子の消費電力
は、出力容量をC、ハイレベルの電圧値をV、出力クロ
ック信号の周波数をfとすると、fCV2 に比例し、限
られたスペースに2個のVCOを配置し、高い周波数で
動作させると発熱が限界値に達する可能性もある。すな
わち、高速データ転送を目指し、クロック周波数が高く
なるほど2個のVCOを用いることは不利である。
If a master PLL circuit and a data PLL circuit are combined into one set to be integrated into an LSI, the VCO is also reduced to two.
You need one. As described above, the VCO is an oscillator that generates a clock signal having a frequency proportional to the value (analog value) of the input voltage, and is easily affected by fluctuations in power supply voltage, fluctuations in installation potential, noise, etc. Depending on the position, two VCOs may interfere with each other and stable operation may not be obtained. Further, the power consumption of the output terminal of the VCO is proportional to fCV 2 where C is the output capacitance, V is the high-level voltage value, and f is the frequency of the output clock signal, and two VCOs are placed in a limited space. When placed and operated at high frequencies, the heat generation may reach the limit. That is, it is disadvantageous to use two VCOs as the clock frequency increases, aiming at high-speed data transfer.

【0026】また、VCOを1個でPLL回路を構成し
ようとすると、情報再生から情報記録に以降する際、V
COの出力周波数の位相変化が少ないこと、また、デー
タPLL回路が異常な周波数で動作していないか監視す
る周波数異常検知を行うこと、さらに、周波数異常が検
知された後、基準周波数信号が得られることが必要とな
る。
Further, if a PLL circuit is constructed with one VCO, when V is changed from information reproduction to information recording, V
The phase change of the output frequency of CO is small, the frequency abnormality detection is performed to monitor whether the data PLL circuit is operating at an abnormal frequency, and the reference frequency signal is obtained after the frequency abnormality is detected. Need to be done.

【0027】そこで、本発明は、1個のCMOS構成の
VCOで構成可能であって、そのVCOの感度のばらつ
きに対応して、その応答特性を調整することが可能で、
しかも、従来のPLL回路の機能を損うことなく、PL
L回路の動作の安定化を図ることが可能なPLL回路お
よびそのPLL回路を用いた情報処理装置を提供するこ
とを目的とする。
Therefore, the present invention can be configured by one VCO having a CMOS structure, and its response characteristic can be adjusted in accordance with the variation in the sensitivity of the VCO.
Moreover, the PL can be used without impairing the function of the conventional PLL circuit.
An object of the present invention is to provide a PLL circuit capable of stabilizing the operation of the L circuit and an information processing device using the PLL circuit.

【0028】さらに、本発明は、回路の小型化、省電力
が可能で、しかも、開発期間の短縮、開発費用の低減が
可能なPLL回路を提供することを目的とする。
A further object of the present invention is to provide a PLL circuit which can be downsized and can save power, and can be shortened in development period and development cost.

【0029】[0029]

【課題を解決するための手段】本発明のPLL回路は、
情報記録媒体に対して情報の記録、再生を行う際に用い
る所定周波数のクロック信号を発生するPLL回路であ
って、基準クロック信号と、前記クロック信号との位相
を比較し、その位相差に基づく第1の位相差信号を出力
する第1の出力手段と、前記情報記録媒体から再生され
た再生クロック信号と、前記クロック信号との位相を比
較し、その位相差に基づく第2の位相差信号を出力する
第2の出力手段と、前記情報記録媒体に対して情報の記
録を行う際には、前記第1の出力手段を選択し、前記情
報記録媒体から情報の再生を行う際には、前記第2の出
力手段を選択する選択手段と、この選択手段で選択され
た1の出力手段から出力された位相差信号に基づいて、
前記所定周波数のクロック信号を発生するクロック信号
発生手段とを具備したことを特徴とする。
The PLL circuit of the present invention comprises:
A PLL circuit for generating a clock signal of a predetermined frequency used when recording and reproducing information on an information recording medium, comparing the phases of a reference clock signal and the clock signal, and based on the phase difference. A second phase difference signal based on the phase difference obtained by comparing the phases of the first output means for outputting the first phase difference signal, the reproduction clock signal reproduced from the information recording medium, and the clock signal. When outputting information to the information recording medium, the first output means is selected, and when reproducing information from the information recording medium, Based on the selection means for selecting the second output means and the phase difference signal output from the one output means selected by the selection means,
And a clock signal generating means for generating the clock signal of the predetermined frequency.

【0030】また、本発明のPLL回路は、情報記録媒
体に対して情報の記録、再生を行う際に用いる所定周波
数のクロック信号を発生する電圧制御発振器と、基準ク
ロック信号と、前記電圧制御発振器から出力されるクロ
ック信号との位相を比較し、その位相差に基づく第1の
位相差信号を出力する第1の出力手段と、前記情報記録
媒体から読み出され2値化された再生情報から抽出され
たクロック信号と、前記電圧制御発振器から出力される
クロック信号との位相を比較し、その位相差に基づく第
2の位相差信号を出力する第2の出力手段と、前記第1
の出力手段と前記第2の出力手段のうち、いずれか一方
を選択する選択手段と、前記情報記録媒体に対して情報
の記録を行う際、前記第1の出力手段を選択し、前記情
報記録媒体から情報の再生を行う際、前記第2の出力手
段を選択するよう前記選択手段を制御する第1の制御手
段と、前記選択手段で第2の出力手段が選択されたと
き、前記電圧制御発振器から出力されたクロック信号の
周波数と前記基準クロック信号の周波数とを比較して、
前記電圧制御発振器から出力されたクロック信号の周波
数異常を検出する周波数異常検出手段と、この周波数異
常検出手段で周波数異常が検出されたとき、前記選択手
段に対し前記第1の出力手段を選択するよう制御し、前
記周波数異常検出手段で周波数異常が検出されなくなっ
たときから所定時間後に前記選択手段に対し前記第2の
出力手段を選択するよう制御する第2の制御手段と、前
記選択手段で選択された出力手段から出力された位相差
信号の平滑化を行い、前記電圧制御発振器の制御電圧を
出力するフィルタ手段とを具備したことを特徴とする。
Further, the PLL circuit of the present invention comprises a voltage controlled oscillator for generating a clock signal of a predetermined frequency used when recording and reproducing information on an information recording medium, a reference clock signal, and the voltage controlled oscillator. From the binarized reproduction information read from the information recording medium, and a first output means for comparing the phase with the clock signal output from the information recording medium and outputting a first phase difference signal based on the phase difference. Second output means for comparing the phases of the extracted clock signal and the clock signal output from the voltage controlled oscillator and outputting a second phase difference signal based on the phase difference;
Selecting means for selecting one of the output means and the second output means, and for recording the information on the information recording medium, the first output means is selected to record the information. When the information is reproduced from the medium, the first control means for controlling the selecting means so as to select the second output means, and the voltage control when the second outputting means is selected by the selecting means Comparing the frequency of the clock signal output from the oscillator and the frequency of the reference clock signal,
Frequency abnormality detecting means for detecting a frequency abnormality of the clock signal output from the voltage controlled oscillator, and when the frequency abnormality detecting means detects a frequency abnormality, selects the first output means for the selecting means. And a second control unit that controls the selection unit to select the second output unit after a predetermined time from when the frequency abnormality detection unit no longer detects the frequency abnormality. Filter means for smoothing the phase difference signal output from the selected output means and outputting the control voltage of the voltage controlled oscillator.

【0031】また、本発明PLL回路は、情報記録媒体
に対して情報の記録、再生を行う際に用いる所定周波数
のクロック信号を発生する電圧制御発振器と、基準クロ
ック信号を所定の分周比で分周して分周クロック信号を
出力する分周手段と、この分周手段から出力された分周
クロック信号と、前記電圧制御発振器から出力されるク
ロック信号との位相を比較し、その位相差に基づく第1
の位相差信号を出力する第1の出力手段と、前記情報記
録媒体から読み出され2値化された再生情報から抽出さ
れたクロック信号と、前記電圧制御発振器から出力され
るクロック信号との位相を比較し、その位相差に基づく
第2の位相差信号を出力する第2の出力手段と、前記第
1の出力手段と前記第2の出力手段のうち、いずれか一
方を選択する選択手段と、前記情報記録媒体に対して情
報の記録を行う際、前記第1の出力手段を選択し、前記
情報記録媒体から情報の再生を行う際、前記第2の出力
手段を選択するよう前記選択手段を制御する第1の制御
手段と、前記選択手段で第2の出力手段が選択されたと
き、前記分周手段に対し、前記電圧制御発振器から出力
されるクロック信号をもとにした分周タイミングで分周
された分周信号を出力するように制御する第2の制御手
段と、前記選択手段で選択された出力手段から出力され
た位相差信号の平滑化を行い、前記電圧制御発振器の制
御電圧を出力するフィルタ手段とを具備したことを特徴
とする。
Further, the PLL circuit of the present invention has a voltage controlled oscillator for generating a clock signal of a predetermined frequency used for recording and reproducing information on an information recording medium, and a reference clock signal at a predetermined frequency division ratio. Dividing means for dividing and outputting a divided clock signal, the divided clock signal output from the dividing means and the clock signal output from the voltage controlled oscillator are compared in phase, and the phase difference is obtained. First based on
Of the phase difference signal, the clock signal extracted from the binarized reproduction information read from the information recording medium, and the phase of the clock signal output from the voltage controlled oscillator. And a second output means for outputting a second phase difference signal based on the phase difference, and a selection means for selecting one of the first output means and the second output means. Selecting means for selecting the first output means when recording information on the information recording medium, and selecting the second output means when reproducing information from the information recording medium And a frequency dividing timing based on a clock signal output from the voltage controlled oscillator for the frequency dividing means when the second output means is selected by the selecting means. The divided signal divided by And a filter means for smoothing the phase difference signal output from the output means selected by the selecting means and outputting the control voltage of the voltage controlled oscillator. It is characterized by having done.

【0032】また、本発明の情報処理装置は、情報記録
媒体に対して、1個の電圧制御発振器から出力される所
定周波数のクロック信号に基づき情報の記録および再生
を行う情報処理装置であって、基準クロック信号と、前
記電圧制御発振器から出力されるクロック信号との位相
を比較し、その位相差に基づく第1の位相差信号を出力
する第1の出力手段と、前記情報記録媒体から読み出さ
れ2値化された再生情報から抽出されたクロック信号
と、前記電圧制御発振器から出力されるクロック信号と
の位相を比較し、その位相差に基づく第2の位相差信号
を出力する第2の出力手段と、前記第1の出力手段と前
記第2の出力手段のうち、いずれか一方を選択する選択
手段と、前記情報記録媒体に対して情報の記録を行う
際、前記第1の出力手段を選択し、前記情報記録媒体か
ら情報の再生を行う際、前記第2の出力手段を選択する
よう前記選択手段を制御する制御手段と、前記選択手段
で選択された出力手段から出力された位相差信号を、所
定の遮断周波数に応じて平滑化を行い、前記電圧制御発
振器の制御電圧を出力するフィルタ手段と、このフィル
タ手段の遮断周波数を変化させて、前記電圧制御発振器
の入出力応答特性を調整する調整手段とを具備したこと
を特徴とする。
The information processing apparatus of the present invention is an information processing apparatus for recording and reproducing information on an information recording medium based on a clock signal of a predetermined frequency output from one voltage controlled oscillator. Reading from the information recording medium, first output means for comparing the phases of the reference clock signal and the clock signal output from the voltage controlled oscillator, and outputting a first phase difference signal based on the phase difference. A second phase difference signal that compares the phases of the clock signal extracted from the output binarized reproduction information with the clock signal output from the voltage controlled oscillator, and outputs a second phase difference signal based on the phase difference. Output means, a selection means for selecting one of the first output means and the second output means, and the first output when recording information on the information recording medium. hand Is selected and the information is reproduced from the information recording medium, the control means for controlling the selecting means to select the second output means and the position output from the output means selected by the selecting means. The phase difference signal is smoothed according to a predetermined cutoff frequency, and the filter means for outputting the control voltage of the voltage controlled oscillator, and the cutoff frequency of the filter means are changed to input / output response characteristics of the voltage controlled oscillator. And adjusting means for adjusting.

【0033】また、本発明の情報処理装置は、情報記録
媒体に対して、1個の電圧制御発振器から出力される所
定周波数のクロック信号に基づき情報の記録および再生
を行う情報処理装置であって、基準クロック信号と、前
記電圧制御発振器から出力されるクロック信号との位相
を比較し、その位相差に基づく第1の位相差信号を出力
する第1の出力手段と、前記情報記録媒体から読み出さ
れ2値化された再生情報から抽出されたクロック信号
と、前記電圧制御発振器から出力されるクロック信号と
の位相を比較し、その位相差に基づく第2の位相差信号
を出力する第2の出力手段と、前記第1の出力手段と前
記第2の出力手段のうち、いずれか一方を選択する選択
手段と、前記情報記録媒体に対して情報の記録を行う
際、前記第1の出力手段を選択し、前記情報記録媒体か
ら情報の再生を行う際、前記第2の出力手段を選択する
よう前記選択手段を制御する第1の制御手段と、前記選
択手段で第2の出力手段が選択されたとき、前記電圧制
御発振器から出力されたクロック信号の周波数と前記基
準クロック信号の周波数とを比較して、前記電圧制御発
振器から出力されたクロック信号の周波数異常を検出す
る周波数異常検出手段と、この周波数異常検出手段で周
波数異常が検出されたとき、前記選択手段に対し前記第
1の出力手段を選択するよう制御し、前記周波数異常検
出手段で周波数異常が検出されなくなったときから所定
時間後に前記選択手段に対し前記第2の出力手段を選択
するよう制御する第2の制御手段と、前記選択手段で選
択された出力手段から出力された位相差信号の平滑化を
行い、前記電圧制御発振器の制御電圧を出力するフィル
タ手段とを具備したことを特徴とする。
The information processing apparatus of the present invention is an information processing apparatus for recording and reproducing information on an information recording medium based on a clock signal of a predetermined frequency output from one voltage controlled oscillator. Reading from the information recording medium, first output means for comparing the phases of the reference clock signal and the clock signal output from the voltage controlled oscillator, and outputting a first phase difference signal based on the phase difference. A second phase difference signal that compares the phases of the clock signal extracted from the output binarized reproduction information with the clock signal output from the voltage controlled oscillator, and outputs a second phase difference signal based on the phase difference. Output means, a selection means for selecting one of the first output means and the second output means, and the first output when recording information on the information recording medium. hand Is selected to reproduce the information from the information recording medium, the first control unit controls the selection unit to select the second output unit, and the selection unit selects the second output unit. And a frequency abnormality detecting means for detecting a frequency abnormality of the clock signal output from the voltage controlled oscillator by comparing the frequency of the clock signal output from the voltage controlled oscillator with the frequency of the reference clock signal. When the frequency abnormality detecting means detects a frequency abnormality, the selecting means is controlled to select the first output means, and the frequency abnormality detecting means stops detecting the frequency abnormality for a predetermined time. Second control means for controlling the selection means to select the second output means later, and a phase difference output from the output means selected by the selection means. Performs smoothing No., characterized by comprising a filter means for outputting a control voltage of the voltage controlled oscillator.

【0034】さらに、本発明の情報処理装置は、情報記
録媒体に対して、1個の電圧制御発振器から出力される
所定周波数のクロック信号に基づき情報の記録および再
生を行う情報処理装置であって、基準クロック信号を所
定の分周比で分周して分周クロック信号を出力する分周
手段と、この分周手段から出力された分周クロック信号
と、前記電圧制御発振器から出力されるクロック信号と
の位相を比較し、その位相差に基づく第1の位相差信号
を出力する第1の出力手段と、前記情報記録媒体から読
み出され2値化された再生情報から抽出されたクロック
信号と、前記電圧制御発振器から出力されるクロック信
号との位相を比較し、その位相差に基づく第2の位相差
信号を出力する第2の出力手段と、前記第1の出力手段
と前記第2の出力手段のうち、いずれか一方を選択する
選択手段と、前記情報記録媒体に対して情報の記録を行
う際、前記第1の出力手段を選択し、前記情報記録媒体
から情報の再生を行う際、前記第2の出力手段を選択す
るよう前記選択手段を制御する第1の制御手段と、前記
選択手段で第2の出力手段が選択されたとき、前記分周
手段に対し、前記電圧制御発振器から出力されるクロッ
ク信号をもとにした分周タイミングで分周された分周信
号を出力するように制御する第2の制御手段と、前記選
択手段で選択された出力手段から出力された位相差信号
の平滑化を行い、前記電圧制御発振器の制御電圧を出力
するフィルタ手段とを具備したことを特徴とする。
Further, the information processing apparatus of the present invention is an information processing apparatus for recording and reproducing information on an information recording medium based on a clock signal of a predetermined frequency output from one voltage controlled oscillator. A dividing means for dividing the reference clock signal by a predetermined dividing ratio to output the divided clock signal, a divided clock signal outputted from the dividing means, and a clock outputted from the voltage controlled oscillator. A first output means for comparing the phase with the signal and outputting a first phase difference signal based on the phase difference; and a clock signal extracted from the binarized reproduction information read from the information recording medium. And a clock signal output from the voltage controlled oscillator, and outputs a second phase difference signal based on the phase difference between the clock signal output from the voltage controlled oscillator, the second output means, the first output means, and the second output means. Output Selecting means for selecting any one of the stages, and when recording information on the information recording medium, selecting the first output means and reproducing information from the information recording medium, First control means for controlling the selecting means to select the second output means; and when the selecting means selects the second output means, the voltage control oscillator is supplied to the frequency dividing means from the voltage controlled oscillator. Second control means for controlling so as to output a frequency-divided signal that is frequency-divided at frequency-division timing based on the clock signal that is output, and the phase difference output from the output means selected by the selection means. And a filter means for smoothing the signal and outputting the control voltage of the voltage controlled oscillator.

【0035】[0035]

【作用】分周手段で基準クロック信号を所定の分周比で
分周して分周クロック信号を出力し、第1の出力手段
で、前記分周クロック信号と、電圧制御発振器から出力
されるクロック信号との位相を比較し、その位相差に基
づく第1の位相差信号を出力し、第2の出力手段で、情
報記録媒体から読み出され2値化された再生情報から抽
出されたクロック信号と、前記電圧制御発振器から出力
されるクロック信号との位相を比較し、その位相差に基
づく第2の位相差信号を出力し、前記情報記録媒体に対
して情報の記録を行う際、前記第1の出力手段を選択
し、前記情報記録媒体から情報の再生を行う際、前記第
2の出力手段を選択し、その選択された方の出力手段か
ら出力される位相差信号を、フィルタ手段に通して、所
定の遮断周波数に応じて平滑化を行い、前記電圧制御発
振器の制御電圧を出力し、このフィルタ手段の遮断周波
数を前記電圧制御発振器の入出力応答特性に応じて変化
させることにより、前記電圧制御発振器の感度のばらつ
きが調整できる。
The dividing means divides the reference clock signal by a predetermined dividing ratio to output the divided clock signal, and the first outputting means outputs the divided clock signal and the voltage controlled oscillator. A clock that is compared with the phase of the clock signal, outputs a first phase difference signal based on the phase difference, and is extracted from the binarized reproduction information read from the information recording medium by the second output means. When a signal is compared with the phase of a clock signal output from the voltage controlled oscillator and a second phase difference signal based on the phase difference is output to record information on the information recording medium, When the first output means is selected and information is reproduced from the information recording medium, the second output means is selected and the phase difference signal output from the selected output means is filtered by the filter means. Through the specified cutoff frequency Smoothing is performed, the control voltage of the voltage controlled oscillator is output, and the cutoff frequency of the filter means is changed in accordance with the input / output response characteristics of the voltage controlled oscillator to adjust the variation in the sensitivity of the voltage controlled oscillator. it can.

【0036】また、前記第2の出力手段が選択されたと
き、前記電圧制御発振器から出力されたクロック信号の
周波数と前記基準クロック信号の周波数とを比較して、
前記電圧制御発振器から出力されたクロック信号の周波
数異常を検出し、周波数異常が検出されたとき、前記第
1の出力手段を選択するよう制御し、周波数異常が検出
されなくなったときから所定時間後に前記第2の出力手
段を選択するよう制御することにより、情報再生時に周
波数異常が発生したとも、情報再生の際に基準となるク
ロック信号を得ることができ、PLL回路の動作の安定
化を図ることが可能となる。
When the second output means is selected, the frequency of the clock signal output from the voltage controlled oscillator is compared with the frequency of the reference clock signal,
A frequency abnormality of the clock signal output from the voltage controlled oscillator is detected, and when the frequency abnormality is detected, the first output unit is controlled to be selected, and after a predetermined time from when the frequency abnormality is not detected. By controlling the second output means to be selected, even if a frequency abnormality occurs during information reproduction, a clock signal that serves as a reference during information reproduction can be obtained, and the operation of the PLL circuit is stabilized. It becomes possible.

【0037】また、第2の出力手段が選択されたとき、
前記分周手段に対し、前記電圧制御発振器から出力され
るクロック信号をもとにした分周タイミングで分周され
た分周信号を出力するよう制御することにより、情報再
生から情報記録に以降する際、前記電圧制御発振器から
出力されるクロック信号の位相変化を少なくすることが
でき、PLL回路の動作の安定化を図ることが可能とな
る。
When the second output means is selected,
By controlling the frequency dividing means to output a frequency-divided signal that is frequency-divided at frequency-dividing timing based on the clock signal output from the voltage-controlled oscillator, information reproduction to information recording are performed thereafter. At this time, the phase change of the clock signal output from the voltage controlled oscillator can be reduced, and the operation of the PLL circuit can be stabilized.

【0038】さらに、PLL回路の各手段をCMOS素
子による1チップのLSIによって構成したことによ
り、回路の小型化、省電力が可能で、しかも、開発期間
の短縮、開発費用の低減が可能となる。
Further, since each means of the PLL circuit is composed of a one-chip LSI composed of CMOS elements, the circuit can be downsized and power can be saved, and the development period and the development cost can be reduced. .

【0039】[0039]

【実施例】以下、本発明の一実施例について図面を参照
して説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

【0040】図1は、光ディスク装置の構成を概略的に
示したものである。この光ディスク装置は、光ディスク
1に対し集束光を用いて情報の記録(データライト)、
あるいは、記録されている情報の再生(データリード)
を行うものである。
FIG. 1 schematically shows the structure of an optical disk device. This optical disk device records information (data write) on the optical disk 1 using focused light,
Alternatively, reproduction of recorded information (data read)
Is to do.

【0041】光ディスク1は、例えばガラスあるいはプ
ラスチック等で円盤状に形成された基盤の表面にテルル
あるいはビスマス等の金属被膜層がドーナツ型にコーテ
ィングされて構成され、また、半径方向には、ほぼ一定
密度で情報を記録するための複数のトラックが設けられ
ており、このトラックの半径に応じて、情報を記録する
ときに用いられるクロック信号の周波数を変化させて情
報の記録がおこなわれている。尚、このような記録方法
をMCAV(Modified Constant A
ngular Velocity)と呼ぶ。
The optical disc 1 is formed by coating a metal coating layer of tellurium, bismuth or the like in a donut shape on the surface of a disk-shaped substrate made of, for example, glass or plastic, and is substantially constant in the radial direction. A plurality of tracks for recording information at a density are provided, and information is recorded by changing the frequency of a clock signal used for recording information according to the radius of the tracks. In addition, such a recording method is applied to MCAV (Modified Constant A).
It is referred to as an integer velocity).

【0042】この光ディスク1は、スピンドルモータ2
によって、例えば、一定の速度で回転させる。このスピ
ンドルモータ2は、スピンドルモータ制御回路3によっ
て制御されている。
This optical disc 1 has a spindle motor 2
By, for example, rotating at a constant speed. The spindle motor 2 is controlled by a spindle motor control circuit 3.

【0043】光ディスク1に対する情報の記録、再生
は、光ヘッド2によって行われるようになっている。こ
の光ヘッド4では、図示しない対物レンズがワイヤある
いは板ばねによって支持されており、この対物レンズ
は、図示しない駆動コイルによってフォーカシング方向
(レンズの光軸方向)およびトラッキング方向(レンズ
の光軸と直交する方向)に移動可能になっている。
Recording and reproduction of information with respect to the optical disk 1 are performed by the optical head 2. In this optical head 4, an objective lens (not shown) is supported by a wire or a leaf spring, and this objective lens is driven by a drive coil (not shown) in the focusing direction (optical axis direction of the lens) and the tracking direction (orthogonal to the optical axis of the lens). Direction).

【0044】また、レーザ駆動回路5によって、光ヘッ
ド4内の図示しない半導体レーザ発振器が駆動され、レ
ーザ光を発すると、このレーザ光は図示しないコリメー
タレンズ、ハーフプリズムを介して、前記対物レンズで
集束され、光ディスク1に照射される。また、この光デ
ィスク1からの反射光は、前記対物レンズ、前記ハーフ
プリズム、図示しない集光レンズ、シリンドリカルレン
ズを介して、図示しない4分割された光検出器に導かれ
る。
Further, the laser driving circuit 5 drives a semiconductor laser oscillator (not shown) in the optical head 4 to emit a laser beam, and this laser beam is passed through a collimator lens (not shown) and a half prism to the objective lens. It is focused and irradiated onto the optical disc 1. Further, the reflected light from the optical disc 1 is guided to a four-part photodetector (not shown) via the objective lens, the half prism, a condenser lens (not shown), and a cylindrical lens.

【0045】レーザ駆動回路5からは、レーザ光の発光
強度に比例した電流が半導体レーザ発振器に供給され
る。光ディスク1には読取り時に照射するレーザ光より
十分大きな光強度をもつレーザ光を照射しマークを記録
する。読取り時のレーザ光強度は記録マークが劣化しな
いような強度とする。
From the laser driving circuit 5, a current proportional to the emission intensity of laser light is supplied to the semiconductor laser oscillator. A mark is recorded on the optical disk 1 by irradiating it with a laser beam having a light intensity sufficiently higher than that of the laser beam irradiated during reading. The laser light intensity during reading should be such that the recording mark does not deteriorate.

【0046】光ヘッド4は、リニアモータ6の駆動コイ
ルに固定され、このリニアモータ6はリニアモータ駆動
回路7に接続されていて、この駆動コイルがリニアモー
タ駆動回路7によって励磁されることにより、光ヘッド
4は光ディスク1の半径方向に移動するようになってい
る。
The optical head 4 is fixed to a drive coil of a linear motor 6, the linear motor 6 is connected to a linear motor drive circuit 7, and the drive coil is excited by the linear motor drive circuit 7, The optical head 4 is adapted to move in the radial direction of the optical disc 1.

【0047】リニアモータ制御回路8は、リニアモータ
駆動回路7に接続されていて、シーク時の駆動電流値や
波形等を制御するものである。
The linear motor control circuit 8 is connected to the linear motor drive circuit 7 and controls the drive current value, waveform, etc. at the time of seek.

【0048】このように、リニアモータ6により光ヘッ
ド4は光ディスク1の半径方向の粗い移動が行われる。
このときのリニアモータ6の速度、位置、移動方向検出
は例えばスケールと呼ばれる等間隔のスリットにより行
なわれる。スケールのスリット間隔は例えば約200μ
mで、スリット1周期を4分割で制御でき、例えばトラ
ック間隔は1.6μmなのでリニアモータはスケールに
より30トラック程度の精度で制御する。
In this way, the optical head 4 is roughly moved in the radial direction of the optical disk 1 by the linear motor 6.
At this time, the speed, position, and moving direction of the linear motor 6 are detected by slits at equal intervals called a scale, for example. The slit spacing of the scale is, for example, about 200μ
In m, one slit cycle can be controlled in four divisions. For example, since the track interval is 1.6 μm, the linear motor is controlled by a scale with an accuracy of about 30 tracks.

【0049】光ヘッド位置検出器9は、光ディスク1上
の光ヘッド4の位置を検出するものである。その方法と
しては、たとえばスケールにより光ヘッド4に取り付け
た発光素子(図示せず)からの光を遮断することにより
絶対速度を検出し、その速度を積分することにより光ヘ
ッド4の位置を検出する。あるいは、光ヘッド4が光デ
ィスク1の最内周位置に存在していることを検出するス
タート位置検出センサ、および、光ヘッド4が光ディス
ク1の最外周位置に存在していることを検出するエンド
位置センサなどを用いる方法もある。
The optical head position detector 9 detects the position of the optical head 4 on the optical disk 1. As a method thereof, for example, an absolute speed is detected by blocking light from a light emitting element (not shown) attached to the optical head 4 by a scale, and the position of the optical head 4 is detected by integrating the speed. . Alternatively, a start position detection sensor that detects that the optical head 4 is located at the innermost peripheral position of the optical disc 1, and an end position that detects that the optical head 4 is located at the outermost peripheral position of the optical disc 1. There is also a method of using a sensor or the like.

【0050】トラッキング制御ループは、トラッキング
エラー検出回路10、位相補償回路11、スイッチ1
2、加算器13、トラッキング制御回路14、光ヘッド
4内の対物レンズをトラッキング方向に移動させる駆動
コイル(図示せず)から構成されている。
The tracking control loop includes a tracking error detection circuit 10, a phase compensation circuit 11 and a switch 1.
2, an adder 13, a tracking control circuit 14, and a drive coil (not shown) for moving the objective lens in the optical head 4 in the tracking direction.

【0051】トラッキングエラー検出回路10は、光ヘ
ッド4内の4分割光検出器(図示せず)からの4つの出
力に対し加、減、除算含む演算を行ない、トラッキング
エラー信号を生成し、位相補償回路11に出力するもの
である。
The tracking error detection circuit 10 performs operations including addition, subtraction, and division on four outputs from a four-division photodetector (not shown) in the optical head 4 to generate a tracking error signal and phase. It is output to the compensation circuit 11.

【0052】位相補償回路11では、トラッキングエラ
ー信号を基に、光ヘッド4内の対物レンズをトラッキン
グ方向に移動させる駆動コイルを安定に動作させる働き
をするものである。
The phase compensating circuit 11 functions to stably operate the drive coil for moving the objective lens in the optical head 4 in the tracking direction based on the tracking error signal.

【0053】スイッチ12は、後述するCPU50から
の制御信号に従って開閉動作することで、トラッキング
制御ループを切断、接続するものである。このスイッチ
12は、例えば、シーク時にはトラッキング制御ループ
を切断し、光ヘッド4の目標トラックへ乗り込みが終了
するとトラッキング制御ループを接続するなどの働きを
する。
The switch 12 opens and closes in accordance with a control signal from the CPU 50, which will be described later, to disconnect and connect the tracking control loop. The switch 12 has a function of, for example, disconnecting the tracking control loop at the time of seek and connecting the tracking control loop when the optical head 4 finishes moving into the target track.

【0054】加算器13は、位相補償回路11から出力
されたアナログ信号の電圧値およびD/A変換器20か
ら出力されたアナログ信号の電圧値を加算して得られた
電圧値のアナログ信号を出力するものである。
The adder 13 adds the voltage value of the analog signal output from the phase compensation circuit 11 and the voltage value of the analog signal output from the D / A converter 20 to obtain the analog signal of the voltage value. It is what is output.

【0055】トラッキング制御回路14は、加算器13
から出力されたアナログ信号の電圧値に応じた駆動電流
を光ヘッド4内の対物レンズをトラッキング方向に移動
させる駆動コイルに供給するものである。
The tracking control circuit 14 includes an adder 13
The drive current corresponding to the voltage value of the analog signal output from the device is supplied to the drive coil for moving the objective lens in the optical head 4 in the tracking direction.

【0056】フォーカシング制御ループは、フォーカシ
ングエラー検出回路15、位相補償回路16、スイッチ
17、加算器18、フォーカシング制御回路19、光ヘ
ッド4内の対物レンズをフォーカシング方向に移動させ
る駆動コイル(図示せず)から構成されている。
The focusing control loop includes a focusing error detection circuit 15, a phase compensation circuit 16, a switch 17, an adder 18, a focusing control circuit 19, and a drive coil (not shown) for moving the objective lens in the optical head 4 in the focusing direction. ).

【0057】フォーカシングエラー検出回路15は、光
ヘッド4内の4分割光検出器(図示せず)からの4つの
出力に対し加、減、除算含む演算を行ない、フォーカシ
ングエラー信号を生成し、位相補償回路16に出力する
ものである。
The focusing error detection circuit 15 performs arithmetic operations including addition, subtraction, and division on four outputs from a four-division photodetector (not shown) in the optical head 4 to generate a focusing error signal, It is output to the compensation circuit 16.

【0058】位相補償回路16は、フォーカシングエラ
ー信号を基に、光ヘッド4内の対物レンズをフォーカシ
ング方向に移動させる駆動コイルを安定に動作させる働
きをするものである。
The phase compensating circuit 16 functions to stably operate the drive coil for moving the objective lens in the optical head 4 in the focusing direction based on the focusing error signal.

【0059】スイッチ17は、CPU50からの制御信
号に従って開閉動作することで、フォーカシング制御ル
ープを切断、接続するものである。このスイッチ17
は、例えば、シーク時にはフォーカシング制御ループを
切断し、光ヘッド4の目標トラックへ乗り込みが終了す
るとフォーカシング制御ループを接続するなどの働きを
する。
The switch 17 opens and closes in accordance with a control signal from the CPU 50 to disconnect and connect the focusing control loop. This switch 17
Has a function of, for example, disconnecting the focusing control loop at the time of seek and connecting the focusing control loop when the optical head 4 finishes moving into the target track.

【0060】加算器18は、位相補償回路16から出力
されたアナログ信号の電圧値およびD/A変換器20か
ら出力されたアナログ信号の電圧値を加算して得られた
電圧値のアナログ信号を出力するものである。
The adder 18 adds the voltage value of the analog signal output from the phase compensation circuit 16 and the voltage value of the analog signal output from the D / A converter 20 to obtain the analog signal of the voltage value obtained. It is what is output.

【0061】フォーカシング制御回路19は、加算器1
8から出力されたアナログ信号の電圧値に応じた駆動電
流を光ヘッド4内の対物レンズをフォーカシング方向に
移動させる駆動コイルに供給するものである。
The focusing control circuit 19 includes an adder 1
The drive current corresponding to the voltage value of the analog signal output from the reference numeral 8 is supplied to the drive coil for moving the objective lens in the optical head 4 in the focusing direction.

【0062】D/A変換器20は、CPU50からの制
御信号であるデジタル信号をアナログ信号に変換するも
のである。
The D / A converter 20 converts a digital signal, which is a control signal from the CPU 50, into an analog signal.

【0063】変調器21は、後述するフォーマッタ41
から送られる光ディスク1に記録するためのデータを記
録に適した信号、例えば、(1−7)RLL変調データ
に変調するものである。
The modulator 21 is a formatter 41 which will be described later.
The data to be recorded on the optical disc 1 sent from the device is modulated into a signal suitable for recording, for example, (1-7) RLL modulation data.

【0064】レーザ駆動回路5は、変調器21により変
調された(1−7)RLL変調データにより、光ヘッド
4内の半導体レーザ発振器を駆動する。
The laser drive circuit 5 drives the semiconductor laser oscillator in the optical head 4 with the (1-7) RLL modulation data modulated by the modulator 21.

【0065】水晶発振器30は、装置全体の基準となる
クロック信号を発生するもので、例えば、発振周波数が
8MHzのクロック信号を出力する。
The crystal oscillator 30 generates a clock signal serving as a reference for the entire apparatus, and outputs a clock signal having an oscillation frequency of 8 MHz, for example.

【0066】PLL回路31は、破線に囲まれた部分
で、LSI化されて1つのパッケージ内におさめられる
ものである。このPLL回路31は、nチャンネルおよ
びpチャンネルCMOSトランジスタで構成される基本
セルが格子状に配列されたウェーハをあらかじめ作って
おき、与えられた回路に従って、基本セル間の配線パタ
ーンだけを決めることによって、LSI化が実現できる
ゲートアレイ、特に、CMOSゲートアレイで構成され
るものである。その特徴は、他のLSIと比較して、配
線工程だけでよいので開発期間が大幅に短縮され、また
開発費も安いということである。
The PLL circuit 31 is a portion surrounded by a broken line and is made into an LSI and is contained in one package. In this PLL circuit 31, a wafer in which basic cells composed of n-channel and p-channel CMOS transistors are arranged in a grid is prepared in advance, and only a wiring pattern between the basic cells is determined according to a given circuit. , A gate array capable of realizing an LSI, particularly a CMOS gate array. The feature is that compared with other LSIs, only the wiring process is required, so that the development period is greatly shortened and the development cost is low.

【0067】このPLL回路31は、マスタPLL回路
およびデータPLL回路から構成される。
The PLL circuit 31 is composed of a master PLL circuit and a data PLL circuit.

【0068】マスタPLL回路は、主に、位相比較器3
4、フィルタ32、VCO35から構成される。
The master PLL circuit is mainly composed of the phase comparator 3
4, a filter 32, and a VCO 35.

【0069】位相比較器34は、入力波形が周期的な場
合に用いる位相比較器で、基準クロックとなる水晶発振
器30からのクロック信号を分周したものとVCO35
から出力されたクロック信号を分周したものとの位相を
比較して、その位相差をパルス幅とする位相差信号を出
力するものである。この位相比較器34を以下の説明に
おいてプルイン型位相比較器34とも呼ぶ。
The phase comparator 34 is a phase comparator used when the input waveform is periodic, and is obtained by dividing the frequency of the clock signal from the crystal oscillator 30, which is the reference clock, and the VCO 35.
It compares the phase of the clock signal output from the frequency-divided one and outputs the phase difference signal with the phase difference as the pulse width. This phase comparator 34 will also be referred to as a pull-in type phase comparator 34 in the following description.

【0070】フィルタ32は、主に、コンデンサおよび
抵抗から構成され、位相比較器34から出力される位相
差信号の低域周波数帯のみを通過させて平滑化する低域
フィルタ処理を実行するものである。
The filter 32 is mainly composed of a capacitor and a resistor, and executes a low-pass filtering process in which only the low-frequency band of the phase difference signal output from the phase comparator 34 is passed and smoothed. is there.

【0071】VCO35は、フィルタ32の出力信号の
電圧値に比例した周波数のクロック信号、すなわち、マ
スタクロック信号MCLKを出力するものである。
The VCO 35 outputs a clock signal having a frequency proportional to the voltage value of the output signal of the filter 32, that is, the master clock signal MCLK.

【0072】このように、マスタPLL回路は、水晶発
振器30から得られる高い精度で一定周期のクロック信
号を分周した信号と、VCO35からの出力であるクロ
ック信号を分周した信号との位相比較を行い、その位相
差が「0」になるようにフィードバックループが構成さ
れている。
As described above, the master PLL circuit compares the phase of the signal obtained by dividing the clock signal of the constant cycle obtained from the crystal oscillator 30 with high accuracy and the signal obtained by dividing the clock signal which is the output from the VCO 35. The feedback loop is configured so that the phase difference becomes “0”.

【0073】データPLL回路は、主に、位相比較器3
6、フィルタ32、VCO35から構成される。
The data PLL circuit is mainly composed of the phase comparator 3
6, a filter 32, and a VCO 35.

【0074】位相比較機器36は、入力波形が非周期
的、即ち歯抜けの信号の場合に用いる位相比較器で、V
CO35からの出力クロックと後述する2値化回路39
からの2値化信号との位相を比較し、その位相差に応じ
た出力信号(位相差信号)を出力するものである。この
ような機能の位相比較器をロックイン型位相比較器と呼
ぶ。
The phase comparator 36 is a phase comparator used when the input waveform is an aperiodic signal, that is, a signal with missing teeth.
Output clock from CO 35 and binarization circuit 39 described later
It compares the phase with the binarized signal from and outputs an output signal (phase difference signal) corresponding to the phase difference. A phase comparator having such a function is called a lock-in type phase comparator.

【0075】フィルタ32は、主に、コンデンサおよび
抵抗から構成され、位相比較器36から出力される出力
信号の低域周波数帯のみを通過させて平滑化する低域フ
ィルタ処理を実行するものである。
The filter 32 is mainly composed of a capacitor and a resistor, and executes a low-pass filtering process for passing and smoothing only the low-frequency band of the output signal output from the phase comparator 36. .

【0076】VCO37は、フィルタ32からの出力信
号の電圧値に比例した周波数のクロック信号を出力する
ものである。
The VCO 37 outputs a clock signal having a frequency proportional to the voltage value of the output signal from the filter 32.

【0077】このように、データPLL回路は、光ディ
スク1から読み取った再生信号を2値化して得られる2
値化信号の、例えば、立上がりエッジと、VCO35か
らの出力であるクロック信号との位相比較を行い、その
位相差がほぼ「0」になるようにフィードバックループ
が構成されていて、再生信号に同期したクロック信号を
得るものである。
As described above, the data PLL circuit is obtained by binarizing the reproduction signal read from the optical disk 1
For example, a feedback loop is configured such that the rising edge of the binarized signal and the clock signal output from the VCO 35 are compared in phase, and a feedback loop is configured so that the phase difference becomes almost “0” and synchronized with the reproduction signal. To obtain the clock signal.

【0078】再生アンプ38は、光ヘッド4内の図示し
ない光検出器からの再生信号を増幅するもので、この増
幅された再生信号は2値化回路39に送られる。
The reproduction amplifier 38 amplifies a reproduction signal from a photodetector (not shown) in the optical head 4, and the amplified reproduction signal is sent to the binarization circuit 39.

【0079】2値化回路39は、再生アンプ38から送
られた再生信号に対して2値化を行って、2値化された
再生信号(2値化信号)を出力するものである。すなわ
ち、位相比較器36から出力される位相差信号をもとに
スライスレベルを制御するためのスライスレベル制御信
号を生成し、このスライスレベル制御信号に従って、適
正なスライスレベルの電圧を保持しながら再生アンプ3
8から送られた再生信号を2値化するものである。ま
た、他の2値化を行う方法としては、再生アンプ38か
らの再生信号を2回微分し、その信号のゼロクロス点を
2値化信号の反転タイミングとする方法もある。
The binarization circuit 39 binarizes the reproduction signal sent from the reproduction amplifier 38 and outputs a binarized reproduction signal (binarization signal). That is, a slice level control signal for controlling the slice level is generated based on the phase difference signal output from the phase comparator 36, and the slice level control signal is used to reproduce the slice level control signal while maintaining an appropriate slice level voltage. Amplifier 3
The binarization is performed on the reproduction signal sent from the No. 8. As another method of binarizing, there is also a method of differentiating the reproduced signal from the reproducing amplifier 38 twice and setting the zero-cross point of the signal as the inversion timing of the binary signal.

【0080】ここで、スライスレベルを制御する方法に
ついては、例えば、特願平6−76358号に記載され
ているので、ここでは説明は省略する。
Here, the method of controlling the slice level is described in, for example, Japanese Patent Application No. 6-76358, and therefore its explanation is omitted here.

【0081】2値化回路39で出力された2値化信号は
PLL回路31のデータPLL回路に入力され、ここ
で、マーク長記録の場合、2値信号のエッジに位相同期
したクロック信号と、そのタイミングに同期させた2値
化信号が出力される。
The binarized signal output from the binarization circuit 39 is input to the data PLL circuit of the PLL circuit 31. Here, in the case of mark length recording, a clock signal phase-synchronized with the edge of the binary signal, A binary signal synchronized with the timing is output.

【0082】復調器40には、PLL回路31から出力
されたクロック信号と、例えば、(1−7)RLL変調
データである2値化信号とが入力され、2値化信号を復
調するものである。ここで、RLL(Run Length Limit
ted )変調データとは、そのデータ列において、「1」
と「1」の間の「0」の数が制限されていて、「1」と
「1」の連続は生じない。「1」と「1」の間の「0」
の数は(1−7)RLL変調データの場合、1〜7個と
なり、従って、RLL変調を行う前のデータ2ビットは
RLL変調を行うと3ビットに変換される。復調器40
では、このような原理に基づき、PLL回路31から出
力された2値化信号を復調した再生データを出力すると
ともに、その再生データを判別するためクロック信号を
出力する。尚、復調器40から出力されるクロック信号
はPLL回路31から出力されるクロック信号に同期し
たものである。
The clock signal output from the PLL circuit 31 and, for example, a binarized signal which is (1-7) RLL modulated data are input to the demodulator 40 to demodulate the binarized signal. is there. Here, RLL (Run Length Limit)
ted) modulated data is "1" in the data string.
The number of "0s" between "1" and "1" is limited, and the sequence of "1" and "1" does not occur. "0" between "1" and "1"
In the case of (1-7) RLL modulation data, the number is 1 to 7. Therefore, 2 bits of data before RLL modulation are converted to 3 bits when RLL modulation is performed. Demodulator 40
Then, based on such a principle, the reproduced data obtained by demodulating the binarized signal output from the PLL circuit 31 is output, and the clock signal for determining the reproduced data is output. The clock signal output from the demodulator 40 is synchronized with the clock signal output from the PLL circuit 31.

【0083】フォーマッタ41には、復調器40からの
再生データおよびその再生データを判別するためのクロ
ック信号が入力され、再生データから各種同期コード、
エラー訂正コード、ユーザデータ等が分離される。すな
わち、再生データは複数のブロックで構成されているも
ので、各ブロックは所定のデータフォーマットに従って
各種同期コード、エラー訂正コード、ユーザデータ等を
配列したものとなっている 図2は、データフォーマットの具体例で、例えば、12
インチの光ディスクの場合を示したものである。
The formatter 41 receives the reproduced data from the demodulator 40 and a clock signal for discriminating the reproduced data, and converts the reproduced data into various sync codes.
The error correction code, user data, etc. are separated. That is, the reproduction data is composed of a plurality of blocks, and each block is an array of various synchronization codes, error correction codes, user data, etc. according to a predetermined data format. In a specific example, for example, 12
It shows the case of an inch optical disc.

【0084】図2において、1ブロックの先頭にはヘッ
ダプリアンブルHPAが設けられ、これは、このブロッ
クの受信同期タイミングをとるための24バイトの同期
パターンである。その具体的なパターンは、(1−7)
RLL変調データとして表現すると、「1001001
00100」が24回繰り返されたものとなっている。
尚、以下に示すパターンは全て(1−7)RLL変調デ
ータとして表現するものである。
In FIG. 2, a header preamble HPA is provided at the beginning of one block, which is a 24-byte synchronization pattern for setting the reception synchronization timing of this block. The specific pattern is (1-7)
When expressed as RLL modulated data, "1001001"
“00100” is repeated 24 times.
Note that all the patterns shown below are expressed as (1-7) RLL modulation data.

【0085】ヘッダプリアンブルHPAの次にはアドレ
スマークAMが設けられ、これは後続のブロックID番
号ID1の始まりを示す1バイトの同期コードである。
その具体的なパターンは「010000000010」
である。ブロックID番号ID1の次には、同様にし
て、アドレスマークAMとブロックID番号ID2、ア
ドレスマークAMとブロックID番号ID3、アドレス
マークAMとブロックID番号ID4が後続する。尚、
ブロックID番号ID1〜ID3はそれぞれ40バイト
であるが、ブロックID番号ID4は17バイトであ
る。
An address mark AM is provided next to the header preamble HPA, which is a 1-byte synchronization code indicating the start of the subsequent block ID number ID1.
The specific pattern is "0100000010"
Is. After the block ID number ID1, similarly, the address mark AM and the block ID number ID2, the address mark AM and the block ID number ID3, and the address mark AM and the block ID number ID4 follow. still,
The block ID numbers ID1 to ID3 each have 40 bytes, while the block ID number ID4 has 17 bytes.

【0086】例えば、ブロックID番号ID4は、さら
に8バイトのID番号IDNB、8バイトのID番号I
ND、1バイトのポストプリアンブルIDPAに分割さ
れている。ポストプリアンブルIDPAのパターンは
「100100100100」である。
For example, the block ID number ID4 includes an 8-byte ID number IDNB and an 8-byte ID number I.
ND is divided into 1-byte post-preamble IDPA. The pattern of the post preamble IDPA is “100100100100”.

【0087】ここまでの156バイトはプリフォーマッ
トエリアで、あらかじめ書きこまれている領域である。
The 156 bytes so far are the pre-format area, which is the area previously written.

【0088】書込済フラグWFは、8バイトのフラグ
で、記録データを後述するデータフィールドに記録した
後に、その記録データを照合等のため読出した際(リー
ド・アフタ・ライト時)、「10010010010
0」が8回繰り返えされたパターンのフラグが書き込ま
れるよになっている。
The written flag WF is an 8-byte flag, and when the recorded data is recorded in a data field described later and then the recorded data is read out for collation or the like (during read-after-write), "10010010010".
The flag of the pattern in which "0" is repeated eight times is written.

【0089】書込済フラグWFには4838バイトのデ
ータエリアが後続する。このデータエリアは、データプ
リアンブルDPA、データマークDM、データフィール
ドで構成される。
A data area of 4838 bytes follows the written flag WF. This data area is composed of a data preamble DPA, a data mark DM, and a data field.

【0090】データプリアンブルDPAは17バイトの
同期パターンで、その具体的なパターンは「10010
0100100」が17回繰り返されたものとなってい
る。データマークDMはデータフィールドの始まりを表
わす同期コードで8バイトである。その具体的なパター
ンは「1010101010101001001001
001」が4回繰り返されたものとなっている。
The data preamble DPA is a 17-byte synchronization pattern, and its concrete pattern is "10010".
0100100 ”has been repeated 17 times. The data mark DM is a sync code of 8 bytes which indicates the start of the data field. The specific pattern is “1010101010101001001001.
"001" is repeated four times.

【0091】データフィールドは実際のデータが書き込
まれる領域で、ユーザデータ、エラー訂正コードEC
C、同期コードRsyncが書き込まれる4813バイ
トの領域である。
The data field is an area where the actual data is written, and the user data and error correction code EC
This is a 4813-byte area in which C and the synchronization code Rsync are written.

【0092】データフィールドは、図2に示すようなフ
ォーマットで構成される。すなわち、38バイトのユー
ザデータと1バイト同期コードRsyncをこの順に1
組としたものが123個連続し、最後に16バイトのエ
ラー訂正コードECCの領域が設けられている。
The data field has a format as shown in FIG. That is, 38 bytes of user data and 1-byte synchronization code Rsync are set to 1 in this order.
123 sets are continuously formed, and a 16-byte error correction code ECC area is provided at the end.

【0093】1ブロックのデータフォーマットは前述し
たように5011バイトで構成されている。再生データ
は、複数ブロックで構成されるが、通常、ブロックとブ
ロックとの間には95バイトあるいはそれより大きい空
白領域(GAP)が存在するようになっている。
The data format of one block is composed of 5011 bytes as described above. The reproduction data is composed of a plurality of blocks, and normally, a blank area (GAP) of 95 bytes or larger exists between the blocks.

【0094】図1の説明に戻る。フォーマッタ41で
は、同期コードから受信タイミング等が得て、それらを
バス53を介してバッファコントローラ42に送るとと
もに、エラー訂正コードとユーザデータのみをバッファ
メモリ43に送り、ここで蓄積されるようになってい
る。
Returning to the explanation of FIG. The formatter 41 obtains the reception timing and the like from the synchronization code, sends them to the buffer controller 42 via the bus 53, sends only the error correction code and the user data to the buffer memory 43, and accumulates them here. ing.

【0095】バッファコントローラ42は、ファーマッ
タ41から受信タイミングを受け取るとバス53を介し
てバッファメモリ43に蓄積されたユーザデータ等をプ
ロトコルコントローラ44に送るよう制御し、プロトコ
ルコントローラ44ではそれらを光ディスク装置の外部
装置(図示せず)に送信し、その外部装置では光ディス
ク1から読み出されたデータが受信されるようになって
いる。
When the buffer controller 42 receives the reception timing from the farmer 41, it controls the user data and the like stored in the buffer memory 43 via the bus 53 to the protocol controller 44, and the protocol controller 44 sends them to the optical disk device. To an external device (not shown), and the external device receives the data read from the optical disc 1.

【0096】CPU50は、本装置全体の制御を司るも
のである。また、光ヘッド4がアクセスする光ディスク
1上のトラックの半径に応じたクロック信号の周波数に
対応した分周比をPLL回路31に対して設定したりす
る。
The CPU 50 controls the entire apparatus. Further, the frequency division ratio corresponding to the frequency of the clock signal according to the radius of the track on the optical disk 1 accessed by the optical head 4 is set in the PLL circuit 31.

【0097】メモリ51は、本装置の制御プログラム等
が記憶され、CPU50はそのプログラムに従って制御
動作を行うようになっている。また、光ディスク1のト
ラックの半径に応じたクロック信号の周波数に対応した
分周比等も記憶されている。
The memory 51 stores a control program for this apparatus and the like, and the CPU 50 carries out a control operation according to the program. Further, the division ratio corresponding to the frequency of the clock signal according to the radius of the track of the optical disc 1 is also stored.

【0098】エラー検出回路52は、再生データ内のエ
ラー訂正コードECC(Error Correction Code )によ
りエラーを訂正したり、あるいは、記録データにエラー
訂正コードECCを付与し、再生情報および記録情報の
エラー検出、訂正を行うものである。
The error detection circuit 52 corrects an error by an error correction code ECC (Error Correction Code) in the reproduction data or adds an error correction code ECC to the recording data to detect an error in the reproduction information and the recording information. , To make corrections.

【0099】CPU50と上記した各構成部との間のデ
ータ等の受け渡しは、バス53を介して行われる。
Data and the like are exchanged between the CPU 50 and each of the above-mentioned components via the bus 53.

【0100】また、本装置の外部装置からは、光ディス
ク1へ記録するためのデータ(記録データ)がプロトコ
ルコントローラ44に送られるようになっている。プロ
トコルコントローラ44に送られたデータは、バッファ
コントローラ42の制御のもと、バッファメモリ43に
送られ、ここに蓄積される。
Data (recording data) for recording on the optical disc 1 is sent to the protocol controller 44 from an external device of this device. The data sent to the protocol controller 44 is sent to the buffer memory 43 and stored therein under the control of the buffer controller 42.

【0101】フォーマッタ41では、バス53を介して
光ディスク1へ記録するためのデータを受取り、各種同
期コードや、エラー検出回路52において付与されたエ
ラー訂正コードECC等を付加して、図2のようなデー
タフォーマットを構成し、それを変調器21に送信する
ようになっている。
The formatter 41 receives the data to be recorded on the optical disk 1 via the bus 53, adds various synchronization codes, the error correction code ECC added in the error detection circuit 52, and the like, as shown in FIG. The data format is configured and transmitted to the modulator 21.

【0102】図3は、PLL回路31の構成例を概略的
に示したもので、図1で示したPLL回路31をより限
定的に示したものである。
FIG. 3 schematically shows a configuration example of the PLL circuit 31, and more specifically shows the PLL circuit 31 shown in FIG.

【0103】尚、図1と同一部分には同一符号を付して
説明を省略する。
The same parts as those in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.

【0104】図3において、水晶発振器30から出力さ
れる一定周波数のクロック信号FCLKは、M分周器7
0に入力され、分周比Mの値に従って分周される。この
分周比Mの値は自然数で、図1に示したCPU50から
バス53、レジスタ60を介して設定され、例えば、1
1ビットの2進数形式でM分周器70に与えられる。分
周比Mの上限はCPU50から分周比Mの値を与える際
のビット数で決まる。M分周器70から出力されるクロ
ック信号は、水晶発振器30から出力されるクロック信
号の周期のM倍の周期をもつ。
In FIG. 3, the clock signal FCLK having a constant frequency output from the crystal oscillator 30 is the M frequency divider 7
The value is input to 0 and is divided according to the value of the division ratio M. The value of the frequency division ratio M is a natural number and is set from the CPU 50 shown in FIG. 1 via the bus 53 and the register 60.
It is provided to the M divider 70 in a 1-bit binary number format. The upper limit of the frequency division ratio M is determined by the number of bits when the value of the frequency division ratio M is given from the CPU 50. The clock signal output from the M divider 70 has a cycle that is M times the cycle of the clock signal output from the crystal oscillator 30.

【0105】プルイン型位相比較器34とロックイン型
位相比較器36は、4入力ナンド回路71の出力端子か
ら出力される信号PULLIN1により切り替えるよう
になっている。すなわち、信号PULLIN1が「1」
のとき、プルイン型位相比較器34が選択され(すなわ
ち、マスタPLL回路が選択されたことになる)、デー
タライトの状態となり、「0」のとき、ロックイン型位
相比較器36が選択され(すなわち、データPLL回路
が選択されたことになる)、データリード状態となる。
さらに、4入力ナンド回路71の出力端子から出力され
る信号PULLIN1をインバータ回路72で反転した
信号PULLIN0により、フィルタ32の定数を切り
替えるようになっている(後述)。
The pull-in type phase comparator 34 and the lock-in type phase comparator 36 are switched by the signal PULLIN1 output from the output terminal of the 4-input NAND circuit 71. That is, the signal PULLIN1 is "1".
In the case of, the pull-in type phase comparator 34 is selected (that is, the master PLL circuit is selected), the data write state is set, and in the case of “0”, the lock-in type phase comparator 36 is selected ( That is, the data PLL circuit is selected), and the data read state is set.
Further, the signal PULLIN0 obtained by inverting the signal PULLIN1 output from the output terminal of the 4-input NAND circuit 71 by the inverter circuit 72 switches the constant of the filter 32 (described later).

【0106】プルイン型位相比較器34は、M分周器7
0で水晶発振器30からのクロック信号FCLKをM分
周して得られるクロック信号MLOAD1と、VCO3
5から出力されるクロック信号VCLKをk分周器73
でk分周したクロック信号CLKをさらに2N分周器7
4で2N分周したクロック信号NLD0との位相比較を
行ない、プルインチャージ信号CHGPとプルインディ
スチャージ信号DISPを出力する。また、このプルイ
ン型位相比較器34には、その動作のタイミング信号と
して、クロック信号CLKも入力される。尚、クロック
信号MLOAD1とMLOAD0は、互いに反転の関係
になっている。
The pull-in type phase comparator 34 includes the M divider 7
The clock signal MLOAD1 obtained by dividing the clock signal FCLK from the crystal oscillator 30 by M at 0 and VCO3
5, the clock signal VCLK output from
The clock signal CLK divided by k is further divided by 2N
The phase comparison is performed with the clock signal NLD0 divided by 2 by 4 and the pull-in charge signal CHGP and the pull-in discharge signal DISP are output. The clock signal CLK is also input to the pull-in type phase comparator 34 as a timing signal for its operation. The clock signals MLOAD1 and MLOAD0 are in an inverse relationship with each other.

【0107】プルインチャージ信号CHGPは、プルイ
ン型位相比較器34のチャージ信号という意味で、フィ
ルタ32内の電荷保持用コンデンサ(図2に示していな
い)に、VCO32へ入力されるVCO制御電圧VCO
INが上昇するような方向で充電する信号で、充電の量
はチャージ信号の幅に比例する。
The pull-in charge signal CHGP means a charge signal of the pull-in type phase comparator 34, and a VCO control voltage VCO input to the VCO 32 is input to a charge holding capacitor (not shown in FIG. 2) in the filter 32.
This is a signal for charging in the direction in which IN rises, and the amount of charging is proportional to the width of the charge signal.

【0108】プルインディスチャージ信号DISPは、
プルイン型位相比較器34のディスチャージ信号という
意味で、フィルタ32内の電荷保持用コンデンサに、V
CO32へ入力されるVCO制御電圧VCOINが下降
するような方向で充電(以下、これを放電とよぶ。)す
る信号で、放電の量はディスチャージ信号の幅に比例す
る。
The pull-in discharge signal DISP is
In the sense of a discharge signal of the pull-in type phase comparator 34, V is applied to the charge holding capacitor in the filter 32.
This is a signal for charging (hereinafter referred to as discharging) in a direction in which the VCO control voltage VCOIN input to the CO 32 drops, and the amount of discharging is proportional to the width of the discharge signal.

【0109】ロックイン位相比較器36には、k分周器
73からのクロック信号CLKと、微分2値化信号との
位相比較を行い、微分2値化信号の位相にクロック信号
CLKが同期するように、ロックインチャージ信号CH
GRとロックインディスチャージ信号DISRを出力す
る。さらに、クロック信号CLKに同期した再生2値化
信号DATAが出力される。
The lock-in phase comparator 36 performs a phase comparison between the clock signal CLK from the k frequency divider 73 and the differential binary signal, and the clock signal CLK is synchronized with the phase of the differential binary signal. , Lock-in charge signal CH
It outputs GR and a lock-in discharge signal DISR. Further, the reproduced binary signal DATA synchronized with the clock signal CLK is output.

【0110】ロックインチャージ信号CHGRは、ロッ
クイン型位相比較器36のチャージ信号という意味で、
フィルタ32内の電荷保持用コンデンサ(図2に示して
いない)に、VCO32へ入力されるVCO制御電圧V
COINが上昇するような方向で充電する信号で、充電
の量はチャージ信号の幅に比例する。
The lock-in charge signal CHGR means a charge signal of the lock-in type phase comparator 36,
A VCO control voltage V input to the VCO 32 is input to a charge holding capacitor (not shown in FIG. 2) in the filter 32.
It is a signal for charging in the direction of increasing COIN, and the amount of charging is proportional to the width of the charging signal.

【0111】ロックインディスチャージ信号DISR
は、ロックイン型位相比較器36のディスチャージ信号
という意味で、フィルタ32内の電荷保持用コンデンサ
に、VCO32へ入力されるVCO制御電圧VCOIN
が下降するような方向で充電(すなわち、放電)する信
号で、放電の量はディスチャージ信号の幅に比例する。
Lock-in discharge signal DISR
Means a discharge signal of the lock-in type phase comparator 36, and the VCO control voltage VCOIN input to the VCO 32 is input to the charge holding capacitor in the filter 32.
Is a signal that charges (that is, discharges) in such a direction that the voltage drops, and the amount of discharge is proportional to the width of the discharge signal.

【0112】フィルタ32は、プルインチャージ信号C
HGP、プルインディスチャージ信号DISP、ロック
インチャージ信号CHGR、ロックインディスチャージ
信号DISR、信号PULLIN0を入力とし、VCO
制御電圧VCOINを出力する。
The filter 32 has a pull-in charge signal C.
HGP, pull-in discharge signal DISP, lock-in charge signal CHGR, lock-in discharge signal DISR, signal PULLIN0 are input, and VCO
The control voltage VCOIN is output.

【0113】VCO35は、VCO制御電圧VCOIN
に比例した周波数のクロック信号VCLKを出力する。
The VCO 35 is a VCO control voltage VCOIN.
The clock signal VCLK having a frequency proportional to is output.

【0114】k分周器73は、VCO35からのクロッ
ク信号VCLKをk分周し、クロック信号CLKを出力
する。分周比kは、1、2、4、8のいずれかの自然数
で、図1に示したCPU50からバス53、レジスタ6
0を介して設定され、2ビットのデータでk分周器73
に与えられる。
The k frequency divider 73 frequency-divides the clock signal VCLK from the VCO 35 by k and outputs the clock signal CLK. The frequency division ratio k is a natural number of 1, 2, 4, or 8, and is used from the CPU 50 shown in FIG.
It is set via 0, and is divided by the k-divider 73 with 2-bit data
Given to.

【0115】2N分周器74は、クロック信号CLKを
2N分周し、クロック信号NLD0、NLD1を出力す
る。クロック信号NLD0、NLD1は、互いに反転の
関係になっている。分周比Nは、図1に示したCPU5
0からバス53、レジスタ60を介して、例えば、8ビ
ットのデータとして設定され、クロック信号CLKを2
N分周する。
The 2N frequency divider 74 frequency-divides the clock signal CLK by 2N and outputs the clock signals NLD0 and NLD1. The clock signals NLD0 and NLD1 are inverse to each other. The frequency division ratio N is the CPU 5 shown in FIG.
The clock signal CLK is set from 0 to 2 via the bus 53 and the register 60, for example, as 8-bit data.
Divide by N.

【0116】周波数チェック回路75には、制御信号E
RLVL1、ERLVL2、ERCHINHが入力さ
れ、さらに基準クロック信号である水晶発振器30から
のクロック信号FCLKと、M分周器70で水晶発振器
30からのクロック信号FCLKをM分周して得られる
クロック信号MLOAD1、M分周器70からはクロッ
ク信号FCLKを分周して得られる複数の周波数のクロ
ック信号M01〜M10、2N分周器74から出力され
るクロック信号NLD1をもとに生成された信号MLO
AD0が入力される。この周波数チェック回路75で
は、情報再生時にPLL回路31でデータPLL回路が
選択されて、再生2値化信号に位相同期したクロック信
号CLKを出力している際、このクロック信号CLKが
異常な周波数で動作していないかをチェックし、周波数
エラーが検出されたとき周波数異常検出信号ERRSO
を出力するようになっている。この際、制御信号ERL
VL1、ERLVL2により、周波数異常と判断する範
囲が指定される。制御信号ERCHINHは、周波数エ
ラーが検出されたとき、周波数異常検出信号ERRSO
を生成するために必要となる信号PLLERのゲート信
号である。尚、制御信号ERLVL1、ERLVL2、
ERCHINHは、図1に示したCPU50からバス5
3、レジスタ60を介して入力されるものである。
The frequency check circuit 75 has a control signal E
RLVL1, ERLVL2, and ERCHINH are input, and a clock signal FCLK from the crystal oscillator 30 which is a reference clock signal and a clock signal MLOAD1 obtained by dividing the clock signal FCLK from the crystal oscillator 30 by the M divider 70 by M. , M frequency divider 70 divides the clock signal FCLK to obtain a plurality of frequencies of clock signals M01 to M10, and a 2N frequency divider 74 outputs a clock signal NLD1 to generate a signal MLO.
AD0 is input. In the frequency check circuit 75, when the data PLL circuit is selected by the PLL circuit 31 at the time of reproducing information and the clock signal CLK that is phase-synchronized with the reproduced binary signal is output, the clock signal CLK has an abnormal frequency. It is checked whether it is not operating, and when a frequency error is detected, the frequency abnormality detection signal ERRSO
Is output. At this time, the control signal ERL
VL1 and ERLVL2 specify a range in which a frequency abnormality is determined. The control signal ERCHINH is a frequency abnormality detection signal ERRSO when a frequency error is detected.
Is a gate signal of the signal PLLER necessary for generating The control signals ERLVL1, ERLVL2,
ERCHINH is from the CPU 50 shown in FIG. 1 to the bus 5
3, input via the register 60.

【0117】4入力ナンド回路71の入力端子には、周
波数チェック回路75からの周波数異常検出信号ERR
SO、強制的にプルイン型位相比較器34を選択すると
き「0」となる信号CMDPLLIN0、データライト
時に「0」となる信号WGATE0、さらに、ナンド回
路76から出力される信号が入力される。
The frequency abnormality detection signal ERR from the frequency check circuit 75 is applied to the input terminal of the 4-input NAND circuit 71.
SO, a signal CMDPLIN0 which becomes “0” when the pull-in type phase comparator 34 is forcibly selected, a signal WGATE0 which becomes “0” at the time of data writing, and a signal output from the NAND circuit 76 are input.

【0118】ナンド回路76の入力端子には、データリ
ード時に図2(a)に示した空白領域GAPの間「1」
となる信号SPACEA、信号SPACEAを有効とす
るゲート信号SPACEN1が入力され、ナンド回路7
6の出力端子からは有効な空白領域GAPの間「0」と
なる信号が出力される。
The input terminal of the NAND circuit 76 is "1" during the blank area GAP shown in FIG.
Signal SPACEA and a gate signal SPACEEN1 that validates the signal SPACEA are input to the NAND circuit 7
A signal which becomes "0" is output from the output terminal of 6 during the effective blank area GAP.

【0119】従って、ナンド回路71から出力される信
号PULLIN1は、周波数異常検出信号ERRSO、
信号CMDPLLIN0、ナンド回路76からの出力信
号が全て「1」のときのみ「0」となる。すなわち、言
い換えれば、周波数エラーが検出されたとき、強制的に
プルイン型位相比較器34が選択されたとき、データラ
イト時、空白領域GAPの間のいずれかの場合に、プル
イン型位相比較器34が選択されるようになっている。
尚、信号CMDPLLIN0、信号SPACEN1は、
図1に示したCPU50からバス53、レジスタ60を
介して入力されるものである。
Therefore, the signal PULLIN1 output from the NAND circuit 71 is the frequency abnormality detection signal ERRSO,
It becomes "0" only when the signal CMDPLIN0 and the output signal from the NAND circuit 76 are all "1". In other words, in other words, when a frequency error is detected, when the pull-in type phase comparator 34 is forcibly selected, at the time of data writing, or in any of the gap areas GAP, the pull-in type phase comparator 34 is selected. Is to be selected.
The signal CMDPLIN0 and the signal SPACEEN1 are
It is input from the CPU 50 shown in FIG. 1 via the bus 53 and the register 60.

【0120】レジスタ60は、図1に示したCPU50
からバス53を介して送られる各種データから、同じく
CPU50からバス53を介して送られる各種制御信
号、すなわち、レジスタ60を選択するチップセレクト
信号CS、レジスタ60のアドレス、データをレジスタ
60に書き込むためのポートライト信号WRをもとに、
分周比k、N、M、信号ERCHINH、ERLVL
1、ERLVL2、CMDPLLIN0、SPACEN
1等がそれぞれ出力される。
The register 60 is the CPU 50 shown in FIG.
To write various control signals, which are also transmitted from the CPU 50 via the bus 53, from the various data transmitted from the CPU 50 via the bus 53, that is, the chip select signal CS for selecting the register 60, the address of the register 60, and the data to the register 60. Based on the port write signal WR of
Dividing ratio k, N, M, signal ERCHINH, ERLVL
1, ERLVL2, CMDPLIN0, SPACEEN
1 and the like are output respectively.

【0121】図4は、VCO35の回路構成の具体例を
示したものである。この回路は公知のもので詳細な説明
は省略する。
FIG. 4 shows a concrete example of the circuit configuration of the VCO 35. This circuit is publicly known and its detailed description is omitted.

【0122】図4において、この回路は、凡例として示
したpチャンネルMOSトランジスタとnチャンネルM
OSトランジスタで構成され、実際にIC上ではpチャ
ンネルMOSトランジスタとnチャンネルMOSトラン
ジスタを組み合わせたCMOS(Complementary MOS )
がよく用いられる。
In FIG. 4, this circuit has a p-channel MOS transistor and an n-channel M, which are shown as a legend.
CMOS (Complementary MOS) that is composed of OS transistors, and is actually a combination of p-channel MOS transistors and n-channel MOS transistors
Is often used.

【0123】図4において、コンデンサC1〜C11の
それぞれの陽極の端子と、pチャンネルMOSトランジ
スタ(以下、簡単にトランジスタとも呼ぶ)T1〜T1
3、T49、T50のそれぞれのソース端子には電源電
圧VDが接続され、この電源電圧VDとしては例えば5
Vである。
In FIG. 4, terminals of the respective anodes of the capacitors C1 to C11 and p-channel MOS transistors (hereinafter also simply referred to as transistors) T1 to T1.
The power source voltage VD is connected to the respective source terminals of 3, T49 and T50, and the power source voltage VD is, for example, 5
V.

【0124】コンデンサC1〜C11のそれぞれの陰極
の端子と、トランジスタT1〜T13のそれぞれのゲー
ト端子と、トランジスタT1〜T2のドレイン端子と、
nチャンネルMOSトランジスタ(以下、簡単にトラン
ジスタとも呼ぶ)T46のドレイン端子が接続されてい
る。すなわち、トランジスタT1、T2、T46により
カレントミラー回路が構成されている。
The cathode terminals of the capacitors C1 to C11, the gate terminals of the transistors T1 to T13, the drain terminals of the transistors T1 to T2,
The drain terminal of an n-channel MOS transistor (hereinafter also simply referred to as transistor) T46 is connected. That is, the transistors T1, T2, and T46 form a current mirror circuit.

【0125】トランジスタT4〜T13のそれぞれのド
レイン端子には、それぞれ、pチャンネルMOSトラン
ジスタT14〜T23のそれぞれのソース端子が接続さ
れている。トランジスタT14〜T23のそれぞれのド
レイン端子には、それぞれnチャンネルMOSトランジ
スタT24〜T33のそれぞれのドレイン端子が接続さ
れている。トランジスタT14とT24のそれぞれのド
レイン端子の接続点にはトランジスタT15とT25の
それぞれのゲート端子が接続され、トランジスタT15
とT25のそれぞれのドレイン端子の接続点にはトラン
ジスタT16とT26のそれぞれのゲート端子が接続さ
れ、以下、同様に、トランジスタT17とT27、トラ
ンジスタT18とT28、トランジスタT19とT2
9、トランジスタT20とT30、トランジスタT21
とT31、トランジスタT22とT32、トランジスタ
T23とT33の各組み合わせのそれぞれにおいて、そ
の組み合わせを構成する各トランジスタのゲート端子
は、前段の組み合わせの各トランジスタのドレイン端子
の接続点に接続される。
The source terminals of the p-channel MOS transistors T14 to T23 are connected to the drain terminals of the transistors T4 to T13, respectively. The drain terminals of the transistors T14 to T23 are connected to the drain terminals of the n-channel MOS transistors T24 to T33, respectively. The gate terminals of the transistors T15 and T25 are connected to the connection points of the drain terminals of the transistors T14 and T24, respectively.
The respective gate terminals of the transistors T16 and T26 are connected to the connection points of the respective drain terminals of T1 and T25, and hereinafter, similarly, the transistors T17 and T27, the transistors T18 and T28, and the transistors T19 and T2.
9, transistors T20 and T30, transistor T21
, T31, transistors T22 and T32, and transistors T23 and T33, the gate terminals of the transistors that form the combination are connected to the connection points of the drain terminals of the transistors of the preceding combination.

【0126】トランジスタT24〜T33のソース端子
は、nチャンネルMOSトランジスタT35〜T44の
ドレイン端子に接続され、トランジスタT3のドレイン
端子はnチャンネルMOSトランジスタT34のドレイ
ン端子に接続される。トランジスタT34〜T44のそ
れぞれのゲート端子は接続され、さらに、各ゲート端子
は、それぞれ、コンデンサC12〜C22のそれぞれの
陽極端子に接続される。
The source terminals of the transistors T24 to T33 are connected to the drain terminals of the n-channel MOS transistors T35 to T44, and the drain terminal of the transistor T3 is connected to the drain terminal of the n-channel MOS transistor T34. The gate terminals of the transistors T34 to T44 are connected to each other, and the gate terminals of the transistors T34 to T44 are connected to the anode terminals of the capacitors C12 to C22, respectively.

【0127】コンデンサC12〜C22のそれぞれの陰
極端子と、トランジスタT34〜T44のそれぞれのソ
ース端子は接続され、さらに、その接続点には、nチャ
ンネルMOSトランジスタT47、T48、T52のそ
れぞれのソース端子が接続され、その接続点には、グラ
ンド電圧、すなわち、0vが接続される。
The cathode terminals of the capacitors C12 to C22 and the source terminals of the transistors T34 to T44 are connected to each other, and the source terminals of the n-channel MOS transistors T47, T48 and T52 are connected to the connection points. The ground voltage, that is, 0v, is connected to the connection point.

【0128】トランジスタT23とT33のそれぞれの
ドレイン端子の接続点には、トランジスタT49のゲー
ト端子とnチャンネルMOSトランジスタT51のゲー
ト端子が接続され、トランジスタT51のソース端子と
トランジスタT52のドレイン端子は接続される。トラ
ンジスタT50のドレイン端子とトランジスタT51の
ドレイン端子と、トランジスタT49のドレイン端子は
接続され、さらに、その接続点には、トランジスタT1
4、T24のゲート端子が接続される。
To the connection points of the drain terminals of the transistors T23 and T33, the gate terminal of the transistor T49 and the gate terminal of the n-channel MOS transistor T51 are connected, and the source terminal of the transistor T51 and the drain terminal of the transistor T52 are connected. It The drain terminal of the transistor T50, the drain terminal of the transistor T51, and the drain terminal of the transistor T49 are connected to each other.
4, the gate terminals of T24 are connected.

【0129】トランジスタT50、T52、T47、T
48のそれぞれのゲート端子には、信号CLが入力され
る、この信号CLは、通常は論理値「1」であるが、V
CO35からの発振を止めるとき「0」となる信号であ
る。
Transistors T50, T52, T47, T
A signal CL is input to each of the gate terminals of 48. This signal CL is normally a logical value "1", but V
This signal is "0" when the oscillation from the CO35 is stopped.

【0130】トランジスタT46のソース端子はトラン
ジスタT47、T48のドレイン端子に接続される。ト
ランジスタT46のゲート端子には、VCO制御電圧V
COINが入力される。
The source terminal of the transistor T46 is connected to the drain terminals of the transistors T47 and T48. The VCO control voltage V is applied to the gate terminal of the transistor T46.
COIN is input.

【0131】トランジスタT50のドレイン端子とトラ
ンジスタT51のドレイン端子とトランジスタT49の
ドレイン端子との接続点から電圧制御されたクロック信
号VCLKが出力される。
The voltage-controlled clock signal VCLK is output from the connection point of the drain terminal of the transistor T50, the drain terminal of the transistor T51, and the drain terminal of the transistor T49.

【0132】尚、コンデンサC1〜C22もCMOSで
構成される。
The capacitors C1 to C22 are also composed of CMOS.

【0133】図5は、VCO35の入出力特性を概略的
に示したもので、縦軸は出力されるクロック信号VCL
Kの周波数f[MHz]、横軸はVCO制御電圧VCO
INの電圧値Vin[V]を示している。
FIG. 5 schematically shows the input / output characteristics of the VCO 35, and the vertical axis shows the output clock signal VCL.
K frequency f [MHz], horizontal axis is VCO control voltage VCO
The voltage value Vin [V] of IN is shown.

【0134】図5に示すように、出力されるクロック信
号の周波数fは、入力の電圧値vとほぼ比例関係にある
が、このときの比例定数Sを電圧制御発振器の感度と呼
び、S=Δf/Δvである。この入出力特性が直線で表
せる場合はSは一定値となるが、曲線になると感度Sは
vにより異なる値をとる。感度SはPLLループを設計
する際、重要な値となる。
As shown in FIG. 5, the frequency f of the output clock signal is almost proportional to the input voltage value v. The proportional constant S at this time is called the sensitivity of the voltage controlled oscillator, and S = Δf / Δv. When this input / output characteristic can be represented by a straight line, S has a constant value, but when it has a curve, the sensitivity S takes a different value depending on v. The sensitivity S is an important value when designing a PLL loop.

【0135】また、製造された複数のVCO毎に、曲線
L1、L2、L3で示したようにその入出力特性にばら
つきが生じる。すなわち、同一のVCO制御電圧Vin
を入力した場合でも、感度Sが異なり、その結果、出力
されるクロック信号の周波数fは、ほぼ曲線L1を中心
としてその上下に高くなったり(曲線L2の場合)、低
くなったりする(曲線L3の場合)。また、図4に示し
たようなCMOS構成のVCOの場合、例えば、エミッ
タ結合マルチバイブレータといった方式と比較して、そ
の特性のばらつき大きい傾向がある。
Further, the input / output characteristics vary among the manufactured VCOs as shown by the curves L1, L2 and L3. That is, the same VCO control voltage Vin
, The sensitivity S is different, and as a result, the frequency f of the clock signal to be output rises above and below the curve L1 (in the case of curve L2) or decreases (curve L3). in the case of). Further, in the case of the VCO having the CMOS structure as shown in FIG. 4, the characteristic variation tends to be large as compared with, for example, a system such as an emitter coupled multivibrator.

【0136】図6はロックイン型位相比較器36の具体
例を示したものである。
FIG. 6 shows a concrete example of the lock-in type phase comparator 36.

【0137】図6において、ロックイン型位相比較器3
6は主に3つのDタイプ・フリップフロップ回路FF
1、FF2、FF3から構成される。
In FIG. 6, the lock-in type phase comparator 3
6 is mainly three D type flip-flop circuits FF
1, FF2, FF3.

【0138】フリップフロップ回路FF1のデータ入力
端子には常に論理値「1」が入力されるような電圧VD
Dが入力され、そのクロック入力端子には、微分2値化
信号が入力される。また、そのリセット入力端子には2
入力アンド回路G1の出力端子が接続される。フッリプ
フロップ回路FF1の非反転出力端子は、フリップフロ
ップ回路FF2のデータ入力端子が接続され、さらに3
入力ナンド回路G2の入力端子の2つに接続される。
The voltage VD that always inputs the logical value "1" to the data input terminal of the flip-flop circuit FF1.
D is input, and the differential binarized signal is input to its clock input terminal. Also, the reset input terminal has 2
The output terminal of the input AND circuit G1 is connected. The non-inverting output terminal of the flip-flop circuit FF1 is connected to the data input terminal of the flip-flop circuit FF2, and further 3
It is connected to two of the input terminals of the input NAND circuit G2.

【0139】フリップフロップ回路FF2のクロック入
力端子にはk分周器73から出力されるクロック信号C
LKが入力され、その反転出力端子はナンド回路G4の
他の入力端子に接続される。フリップフロップ回路FF
2の非反転出力端子はフリッププロップ回路FF3のデ
ータ入力端子に接続され、さらに、フリップフロップ回
路FF3のリセット入力端子と、3入力アンド回路G3
の入力端子の1つと、2入力ナンド回路G4の一方の入
力端子に接続される。
The clock signal C output from the k frequency divider 73 is applied to the clock input terminal of the flip-flop circuit FF2.
LK is input, and its inverting output terminal is connected to another input terminal of the NAND circuit G4. Flip-flop circuit FF
The non-inverting output terminal of 2 is connected to the data input terminal of the flip-flop circuit FF3, and further, the reset input terminal of the flip-flop circuit FF3 and the 3-input AND circuit G3.
Is connected to one input terminal of the two-input NAND circuit G4.

【0140】フリップフロップ回路F3のクロック入力
端子には、クロック信号CLKがインバータ回路G5で
論理反転されてたクロック信号が入力される。フリップ
フロップ回路FF3の反転出力端子は、ナンド回路G4
の他方の入力端子と、2入力オア回路G6の一方の入力
端子に接続される。
The clock signal obtained by logically inverting the clock signal CLK by the inverter circuit G5 is input to the clock input terminal of the flip-flop circuit F3. The inverting output terminal of the flip-flop circuit FF3 is connected to the NAND circuit G4.
Is connected to the other input terminal and one input terminal of the 2-input OR circuit G6.

【0141】ナンド回路G4の出力端子は、4つのイン
バータ回路をカスケード接続した遅延回路G7に接続さ
れ、遅延回路G7の出力はアンド回路G1の一方の入力
端子に入力される。
The output terminal of the NAND circuit G4 is connected to the delay circuit G7 in which four inverter circuits are cascade-connected, and the output of the delay circuit G7 is input to one input terminal of the AND circuit G1.

【0142】オア回路G6の他方の入力端子には信号D
ISRWIDが入力され、オア回路G6の出力端子は、
アンド回路G3の他の入力端子に接続される。
The signal D is applied to the other input terminal of the OR circuit G6.
ISRWID is input, and the output terminal of the OR circuit G6 is
It is connected to the other input terminal of the AND circuit G3.

【0143】信号PULLIN0は、ナンド回路G2の
さらに他の入力端子に入力され、また、アンド回路G3
のさらに他の入力端子にも入力される。
The signal PULLIN0 is input to the other input terminal of the NAND circuit G2, and the AND circuit G3.
Is also input to the other input terminals of.

【0144】信号SCLR0は、アンド回路G1に他方
の入力端子と、フリップフロップ回路FF2のリセット
入力端子に入力される。尚、PLL回路31の電源が投
入時は論理値「0」であるが、その時点から一定時間経
過後「1」となる信号で、通常は「1」である。
The signal SCLR0 is input to the other input terminal of the AND circuit G1 and the reset input terminal of the flip-flop circuit FF2. It should be noted that the logic value is "0" when the power of the PLL circuit 31 is turned on, but it is a signal which becomes "1" after a lapse of a fixed time from that point, and is usually "1".

【0145】ナンド回路G2の出力端子からはロックイ
ンチャージ信号CHGRが出力され、アンド回路G3の
出力端子からはロックインディスチャージ信号DISR
が出力される。さらに、フリップフロップ回路FF2の
非反転出力端子からは再生2値化信号DATが出力され
る。
The lock-in charge signal CHGR is output from the output terminal of the NAND circuit G2, and the lock-in discharge signal DISR is output from the output terminal of the AND circuit G3.
Is output. Further, the reproduction binarized signal DAT is output from the non-inverting output terminal of the flip-flop circuit FF2.

【0146】信号ISRWIDは、ロックインディスチ
ャージ信号DISRが論理値「1」となったとき、その
時間幅を設定する信号である。すなわち、信号DISR
WIDが論理値「0」のとき、ロックインディスチャー
ジ信号DISRは、クロック信号CLKの半クロックに
相当する時間だけ論理値「1」となり、信号DISRW
IDが論理値「1」のとき、ロックインディスチャージ
信号DISRは、クロック信号CLKの1クロックに相
当する時間だけ論理値「1」となる。
The signal ISRWID is a signal for setting the time width when the lock-in discharge signal DISR becomes the logical value "1". That is, the signal DISR
When the WID is the logical value "0", the lock-in discharge signal DISR becomes the logical value "1" for the time corresponding to a half clock of the clock signal CLK, and the signal DISRW.
When the ID is the logical value "1", the lock-in discharge signal DISR becomes the logical value "1" for the time corresponding to one clock of the clock signal CLK.

【0147】このように、ロックイン型位相比較器36
は、微分2値化信号と、クロック信号CLKのそれぞれ
の立ち上がりのタイミングの位相差を検出し、その位相
差に対応して、VCO制御電圧VCOINのもととなる
信号、すなわち、ロックインチャージ信号CHGRと、
ロックインディスチャージ信号DISRを出力するもの
である。
In this way, the lock-in type phase comparator 36
Is a signal that is the source of the VCO control voltage VCOIN, that is, a lock-in charge signal, that detects the phase difference between the rising timings of the differential binarized signal and the clock signal CLK and that corresponds to the phase difference. CHGR,
The lock-in discharge signal DISR is output.

【0148】次に、図7に示したタイムチャートを参照
して、図6のロックイン型位相比較器36の動作を説明
する。
Next, the operation of the lock-in type phase comparator 36 shown in FIG. 6 will be described with reference to the time chart shown in FIG.

【0149】図7において、信号SCLR0が論理値
「1」で、かつ、信号DISRWIDが論理値「0」の
とき、信号PULLIN0が論理値「1」となってロッ
クイン型位相比較器36が選択されると、アンド回路G
1の出力が論理値「0」から「1」となり、フリップフ
ロップ回路FF1のリセットが解除される。その後、フ
リップフロップ回路FF1のクロック入力端子に入力さ
れる微分2値化信号が立ち上がると、フリップフロップ
回路FF1の非反転出力端子からは論理値「1」の信号
が出力される。すると、ナンド回路G2の出力端子から
出力されるロックインチャージ信号CHGRは論理値
「0」となる。次に、フリップフロップ回路FF1の非
反転出力端子から論理値「1」の信号が出力されてか
ら、最初のクロック信号CLKの立ち上がりによりフリ
ップフロップ回路FF2の反転出力端子からは論理値
「0」の信号が出力され、その結果、ナンド回路G2の
出力端子から出力されるロックインチャージ信号CHG
Rは再び論理値「1」となる。
In FIG. 7, when the signal SCLR0 is the logical value "1" and the signal DISRWID is the logical value "0", the signal PULLIN0 becomes the logical value "1" and the lock-in type phase comparator 36 is selected. Then, AND circuit G
The output of 1 changes from the logical value "0" to "1", and the reset of the flip-flop circuit FF1 is released. After that, when the differential binarized signal input to the clock input terminal of the flip-flop circuit FF1 rises, a signal having a logical value "1" is output from the non-inverting output terminal of the flip-flop circuit FF1. Then, the lock-in charge signal CHGR output from the output terminal of the NAND circuit G2 becomes the logical value "0". Next, after the signal of the logical value "1" is output from the non-inverting output terminal of the flip-flop circuit FF1, the logical value "0" is output from the inverting output terminal of the flip-flop circuit FF2 by the first rising of the clock signal CLK. The signal is output, and as a result, the lock-in charge signal CHG output from the output terminal of the NAND circuit G2.
R becomes the logical value "1" again.

【0150】一方、フリップフロップ回路FF1の非反
転出力端子から論理値「1」の信号が出力されてから、
最初のクロック信号CLKの立ち上がりによりフリップ
フロップ回路FF2の非反転出力端子からは論理値
「1」の信号が出力されて、その後、最初のクロック信
号CLKの立ち上がりによりフリップフロップ回路FF
2の非反転出力端子からは論理値「1」の信号が出力さ
れる。その結果、フリップフロップ回路FF3のリセッ
ト状態は解除され、それと同時にロックインディスチャ
ージ信号DISRは論理値「1」となる。その後、最初
の反転されたクロック信号CLK(CLKB)の立ち上
がりによりフリップフロップ回路FF3の反転出力端子
からは論理値「0」の信号が出力される。すると、オア
回路G6の一方の入力信号である信号DISRWIDが
論理値「0」なので、その出力端子からは論理値「0」
の信号が出力され、その結果、アンド回路G3から出力
されるロックインディスチャージ信号DISRは論理値
「0」となる。このとき、ロックインディスチャージ信
号DISRのパルス幅はクロック信号CLKの半クロッ
クに相当するものとなっている。
On the other hand, after the logical value "1" is output from the non-inverting output terminal of the flip-flop circuit FF1,
A signal having a logical value "1" is output from the non-inverted output terminal of the flip-flop circuit FF2 at the first rising of the clock signal CLK, and then the flip-flop circuit FF at the first rising of the clock signal CLK.
A signal of logical value "1" is output from the non-inverting output terminal of No.2. As a result, the reset state of the flip-flop circuit FF3 is released, and at the same time, the lock-in discharge signal DISR becomes the logical value "1". After that, at the first rise of the inverted clock signal CLK (CLKB), a signal of logical value "0" is output from the inverting output terminal of the flip-flop circuit FF3. Then, the signal DISRWID, which is one input signal of the OR circuit G6, has the logical value "0", and therefore the logical value "0" is output from its output terminal.
Signal is output, and as a result, the lock-in discharge signal DISR output from the AND circuit G3 has a logical value "0". At this time, the pulse width of the lock-in discharge signal DISR corresponds to a half clock of the clock signal CLK.

【0151】フリップフロップ回路FF1の非反転出力
端子から論理値「1」の信号が出力されてから、最初の
クロック信号CLKの立ち上がりに同期されて、再生2
値化信号DATAが、フリップフロップ回路FF2の非
反転出力端子から出力される。この際、フリップフロッ
プ回路FF2の非反転出力端子からの出力が論理値
「1」となると、ナンド回路G4の出力端子は論理値
「0」となり、その信号は遅延回路G7を通って遅延さ
れてからアンド回路G1に入力されるので、クロック信
号CLKの論理反転信号(CLKB)よりいくから遅延
されて、フリップフロップ回路FF1がリセット状態と
なる。したがって、フリップフロップ回路FF1では、
微分2値化信号の次に立ち上がりが検出できるようにな
る。
After the signal having the logical value "1" is output from the non-inverting output terminal of the flip-flop circuit FF1, the reproduction 2 is performed in synchronization with the first rising of the clock signal CLK.
The binarized signal DATA is output from the non-inverting output terminal of the flip-flop circuit FF2. At this time, when the output from the non-inverting output terminal of the flip-flop circuit FF2 has the logical value "1", the output terminal of the NAND circuit G4 has the logical value "0", and the signal is delayed through the delay circuit G7. Is input to the AND circuit G1 and is delayed from the logic inversion signal (CLKB) of the clock signal CLK, and the flip-flop circuit FF1 is reset. Therefore, in the flip-flop circuit FF1,
The rising edge can be detected next to the differential binarized signal.

【0152】信号DISRWIDが論理値「1」のとき
は、オア回路G6の出力が常に論理値「1」となるの
で、ロックインディスチャージ信号DISRは、クロッ
ク信号CLKの立ち上がりで論理値が変化するようにあ
る。その結果、ロックインディスチャージ信号DISR
のパルス幅はクロック信号CLKの1クロックに相当す
るものとなっている。この点以外は、信号DISRWI
Dが論理値「0」のときと同様である。
When the signal DISRWID has the logical value "1", the output of the OR circuit G6 always has the logical value "1", so that the lock-in discharge signal DISR changes its logical value at the rising edge of the clock signal CLK. It is in. As a result, the lock-in discharge signal DISR
Has a pulse width corresponding to one clock of the clock signal CLK. Except for this point, the signal DISRWI
This is the same as when D is a logical value "0".

【0153】尚、VCO35の前述した特性によって
は、クロック信号CLKがハイレベルの時間幅とロウレ
ベルの時間幅が異なる場合もあり、このような場合に
は、信号DISRWIDを「1」にして、ロックインデ
ィスチャージ信号DISRに対するゲインを半分にすれ
ばよい。
Depending on the above-described characteristics of the VCO 35, the high-level time width and the low-level time width of the clock signal CLK may be different. In such a case, the signal DISRWID is set to "1" to lock. The gain for the in-discharge signal DISR may be halved.

【0154】図8は、プルイン型位相比較器34の具体
例を示したものである。
FIG. 8 shows a concrete example of the pull-in type phase comparator 34.

【0155】図8において、プルイン型位相比較器34
は主に3つのDタイプ・フリップフロップ回路FF4、
FF5、FF6から構成される。
In FIG. 8, the pull-in type phase comparator 34
Are mainly three D-type flip-flop circuits FF4,
It is composed of FF5 and FF6.

【0156】フリップフロップ回路FF4、FF5のデ
ータ入力端子には常に論理値「1」が入力されるような
電圧VDDが入力され、フリップフロップ回路FF4の
クロック入力端子には、M分周器70で水晶発振器30
からのクロック信号FCLKをM分周して得られるクロ
ック信号MLOAD1が入力され、フリップフロップ回
路FF5のクロック入力端子には、2N分周器74でク
ロック信号CLKを2N分周して得られるクロック信号
NLDOが入力される。
The data input terminals of the flip-flop circuits FF4 and FF5 are supplied with the voltage VDD such that the logical value "1" is always input, and the clock input terminal of the flip-flop circuit FF4 is supplied with the M frequency divider 70. Crystal oscillator 30
The clock signal MLOAD1 obtained by dividing the clock signal FCLK from M is divided into M, and the clock signal obtained by dividing the clock signal CLK by 2N by the 2N divider 74 is input to the clock input terminal of the flip-flop circuit FF5. NLDO is input.

【0157】フリップフロップ回路FF4の非反転出力
端子は、3入力ナンド回路G10の入力端子1のつに接
続され、さらに、2入力ナンド回路G11に一方の入力
端子に接続される。
The non-inverting output terminal of the flip-flop circuit FF4 is connected to one of the input terminals 1 of the 3-input NAND circuit G10, and is further connected to one input terminal of the 2-input NAND circuit G11.

【0158】フリップフロップ回路FF5の非反転出力
端子はナンド回路G11に他方の入力端子に接続され、
さらに、2入力アンド回路G12の一方の入力端子に接
続される。フリップフロップ回路FF5の反転出力端子
は、ナンド回路G10の他の入力端子に接続される。
The non-inverting output terminal of the flip-flop circuit FF5 is connected to the other input terminal of the NAND circuit G11,
Further, it is connected to one input terminal of the 2-input AND circuit G12. The inverting output terminal of the flip-flop circuit FF5 is connected to the other input terminal of the NAND circuit G10.

【0159】ナンド回路G11の出力端子は、フリップ
フロップ回路FF6のデータ入力端子に接続され、フリ
ップフロップ回路FF6のクロック入力端子にはクロッ
ク信号CLKが入力される。また、フリップフロップ回
路FF6のリセット入力端子には、信号SCLR0が入
力される。さらに、フリップフロップ回路FF6の非反
転出力端子は、フリップフロップ回路FF4、FF5の
リセット入力端子に接続される。
The output terminal of the NAND circuit G11 is connected to the data input terminal of the flip-flop circuit FF6, and the clock signal CLK is input to the clock input terminal of the flip-flop circuit FF6. The signal SCLR0 is input to the reset input terminal of the flip-flop circuit FF6. Further, the non-inverting output terminal of the flip-flop circuit FF6 is connected to the reset input terminals of the flip-flop circuits FF4 and FF5.

【0160】ナンド回路G10のさらに他の入力端子
と、アンド回路G12の他方の入力端子には、信号PU
LLIN1が入力され、ナンド回路G10の出力端子か
らはプルインチャージ信号CHGPが出力され、アンド
回路G12の出力端子からはプルインディスチャージ信
号DISPが出力される。
The signal PU is connected to the other input terminal of the NAND circuit G10 and to the other input terminal of the AND circuit G12.
LLIN1 is input, the pull-in charge signal CHGP is output from the output terminal of the NAND circuit G10, and the pull-in discharge signal DISP is output from the output terminal of the AND circuit G12.

【0161】次に、図9に示したタイムチャートを参照
して、図8のロックイン型位相比較器34の動作を説明
する。
Next, the operation of the lock-in type phase comparator 34 shown in FIG. 8 will be described with reference to the time chart shown in FIG.

【0162】図9において、信号SCLR0が論理値
「1」となると、フリップフロップ回路FF6のリセッ
トが解除され、また、信号PULLIN1が論理値
「1」となって、プルイン型位相比較器34が選択され
ると、ナンド回路G10とアンド回路G12のゲートが
開かれた状態となる。このような初期状態では、フリッ
プフロップ回路FF4、FF5のそれぞれの非反転出力
端子からは論理値「0」の信号が出力されているので、
ナンド回路G10から出力されるプルインチャージ信号
CHGPは論理値「1」、アンド回路G12から出力さ
れるプルインディスチャージ信号DISPは論理値
「0」となっている。
In FIG. 9, when the signal SCLR0 becomes the logical value "1", the reset of the flip-flop circuit FF6 is released, and the signal PULLIN1 becomes the logical value "1", and the pull-in type phase comparator 34 is selected. Then, the gates of the NAND circuit G10 and the AND circuit G12 are opened. In such an initial state, since the signals of the logical value “0” are output from the respective non-inverting output terminals of the flip-flop circuits FF4 and FF5,
The pull-in charge signal CHGP output from the NAND circuit G10 has a logical value "1", and the pull-in discharge signal DISP output from the AND circuit G12 has a logical value "0".

【0163】この状態で、クロック信号MLOAD1の
立ち上がりにより、フリップフロップ回路FF4の非反
転出力端子からは論理値「1」の信号が出力されると、
ナンド回路G10から出力されるプルインチャージ信号
CHGPは論理値「0」となり、クロック信号NLD0
の立ち上がりによりフリップフロップ回路FF5の反転
出力端子からの出力信号が「0」になると、プルインチ
ャージ信号CHGPは再び論理値「1」となる。
In this state, when the clock signal MLOAD1 rises, a signal of logical value "1" is output from the non-inverting output terminal of the flip-flop circuit FF4.
The pull-in charge signal CHGP output from the NAND circuit G10 becomes the logical value "0", and the clock signal NLD0
When the output signal from the inverting output terminal of the flip-flop circuit FF5 becomes "0" due to the rise of the pull-in signal, the pull-in charge signal CHGP becomes the logical value "1" again.

【0164】一方、クロック信号NLD0の立ち上がり
によりフリップフロップ回路FF5の非反転出力端子が
論理値「1」になると、アンド回路G12から出力され
るプルインディスチャージ信号DISPは論理値「1」
となる。このとき、ナンド回路G11の出力端子からは
論理値「0」が出力されているので、その後、最初のク
ロック信号CLKの立ち上がりで、フリップフロップ回
路FF6の非反転出力端子からは論理値「0」の信号が
出力され、その信号により、フリップフロップ回路FF
4、FF5がリセットされ、それぞれの非反転出力端子
からは論理値「0」の信号が出力される。その結果、プ
ルインディスチャージ信号DISPは論理値「0」とな
り、初期状態に戻る。
On the other hand, when the non-inverting output terminal of the flip-flop circuit FF5 becomes the logical value "1" due to the rising of the clock signal NLD0, the pull-in discharge signal DISP output from the AND circuit G12 is the logical value "1".
Becomes At this time, since the logical value “0” is output from the output terminal of the NAND circuit G11, the logical value “0” is output from the non-inverting output terminal of the flip-flop circuit FF6 at the first rising of the clock signal CLK. Is output, and the flip-flop circuit FF
4 and FF5 are reset, and a signal of logical value "0" is output from each non-inverting output terminal. As a result, the pull-in discharge signal DISP becomes the logical value "0", and the initial state is restored.

【0165】次に、クロック信号MLOAD1の立ち上
がりよりもクロック信号NLD0の立ち上がりが早かっ
た場合、クロック信号NLD0の立ち上がりによりフリ
ップフロップ回路FF5の非反転出力端子が論理値
「1」になると、アンド回路G12から出力されるプル
インディスチャージ信号DISPは論理値「1」とな
る。その後、クロック信号MLOAD1の最初の立ち上
がりにより、フリップフロップ回路FF4の非反転出力
端子からは論理値「1」の信号が出力され、ナンド回路
G11の出力端子からは論理値「0」が出力されるの
で、その後、最初のクロック信号CLKの立ち上がり
で、フリップフロップ回路FF6の非反転出力端子から
は論理値「0」の信号が出力され、その信号により、フ
リップフロップ回路FF4、FF5がリセットされ、そ
れぞれの非反転出力端子からは論理値「0」の信号が出
力される。その結果、プルインディスチャージ信号DI
SPは論理値「0」となり、初期状態に戻る。この間、
フリップフロップ回路FF5の反転出力端子からは論理
値「0」の信号が出力されているので、アンド回路G1
0から出力されるプルインチャージ信号CHGPは論理
値「1」となっている。
Next, if the clock signal NLD0 rises earlier than the clock signal MLOAD1 rises, and the non-inverting output terminal of the flip-flop circuit FF5 becomes the logical value "1" due to the rise of the clock signal NLD0, the AND circuit G12. The pull-in discharge signal DISP output from the output terminal has a logical value "1". After that, at the first rise of the clock signal MLOAD1, a signal of logical value "1" is output from the non-inverting output terminal of the flip-flop circuit FF4, and a logical value "0" is output from the output terminal of the NAND circuit G11. Therefore, after that, at the first rising of the clock signal CLK, a signal of logical value "0" is output from the non-inverting output terminal of the flip-flop circuit FF6, and the signal resets the flip-flop circuits FF4 and FF5. A signal having a logical value "0" is output from the non-inverting output terminal of the. As a result, the pull-in discharge signal DI
SP has a logical value of "0" and returns to the initial state. During this time,
Since a signal of logical value "0" is output from the inverting output terminal of the flip-flop circuit FF5, the AND circuit G1
The pull-in charge signal CHGP output from 0 has a logical value “1”.

【0166】信号PULLIN1が論理値「1」となる
と、ナンド回路G10とナンド回路G12のゲートが閉
ざされた状態となり、ナンド回路G10から出力される
プルインチャージ信号CHGPは論理値「1」、アンド
回路G12から出力されるプルインディスチャージ信号
DISPは論理値「0」となる。
When the signal PULLIN1 has the logical value "1", the gates of the NAND circuits G10 and G12 are closed, and the pull-in charge signal CHGP output from the NAND circuit G10 has the logical value "1" and the AND circuit. The pull-in discharge signal DISP output from G12 has a logical value "0".

【0167】このように、プルイン型位相比較器34は
クロック信号MLOAD1と、クロック信号NLD0の
それぞれの立ち上がりのタイミングの位相差を検出し、
その位相差に対応して、VCO制御電圧VCOINのも
ととなる信号、すなわち、プルインチャージ信号CHG
Pと、プルインディスチャージ信号DISPを出力する
ものである。
In this way, the pull-in type phase comparator 34 detects the phase difference between the rising timings of the clock signal MLOAD1 and the clock signal NLD0,
A signal which is a source of the VCO control voltage VCOIN, that is, a pull-in charge signal CHG corresponding to the phase difference.
P and a pull-in discharge signal DISP are output.

【0168】尚、図9に示したタイムチャートは、クロ
ック信号MLOAD1とクロック信号NLD0のそれぞ
れの立ち上がりがいろいろなタイミングで発生した場合
に、プルインチャージ信号CHGPとプルインディスチ
ャージ信号DISPの波形がどうなるかを説明するため
のもので、クロック信号MLOAD1とクロック信号N
LD0の立ち上がりタイミングは任意のものである。
The time chart shown in FIG. 9 shows what happens to the waveforms of the pull-in charge signal CHGP and the pull-in discharge signal DISP when the rising edges of the clock signal MLOAD1 and the clock signal NLD0 occur at various timings. For explanation purposes, the clock signal MLOAD1 and the clock signal N
The rising timing of LD0 is arbitrary.

【0169】図10は2N分周器74の具体的な回路構
成を示したものである。
FIG. 10 shows a concrete circuit configuration of the 2N frequency divider 74.

【0170】図10において、2N分周器74は主に4
ビット・バイナリ・カウンタ回路CN1〜CN3から構
成される。
In FIG. 10, the 2N frequency divider 74 is mainly composed of 4
It is composed of bit binary counter circuits CN1 to CN3.

【0171】まず、分周比Nは、レジスタ60に対し、
CPU50からバス53を介して、ID0〜ID7の8
ビットのデータとして送られ、これらはそれぞれインバ
ータ回路G15〜G22の入力端子に接続され、インバ
ータ回路G15〜G22の出力端子のそれぞれは、レジ
スタ60の一部を構成するレジスタ回路60aの入力端
子に接続される。分周比Nの設定データID0〜ID7
は、同じくCPU50からバス53を介して送られる制
御信号IOW21の入力タイミングで、レジスタ回路6
0aに書き込まれ、同時に、その出力端子から分周比N
の設定値が各カウンタ回路CN1〜CN3のデータプリ
セット入力端子に接続される。
First, the frequency division ratio N is
8 from ID0 to ID7 from the CPU 50 via the bus 53
Sent as bit data, and these are connected to the input terminals of the inverter circuits G15 to G22, respectively, and the output terminals of the inverter circuits G15 to G22 are connected to the input terminals of the register circuit 60a forming a part of the register 60. To be done. Setting data ID0 to ID7 of the division ratio N
Is the input timing of the control signal IOW21 that is also sent from the CPU 50 via the bus 53.
0a, and at the same time, the division ratio N
Is connected to the data preset input terminals of the counter circuits CN1 to CN3.

【0172】カウンタ回路CN1〜CN3のそれぞれの
クロック入力端子には、クロック信号CLKがインバー
タ回路G23で論理反転されたクロック信号が入力さ
れ、カウンタ回路CN1〜CN3はカスケード(直列)
接続されている。すなわち、カウンタ回路CN1のキャ
リ出力、すなわち、カウンタCN1ぼカウンタ値が最大
となったとき1クロックの周期だけ「1」となる信号
は、後段のカウンタ回路CN2のイネーブル端子に接続
され、カウンタ回路CN2が動作可能な状態となり、さ
らに、このカウンタ回路CN2のキャリ出力はさらに後
段のカウンタ回路CN3のイネーブル端子に接続され、
カウンタ回路CN3は動作可能となる。
A clock signal obtained by logically inverting the clock signal CLK by the inverter circuit G23 is input to each clock input terminal of the counter circuits CN1 to CN3, and the counter circuits CN1 to CN3 are cascaded (series).
It is connected. That is, the carry output of the counter circuit CN1, that is, the signal which becomes "1" only for the period of one clock when the counter value of the counter CN1 becomes maximum is connected to the enable terminal of the counter circuit CN2 at the subsequent stage, and the counter circuit CN2. Becomes operable, and the carry output of the counter circuit CN2 is connected to the enable terminal of the counter circuit CN3 in the subsequent stage.
The counter circuit CN3 becomes operable.

【0173】ナンド回路G24の入力端子には、各カウ
ンタ回路CN1〜CN3の所定の出力端子が接続され、
ナンド回路G24の出力端子からはカウンタ回路CN1
〜CN3が所定のカウンタ値となったとき、所定の時間
だけ「0」となる信号が出力される。この信号はフリッ
プフロップ回路FF10のデータ入力端子に接続され、
さらに、カウンタ回路CN1〜CN3のロード入力端子
に入力され、各カウンタ回路に対して分周比Nがプリセ
ットされるようになっている。
To the input terminal of the NAND circuit G24, the predetermined output terminals of the counter circuits CN1 to CN3 are connected,
The counter circuit CN1 is output from the output terminal of the NAND circuit G24.
When ~ CN3 reaches a predetermined counter value, a signal that becomes "0" for a predetermined time is output. This signal is connected to the data input terminal of the flip-flop circuit FF10,
Further, the frequency division ratio N is input to the load input terminals of the counter circuits CN1 to CN3 and preset for each counter circuit.

【0174】フリップフロップ回路FF10では、ナン
ド回路G24から出力された信号を、インバータ回路G
23から出力されたクロック信号CLKの論理反転され
たクロック信号のタイミングに同期させて、その非反転
出力端子からクロック信号CLKが2N分周されたクロ
ック信号NLD0を出力し、また、反転出力端子からは
クロック信号NLD1が出力される。
In the flip-flop circuit FF10, the signal output from the NAND circuit G24 is supplied to the inverter circuit G24.
In synchronism with the timing of the logic inverted clock signal of the clock signal CLK output from 23, the non-inverted output terminal outputs the clock signal NLD0 obtained by dividing the clock signal CLK by 2N, and the inverted output terminal. Outputs the clock signal NLD1.

【0175】尚、カウンタ回路CN1〜CN3、フリッ
プフロップ回路FF10、レジスタ回路60aのリセッ
ト入力端子には信号SCLROが入力されていて、PL
L回路31の電源が投入されてから一定時間経過後にそ
れらのリセットが解除されるようになっている。
Note that the signal SCLRO is input to the reset input terminals of the counter circuits CN1 to CN3, the flip-flop circuit FF10, and the register circuit 60a.
The resetting of the L circuit 31 is released after a certain period of time has passed since the power of the L circuit 31 was turned on.

【0176】次に、図11〜図14を参照して、M分周
器70と周波数チェック回路75の回路構成の具体例に
ついて説明する。
Next, with reference to FIGS. 11 to 14, a specific example of the circuit configuration of the M divider 70 and the frequency check circuit 75 will be described.

【0177】まず、図11に示した回路について説明す
る。分周比Mは、レジスタ60に対し、CPU50から
バス53を介して、ID0〜ID7の8ビットのデータ
として送られ、これらはそれぞれインバータ回路G30
〜G37の入力端子に接続され、インバータ回路G30
〜G37の出力端子のそれぞれは、レジスタ60の一部
を構成するレジスタ回路60b、60cの入力端子に接
続される。分周比Mの設定データID0〜ID7は、同
じくCPU50からバス53を介して送られる制御信号
IOW01、IOW11の入力タイミングで、レジスタ
回路60、b60cに書き込まれ、同時に、その出力端
子から分周比Mの設定値が各カウンタ回路CN4〜CN
6のデータプリセット入力端子に入力される。
First, the circuit shown in FIG. 11 will be described. The frequency division ratio M is sent to the register 60 from the CPU 50 via the bus 53 as 8-bit data of ID0 to ID7, and these are respectively inverter circuits G30.
~ G37 connected to the input terminal of the inverter circuit G30
Each of the output terminals of G37 to G37 is connected to the input terminals of register circuits 60b and 60c forming a part of the register 60. The setting data ID0 to ID7 of the division ratio M is written in the register circuits 60 and b60c at the input timing of the control signals IOW01 and IOW11 that are also sent from the CPU 50 via the bus 53, and at the same time, the division ratio is output from its output terminal. The set value of M is set to each counter circuit CN4 to CN
6 is input to the data preset input terminal.

【0178】カウンタ回路CN4〜CN6は、4ビット
・バイナリ・カウンタ回路で、図10のカウンタ回路C
N1〜CN3と同様にカスケード接続されている。尚、
カウンタ回路CN6の4ビット目のデータプリセット入
力端子には常に論理値「1」となるような電圧VDDが
入力されており、その結果、カウンタ回路CN4〜CN
6は11ビットのカウンタを構成していることになる。
The counter circuits CN4 to CN6 are 4-bit binary counter circuits, and are the counter circuit C of FIG.
Cascade connection is performed similarly to N1 to CN3. still,
A voltage VDD that always has a logical value "1" is input to the data preset input terminal of the fourth bit of the counter circuit CN6, and as a result, the counter circuits CN4 to CN
6 constitutes an 11-bit counter.

【0179】カウンタ回路CN4〜CN6のクロック入
力端子には、水晶発振器30からの基準クロック信号F
CLKが入力され、各カウンタ回路CN4〜CN6の出
力端子からは、最下位のビットに値するものから順に、
信号M01、M11、M21、M31、M41、M5
1、M61、M71、M81、M91、M10が出力さ
れる。さらに、カウンタ回路CN3のキャリ出力端子か
らも、カウンタ回路CN6のカウンタ値が最大となる
と、クロック信号FCLKの1クロックの周期だけ
「1」となる信号RCが出力される。
The reference clock signal F from the crystal oscillator 30 is applied to the clock input terminals of the counter circuits CN4 to CN6.
CLK is input, and from the output terminals of the counter circuits CN4 to CN6, in order from the one having the least significant bit,
Signals M01, M11, M21, M31, M41, M5
1, M61, M71, M81, M91, M10 are output. Further, from the carry output terminal of the counter circuit CN3, when the counter value of the counter circuit CN6 becomes maximum, the signal RC that becomes "1" only for one clock cycle of the clock signal FCLK is output.

【0180】次に、図12について説明する。図12に
おいて、ナンド回路G25の入力端子には信号RC、M
01、M21、M31、信号M11をインバータ回路G
26で論理反転した信号が入力され、その出力端子から
は、カウンタ回路CN4〜CN6のカウンタ値が所定の
カウンタ値となったとき、所定に時間だけ「0」となる
信号MLD0が出力される。尚、この信号MLD0は、
分周比Mで設定された周期をもつクロック信号である。
Next, FIG. 12 will be described. In FIG. 12, signals RC and M are input to the input terminal of the NAND circuit G25.
01, M21, M31, the signal M11 to the inverter circuit G
A signal logically inverted in 26 is input, and a signal MLD0 which becomes “0” for a predetermined time when the counter value of the counter circuits CN4 to CN6 reaches a predetermined counter value is output from the output terminal thereof. This signal MLD0 is
It is a clock signal having a cycle set by the division ratio M.

【0181】セレクタ回路SEL1〜SEL3は2本の
データ入力A、Bのいずれか一方をセレクト入力により
選択する4回路入りのデータセレクタ回路である。
The selector circuits SEL1 to SEL3 are data selector circuits each including four circuits for selecting either one of the two data inputs A and B by the select input.

【0182】セレクタ回路SEL1の1つ目の回路のデ
ータ入力端子Aには、信号M01が入力され、データ入
力端子Bには、信号M11が入力される。セレクタ回路
SEL1の2つ目の回路のデータ入力端子Aには、信号
M11が入力され、データ入力端子Bには、信号M21
が入力される。セレクタ回路SEL1の3つ目の回路の
データ入力端子Aには、信号M21が入力され、データ
入力端子Bには、信号M31が入力される。セレクタ回
路SEL1の4つ目の回路のデータ入力端子Aには、信
号M31が入力され、データ入力端子Bには、信号M4
1が入力される。
The signal M01 is input to the data input terminal A and the signal M11 is input to the data input terminal B of the first circuit of the selector circuit SEL1. The signal M11 is input to the data input terminal A of the second circuit of the selector circuit SEL1 and the signal M21 is input to the data input terminal B.
Is entered. The signal M21 is input to the data input terminal A and the signal M31 is input to the data input terminal B of the third circuit of the selector circuit SEL1. The signal M31 is input to the data input terminal A of the fourth circuit of the selector circuit SEL1 and the signal M4 is input to the data input terminal B.
1 is input.

【0183】セレクタ回路SEL2の1つ目の回路のデ
ータ入力端子Aには、信号M41が入力され、データ入
力端子Bには、信号M51が入力される。セレクタ回路
SEL2の2つ目の回路のデータ入力端子Aには、信号
M51が入力され、データ入力端子Bには、信号M61
が入力される。セレクタ回路SEL2の3つ目の回路の
データ入力端子Aには、信号M61が入力され、データ
入力端子Bには、信号M71が入力される。セレクタ回
路SEL2の4つ目の回路のデータ入力端子Aには、信
号M71が入力され、データ入力端子Bには、信号M8
1が入力される。
The signal M41 is input to the data input terminal A and the signal M51 is input to the data input terminal B of the first circuit of the selector circuit SEL2. The signal M51 is input to the data input terminal A of the second circuit of the selector circuit SEL2, and the signal M61 is input to the data input terminal B.
Is entered. The signal M61 is input to the data input terminal A and the signal M71 is input to the data input terminal B of the third circuit of the selector circuit SEL2. The signal M71 is input to the data input terminal A of the fourth circuit of the selector circuit SEL2, and the signal M8 is input to the data input terminal B.
1 is input.

【0184】セレクタ回路SEL3の1つ目の回路のデ
ータ入力端子Aには、信号M81が入力され、データ入
力端子Bには、信号M91が入力される。セレクタ回路
SEL3の2つ目の回路のデータ入力端子Aには、信号
M91が入力され、データ入力端子Bには、信号M10
が入力される。セレクタ回路SEL3の3つ目の回路の
データ入力端子Aには、信号M10が入力され、データ
入力端子Bには、信号M01が入力される。セレクタ回
路SEL3の4つ目の回路のデータ入力端子A、データ
入力端子Bは接地されている。
The signal M81 is input to the data input terminal A and the signal M91 is input to the data input terminal B of the first circuit of the selector circuit SEL3. The signal M91 is input to the data input terminal A of the second circuit of the selector circuit SEL3, and the signal M10 is input to the data input terminal B.
Is entered. The signal M10 is input to the data input terminal A and the signal M01 is input to the data input terminal B of the third circuit of the selector circuit SEL3. The data input terminal A and the data input terminal B of the fourth circuit of the selector circuit SEL3 are grounded.

【0185】セレクタ回路SEL1〜SEL3のセレク
ト入力端子には、信号TST04が入力されている。こ
の信号TST04は、光ディスク1の回転数を変えると
きなどに関係してくる信号で、光ディスク1の回転数が
遅いとき、後述する周波数異常を検出する際に用いられ
る信号MSKにおいて、周波数異常と判断される範囲を
指定するウインドウの時間幅を大きくする必要があり、
そのときの切換信号がこの信号TST04である。
The signal TST04 is input to the select input terminals of the selector circuits SEL1 to SEL3. This signal TST04 is a signal related to changing the number of rotations of the optical disc 1, and when the number of rotations of the optical disc 1 is slow, the signal MSK used for detecting a frequency abnormality described later is determined to be a frequency abnormality. It is necessary to increase the time width of the window that specifies the range
The switching signal at that time is this signal TST04.

【0186】セレクタ回路SEL1〜SEL3におい
て、信号TST04により選択された方の信号は、ナン
ド回路G27、オア回路G28、ノア回路G29、ノア
回路G30、ナンド回路G31、3本のデータ入力から
8本のデータを出力するデコータ回路DEC1、2によ
り、信号MSKを生成するための信号MD01、MD1
1、MD21、MD31、MD02、MD12、MD2
2、MD32を出力する。
In the selector circuits SEL1 to SEL3, the signal selected by the signal TST04 is the NAND circuit G27, the OR circuit G28, the NOR circuit G29, the NOR circuit G30, the NAND circuit G31, and the eight data inputs. Signals MD01, MD1 for generating the signal MSK by the decoder circuits DEC1, 2 which output data
1, MD21, MD31, MD02, MD12, MD2
2, output MD32.

【0187】次に、図13について説明する。図13に
おいて、フリップフロップ回路FF20のデータ入力端
子には、電圧VDDが入力され、そのクロック入力端子
には2N分周器74からのクロック信号NLD1が入力
され、フリップフロップ回路FF20の反転出力端子か
らはクロック信号NLD1の立ち上がりにより論理値が
「0」となる信号が出力される。この信号は、2本のデ
ータ入力のうちいずれかをセレクト入力により選択する
セレクタ回路SEL4の一方のデータ入力端子に入力さ
れる。また、セレクタ回路SEL4の他方の入力端子に
は図12のナンド回路G25から出力される信号MLD
0が入力される。
Next, FIG. 13 will be described. In FIG. 13, the voltage VDD is input to the data input terminal of the flip-flop circuit FF20, the clock signal NLD1 from the 2N frequency divider 74 is input to the clock input terminal thereof, and the inverted output terminal of the flip-flop circuit FF20 is input. Outputs a signal whose logical value becomes "0" at the rising edge of the clock signal NLD1. This signal is input to one data input terminal of the selector circuit SEL4 that selects one of the two data inputs by the select input. The signal MLD output from the NAND circuit G25 of FIG. 12 is applied to the other input terminal of the selector circuit SEL4.
0 is input.

【0188】フリップフロップ回路FF21のデータ入
力端子には信号PULLIN1が入力され、そのクロッ
ク入力端子には後述する信号MLOAD0が入力され、
この信号の立ち上がりにより、フリップフロップ回路F
F21の出力端子からは、信号PULLIN1に対応し
た論理値が出力される。この信号は、セレクタ回路SE
L4のセレクト入力端子に入力され、セレクタ回路SE
L4の出力端子からは、フリップフロップ回路FF21
の出力端子から出力される信号が「1」のとき(プルイ
ン型位相比較器34が選択されたとき)、信号MLD0
が出力され、「0」のとき(ロックイン型位相比較器3
6が選択されたとき)、信号NLD1に対応した信号、
すなわち、フリップフロップ回路FF20からの出力信
号が出力される。
The signal PULLIN1 is input to the data input terminal of the flip-flop circuit FF21, and the signal MLOAD0 described later is input to its clock input terminal.
By the rise of this signal, the flip-flop circuit F
A logical value corresponding to the signal PULLIN1 is output from the output terminal of F21. This signal is the selector circuit SE
It is input to the select input terminal of L4, and the selector circuit SE
From the output terminal of L4, the flip-flop circuit FF21
When the signal output from the output terminal of is "1" (when the pull-in type phase comparator 34 is selected), the signal MLD0
Is output and is "0" (lock-in type phase comparator 3
6 is selected), the signal corresponding to the signal NLD1,
That is, the output signal from the flip-flop circuit FF20 is output.

【0189】セレクタ回路SEL4の出力信号はフリッ
プフロップ回路FF22のデータ入力端子に入力され、
フリップフロップ回路FF22のクロック入力端子には
水晶発振器30からの基準クロック信号FCLKが入力
され、その立ち上がりタイミングで、フリップフロップ
回路FF22の出力端子からは、セレクタ回路SEL4
の出力信号の論理値の信号MLOAD0が出力される。
The output signal of the selector circuit SEL4 is input to the data input terminal of the flip-flop circuit FF22,
The reference clock signal FCLK from the crystal oscillator 30 is input to the clock input terminal of the flip-flop circuit FF22, and at the rising timing thereof, the selector circuit SEL4 is output from the output terminal of the flip-flop circuit FF22.
The signal MLOAD0 of the logical value of the output signal of is output.

【0190】信号MLOAD0は、フリップフロップ回
路FF20のリセット入力端子と、図11のカウンタ回
路CN4〜CN6のロード入力端子に入力され、分周比
Mがプリセットされる。すなわち、信号PULLIN1
の論理値「1」のとき、M分周器70で基準クロック信
号FCLKをM分周して生成されたクロック信号MLO
Dのタイミングをもとに、M分周器70のカウンタ回路
CN4〜CN6をプリセットし、信号PULLIN1の
論理値が「0」のとき、VCO35から出力されたクロ
ック信号のタイミングで2N分周器74から出力される
クロック信号NLD0のタイミングをもとにM分周器7
0のカウンタ回路CN4〜CN6をプリセットするよう
になっている。
The signal MLOAD0 is input to the reset input terminal of the flip-flop circuit FF20 and the load input terminals of the counter circuits CN4 to CN6 of FIG. 11, and the frequency division ratio M is preset. That is, the signal PULLIN1
, The clock signal MLO generated by dividing the reference clock signal FCLK by M by the M divider 70.
Based on the timing of D, the counter circuits CN4 to CN6 of the M divider 70 are preset, and when the logic value of the signal PULLIN1 is "0", the 2N divider 74 is operated at the timing of the clock signal output from the VCO 35. Based on the timing of the clock signal NLD0 output from the M divider 7
The zero counter circuits CN4 to CN6 are preset.

【0191】このように、ロックイン型位相比較器36
が選択されたときには、光ディスク1から読み出された
微分2値化信号から抽出されるクロック信号の周波数を
もとにM分周器70の分周タイミングをとるようになっ
ているので、データリード時からデータライト時に移行
する際、そのクロック信号の位相変化を少なくすること
ができる。
In this way, the lock-in type phase comparator 36
When is selected, the frequency division timing of the M frequency divider 70 is set based on the frequency of the clock signal extracted from the differential binarized signal read from the optical disc 1. It is possible to reduce the phase change of the clock signal when shifting from time to data write.

【0192】フリップフロップ回路FF22の反転出力
端子からは信号MLOAD0の論理反転された信号ML
OAD1が出力され、さらにその信号はインバータ回路
G38でリ論理反転されて信号MLOAD0Aとして出
力される。
From the inverting output terminal of the flip-flop circuit FF22, a signal ML obtained by logically inverting the signal MLOAD0.
OAD1 is output, and the signal is logically inverted by the inverter circuit G38 and output as the signal MLOAD0A.

【0193】セレクタ回路SEL5は、4本のデータ入
力のうちの1本を2本のセレクト入力により選択する2
回路入りのデータセレクト回路である。
The selector circuit SEL5 selects one of four data inputs by two select inputs.
It is a data select circuit containing a circuit.

【0194】セレクタ回路SEL5の1つ目の回路の4
本のデータ入力端子にはそれぞれ、図12からの信号M
D31、MD21、MD11、MD01が入力され、セ
レクタ回路SEL5の2つ目の回路の4本のデータ入力
端子にはそれぞれ、図12からの信号MD02、MD1
2、MD22、MD32が入力され、セレクタ入力端子
には、信号ERLVL0、ERLVL1が入力される。
4 of the first circuit of the selector circuit SEL5
Each of the data input terminals of the book has a signal M from FIG.
D31, MD21, MD11, MD01 are input, and the signals MD02, MD1 from FIG. 12 are respectively input to the four data input terminals of the second circuit of the selector circuit SEL5.
2, MD22, MD32 are input, and the signals ERLVL0, ERLVL1 are input to the selector input terminals.

【0195】信号ERLVL0、ERLVL1により選
択され、セレクタ回路SEL5内の各回路から出力され
た信号、フリップフロップ回路FF22から出力された
信号MLOAD0等をもとに、ナンド回路G35、G3
6、フリップフロップ回路FF23により、フリップフ
ロップ回路FF23の出力端子からは、信号ERLVL
0、ERLVL1により設定された周波数異常と判断さ
れる範囲の間「0」となる信号MSKが出力されるよう
になっている。
The NAND circuits G35 and G3 are selected based on the signals selected by the signals ERLVL0 and ERLVL1 and output from each circuit in the selector circuit SEL5 and the signal MLOAD0 output from the flip-flop circuit FF22.
6. The flip-flop circuit FF23 allows the signal ERLVL to be output from the output terminal of the flip-flop circuit FF23.
A signal MSK of "0" is output during the range of 0, which is determined by ERLVL1 to be a frequency abnormality.

【0196】ノア回路G37の入力端子には、信号ML
OAD0、MSK、TST07が入力され、これらの信
号が全て論理値「0」のとき、ノア回路G37の出力端
子からは論理値「1」の信号が出力される。すなわち、
ノア回路G37において、周波数異常が検出されるよう
になっている。ノア回路G37から出力される信号は2
本のデータ入力のうちいずれかをセレクト入力により選
択するセレクタ回路SEL6の一方のデータ入力端子に
入力される。他方の入力端子には信号TST06が入力
され、セレクト入力端子には信号TST03が入力され
る。尚、信号TST03、TST06、TST07は、
機能試験用の信号で、通常動作時においては、ここでは
例えば「0」となる。従って、セレクタ回路SEL6の
出力端子からはノア回路G37からの出力信号がそのま
ま信号PLLERとして出力され、ノア回路G37で周
波数異常が検出されると、信号PLLERの論理値が
「1」となる。次に、図14について説明する。図14
において、4ビット・バイナリ・カウンタ回路CN7、
CN8はカスケード接続され、カウンタ回路CN7の1
ビット目のデータプリセット入力端子は接地され、常に
論理値「0」になるようになっている。また、カウンタ
回路CN7の他のデータプリセット入力端子、カウンタ
回路CN8の1〜4ビットのデータプリセット入力端子
には常に論理値「1」となるような電圧VDDが入力さ
れている。
The signal ML is applied to the input terminal of the NOR circuit G37.
When OAD0, MSK, and TST07 are input and all of these signals have a logical value "0", a signal having a logical value "1" is output from the output terminal of the NOR circuit G37. That is,
A frequency abnormality is detected in the NOR circuit G37. The signal output from the NOR circuit G37 is 2
It is input to one data input terminal of a selector circuit SEL6 that selects one of the book data inputs by the select input. The signal TST06 is input to the other input terminal, and the signal TST03 is input to the select input terminal. The signals TST03, TST06, and TST07 are
This is a signal for a function test, and is "0" here during normal operation. Therefore, the output signal of the NOR circuit G37 is directly output as the signal PLLER from the output terminal of the selector circuit SEL6, and when the NOR circuit G37 detects the frequency abnormality, the logical value of the signal PLLER becomes "1". Next, FIG. 14 will be described. 14
In the 4-bit binary counter circuit CN7,
CN8 is connected in cascade, and the counter circuit CN7 has 1
The data preset input terminal of the bit is grounded and always has a logical value of "0". Further, the voltage VDD that always has the logical value "1" is input to the other data preset input terminals of the counter circuit CN7 and the data preset input terminals of 1 to 4 bits of the counter circuit CN8.

【0197】カウンタ回路CN7、CN8のそれぞれの
クロック入力端子には図13の信号MLOADOAが入
力され、それらのリセット入力端子には、図13の信号
PLLERがインバータ回路G40で論理反転されてか
ら入力されている。
The signal MLOADOA of FIG. 13 is input to the respective clock input terminals of the counter circuits CN7 and CN8, and the signal PLLER of FIG. 13 is logically inverted by the inverter circuit G40 and input to their reset input terminals. ing.

【0198】カウンタ回路CN7の出力端子のうち、最
下位から2番目、3番目、4番目のビットに値するカウ
ンタ値を出力する端子と、カウンタ回路CN8の出力端
子のうち最下位ビットから3番目のビットまでの3本の
出力端子は、ナンド回路G41の6本の入力端子にそれ
ぞれ接続されている。
Of the output terminals of the counter circuit CN7, the terminal that outputs the counter value corresponding to the second, third, and fourth bits from the least significant bit, and the output terminal of the counter circuit CN8 that is the third from the least significant bit. The three output terminals up to the bit are respectively connected to the six input terminals of the NAND circuit G41.

【0199】ナンド回路G41のの出力端子はフリップ
フロップ回路FF25のデータ入力端子に接続され、フ
リップフロップ回路FF25のクロック入力端子には、
信号MLOADOAが入力されている。また、フリップ
フロップ回路FF25の非反転出力端子はカウンタ回路
CN7のイネーブル端子に接続され、その反転出力端子
は2本のデータ入力A、Bのいずれか一方をセレクト入
力により選択するセレクタ回路SEL10の一方の入力
端子に接続される。
The output terminal of the NAND circuit G41 is connected to the data input terminal of the flip-flop circuit FF25, and the clock input terminal of the flip-flop circuit FF25 is
The signal MLOADOA is input. The non-inverting output terminal of the flip-flop circuit FF25 is connected to the enable terminal of the counter circuit CN7, and the inverting output terminal is one of the selector circuits SEL10 that selects either one of the two data inputs A and B by the select input. Connected to the input terminal of.

【0200】セレクタ回路SEL10の他方の入力端子
には信号TST22が入力され、セレクト入力端子には
信号TST21が入力される。尚、信号TST21、T
ST22は、機能試験用の信号で、通常動作時において
は、ここでは例えば「0」となる。従って、セレクタ回
路SEL10出力端子からは、フリップフロップ回路F
F25の反転出力端子からの出力信号がそのまま周波数
異常検出信号ERRSOとして出力される。
The signal TST22 is input to the other input terminal of the selector circuit SEL10, and the signal TST21 is input to the select input terminal. The signals TST21, T
ST22 is a signal for a function test, which is, for example, "0" here during normal operation. Therefore, from the output terminal of the selector circuit SEL10, the flip-flop circuit F
The output signal from the inverted output terminal of F25 is directly output as the frequency abnormality detection signal ERRSO.

【0201】また、前述した信号SCLROは、カウン
タ回路CN7、CN8のそれぞれのロード入力端子と、
フリップフロップ回路FF25のリセット入力端子に入
力される。
The above-mentioned signal SCLRO is applied to the load input terminals of the counter circuits CN7 and CN8,
It is input to the reset input terminal of the flip-flop circuit FF25.

【0202】このような回路構成により、周波数異常が
検出されて、図13の信号PLLERの論理値が「1」
となり、その後、周波数異常が検出されなくなって再び
「0」になった時点から一定時間論理値「0」を維持す
るを生成するようになっている。図14の回路構成にお
いては、信号PLLERの論理値が「1」となり再び
「0」になった時点から、信号MLOADOAとしての
信号MLDOのパルスを126回カウントするまでの
間、周波数異常検出信号ERRSOが論理値「0」とな
るようになっている。すなわち、周波数異常が検出され
たとき、周波数異常検出信号ERRSOが論理値「0」
となり、その結果、図3の4入力ナンド回路71を介し
て信号PULLIN1が論理値「1」となり、プルイン
型位相比較器34が選択されるが、周波数異常が検出さ
れなくなった時点から、所定の時間経過した時点でプル
イン型位相比較器34からロックイン型位相比較器36
に切換えるようになっている。このように、プルイン型
位相比較器34からロックイン型位相比較器36に切換
えるタイミングに余裕を持たせるのは後述の電荷保持用
コンデンサC50を十分チャージする必要があるからで
ある。
With such a circuit configuration, a frequency abnormality is detected and the logic value of the signal PLLER in FIG. 13 is "1".
Then, after that, when the frequency abnormality is no longer detected and becomes "0" again, the logical value "0" is maintained for a certain period of time. In the circuit configuration of FIG. 14, from the time when the logical value of the signal PLLER becomes “1” to “0” again until the number of 126 pulses of the signal MLDO as the signal MLOADOA is counted, the frequency abnormality detection signal ERRSO. Is a logical value "0". That is, when the frequency abnormality is detected, the frequency abnormality detection signal ERRSO has the logical value "0".
As a result, the signal PULLIN1 becomes a logical value “1” via the 4-input NAND circuit 71 in FIG. 3, and the pull-in type phase comparator 34 is selected, but a predetermined frequency is detected from the time when the frequency abnormality is no longer detected. When the time has elapsed, the pull-in type phase comparator 34 shifts to the lock-in type phase comparator 36.
It is designed to switch to. As described above, the timing for switching from the pull-in type phase comparator 34 to the lock-in type phase comparator 36 is provided with a margin because it is necessary to sufficiently charge the charge holding capacitor C50 described later.

【0203】次に、図15、16に示したタイムチャー
トを参照して、周波数チェック回路75の動作について
説明する。
Next, the operation of the frequency check circuit 75 will be described with reference to the time charts shown in FIGS.

【0204】図15は、周波数異常と判断される範囲を
指定する信号MSKのウインドウの時間幅を切換える信
号TST04が論理値「0」の場合、すなわち、小さい
時間幅のウインドウの場合を示している。すなわち、図
12のセレクタ回路SEL1〜SEL3において、信号
TST04により選択された信号M01、M11、M2
1、M31、M41、M51等をもとに、信号MSKを
生成するための信号MD01、MD11、MD21、M
D31、MD02、MD12、MD22、MD32が生
成され、さらに、図13のセレクタ回路SEL5におい
て、信号ERLVLO、ERLVL1により、4種類の
ウインドウ幅のうちの1つが決定されて、信号MSKが
出力される。尚、図15の信号MSKは、図13のフリ
ップフロップ回路FF25の反転出力端子から出力され
た信号である。
FIG. 15 shows the case where the signal TST04 for switching the time width of the window of the signal MSK designating the range judged as the frequency abnormality is the logical value "0", that is, the window of the small time width. . That is, in the selector circuits SEL1 to SEL3 of FIG. 12, the signals M01, M11, M2 selected by the signal TST04 are selected.
Signals MD01, MD11, MD21, M for generating the signal MSK based on 1, M31, M41, M51, etc.
D31, MD02, MD12, MD22, MD32 are generated, and further, in the selector circuit SEL5 of FIG. 13, one of the four types of window widths is determined by the signals ERLVLO, ERLVL1 and the signal MSK is output. The signal MSK in FIG. 15 is a signal output from the inverting output terminal of the flip-flop circuit FF25 in FIG.

【0205】図15では、例えば、信号ERLVL0の
論理値が「0」で、信号ERLVL1の論理値が「0」
のとき(ERLVL0、ERLVL1)=(0、0)と
示している。
In FIG. 15, for example, the logical value of the signal ERLVL0 is "0" and the logical value of the signal ERLVL1 is "0".
In this case, (ERLVL0, ERLVL1) = (0, 0) is shown.

【0206】(ERLVL0、ERLVL1)=(0、
0)のとき、信号M01、M11、M21、M31、M
41、M51の論理値が、それぞれ「1」「1」「0」
「0」「1」「1」となった後、最初のクロック信号F
CLKの立ち上がりで、信号MSKの論理値は「1」と
なり、信号M01、M11、M21、M31、M41、
M51の論理値が、それぞれ「0」「0」「0」「1」
「0」「0」となった後、最初のクロック信号FCLK
の立ち上がりで、信号MSKの論理値は「0」となり、
そのウインドウの時間幅はクロック信号FCLKの21
周期分の長さに相当するものである。
(ERLVL0, ERLVL1) = (0,
0), signals M01, M11, M21, M31, M
The logical values of 41 and M51 are "1", "1", and "0", respectively.
First clock signal F after becoming "0""1""1"
At the rising edge of CLK, the logic value of the signal MSK becomes “1”, and the signals M01, M11, M21, M31, M41,
The logical values of M51 are "0", "0", "0", and "1", respectively.
First clock signal FCLK after becoming "0""0"
At the rising edge of, the logical value of the signal MSK becomes "0",
The time width of the window is 21 of the clock signal FCLK.
This corresponds to the length of the cycle.

【0207】(ERLVL0、ERLVL1)=(0、
1)のとき、信号M01、M11、M21、M31、M
41、M51の論理値が、それぞれ「1」「1」「0」
「1」「0」「1」となった後、最初のクロック信号F
CLKの立ち上がりで、信号MSKの論理値は「1」と
なり、信号M01、M11、M21、M31、M41、
M51の論理値が、それぞれ「0」「0」「0」「0」
「1」「0」となった後、最初のクロック信号FCLK
の立ち上がりで、信号MSKの論理値は「0」となり、
そのウインドウの時間幅はクロック信号FCLKの37
周期分の長さに相当するものである。
(ERLVL0, ERLVL1) = (0,
In the case of 1), signals M01, M11, M21, M31, M
The logical values of 41 and M51 are "1", "1", and "0", respectively.
The first clock signal F after becoming "1""0""1"
At the rising edge of CLK, the logic value of the signal MSK becomes “1”, and the signals M01, M11, M21, M31, M41,
The logical values of M51 are "0", "0", "0", and "0", respectively.
First clock signal FCLK after becoming "1" or "0"
At the rising edge of, the logical value of the signal MSK becomes "0",
The time width of the window is 37 of the clock signal FCLK.
This corresponds to the length of the cycle.

【0208】(ERLVL0、ERLVL1)=(1、
0)のとき、信号M01、M11、M21、M31、M
41、M51の論理値が、それぞれ「1」「1」「0」
「0」「0」「1」となった後、最初のクロック信号F
CLKの立ち上がりで、信号MSKの論理値は「1」と
なり、信号M01、M11、M21、M31、M41、
M51の論理値が、それぞれ「0」「0」「0」「1」
「1」「0」となった後、最初のクロック信号FCLK
の立ち上がりで、信号MSKの論理値は「0」となり、
そのウインドウの時間幅はクロック信号FCLKの53
周期分の長さに相当するものである。
(ERLVL0, ERLVL1) = (1,
0), signals M01, M11, M21, M31, M
The logical values of 41 and M51 are "1", "1", and "0", respectively.
After becoming "0", "0", "1", the first clock signal F
At the rising edge of CLK, the logic value of the signal MSK becomes “1”, and the signals M01, M11, M21, M31, M41,
The logical values of M51 are "0", "0", "0", and "1", respectively.
First clock signal FCLK after becoming "1" or "0"
At the rising edge of, the logical value of the signal MSK becomes "0",
The time width of the window is 53 of the clock signal FCLK.
This corresponds to the length of the cycle.

【0209】(ERLVL0、ERLVL1)=(1、
1)のとき、信号M01、M11、M21、M31、M
41、M51の論理値が、それぞれ「1」「1」「0」
「1」「1」「0」となった後、最初のクロック信号F
CLKの立ち上がりで、信号MSKの論理値は「1」と
なり、信号M01、M11、M21、M31、M41、
M51の論理値が、それぞれ「0」「0」「0」「0」
「0」「1」となった後、最初のクロック信号FCLK
の立ち上がりで、信号MSKの論理値は「0」となり、
そのウインドウの時間幅はクロック信号FCLKの69
周期分の長さに相当するものである。
(ERLVL0, ERLVL1) = (1,
In the case of 1), signals M01, M11, M21, M31, M
The logical values of 41 and M51 are "1", "1", and "0", respectively.
The first clock signal F after becoming "1""1""0"
At the rising edge of CLK, the logic value of the signal MSK becomes “1”, and the signals M01, M11, M21, M31, M41,
The logical values of M51 are "0", "0", "0", and "0", respectively.
First clock signal FCLK after becoming "0" and "1"
At the rising edge of, the logical value of the signal MSK becomes "0",
The time width of the window is 69 of the clock signal FCLK.
This corresponds to the length of the cycle.

【0210】データリード時、すなわち、信号PULL
IN1の論理値が「0」のとき、信号MLOAD0とし
て、図10の2N分周器74からの信号NLD0をもと
にした信号が出力されるが、周波数チェック回路75で
は、この信号MLOAD0の論理値「0」となる部分
が、信号MSKのウインドウの時間幅の間に出力された
とき、周波数異常として検出されるようになっている。
At the time of data reading, that is, the signal PULL
When the logic value of IN1 is “0”, a signal based on the signal NLD0 from the 2N frequency divider 74 of FIG. 10 is output as the signal MLOAD0. However, the frequency check circuit 75 outputs the logic of this signal MLOAD0. When the portion having the value "0" is output during the time width of the window of the signal MSK, it is detected as a frequency abnormality.

【0211】周波数異常と判断する範囲はM分周器70
の分周比を10進表示でMとすると、図11〜図14で
示した回路構成によれば、(ERLVL0、ERLVL
1)=(0、0)のとき、(21/M)×100%の周
波数誤差が生じたとき、信号PLLERは論理値「1」
となる。
The range for judging the frequency abnormality is the M frequency divider 70.
If the frequency division ratio of M is expressed in decimal, according to the circuit configurations shown in FIGS. 11 to 14, (ERLVL0, ERLVL
1) = (0,0), when a frequency error of (21 / M) × 100% occurs, the signal PLLER has a logical value “1”.
Becomes

【0212】図16は、周波数異常と判断される範囲を
指定する信号MSKのウインドウの時間幅を切換える信
号TST04が論理値「1」の場合、すなわち、大きい
時間幅のウインドウの場合を示している。すなわち、図
12のセレクタ回路SEL1〜SEL3において、信号
TST04により選択された信号M01、M11、M2
1、M31、M41、M51、M61等をもとに、信号
MSKを生成するための信号MD01、MD11、MD
21、MD31、MD02、MD12、MD22、MD
32が生成され、さらに、図13のセレクタ回路SEL
5において、信号ERLVLO、ERLVL1により、
4種類のウインドウ幅のうちの1つが決定されて、信号
MSKが出力される。
FIG. 16 shows a case where the signal TST04 for switching the time width of the window of the signal MSK designating the range judged to be abnormal in frequency has a logical value "1", that is, a window having a large time width. . That is, in the selector circuits SEL1 to SEL3 of FIG. 12, the signals M01, M11, M2 selected by the signal TST04 are selected.
Signals MD01, MD11, MD for generating the signal MSK based on 1, M31, M41, M51, M61, etc.
21, MD31, MD02, MD12, MD22, MD
32 is generated, and further, the selector circuit SEL of FIG.
5, the signals ERLVLO and ERLVL1 cause
One of the four window widths is determined and the signal MSK is output.

【0213】(ERLVL0、ERLVL1)=(0、
0)のとき、信号M01、M11、M21、M31、M
41、M51、M61の論理値が、それぞれ「1」
「1」「1」「0」「0」「1」「1」となった後、最
初のクロック信号FCLKの立ち上がりで、信号MSK
の論理値は「1」となり、信号M01、M11、M2
1、M31、M41、M51、M61の論理値が、それ
ぞれ「0」「0」「1」「0」「1」「0」「0」とな
った後、最初のクロック信号FCLKの立ち上がりで、
信号MSKの論理値は「0」となり、そのウインドウの
時間幅はクロック信号FCLKの22×4周期分の長さ
に相当するものである。
(ERLVL0, ERLVL1) = (0,
0), signals M01, M11, M21, M31, M
The logical values of 41, M51, and M61 are each "1".
After becoming "1", "1", "0", "0", "1", "1", at the first rising edge of the clock signal FCLK, the signal MSK
Has a logical value of "1" and signals M01, M11, M2
The logical values of 1, M31, M41, M51, and M61 become "0", "0", "1", "0", "1", "0", and "0", respectively, and then at the first rise of the clock signal FCLK,
The logical value of the signal MSK is “0”, and the time width of the window corresponds to the length of 22 × 4 cycles of the clock signal FCLK.

【0214】(ERLVL0、ERLVL1)=(0、
1)のとき、信号M01、M11、M21、M31、M
41、M51、M61の論理値が、それぞれ「1」
「1」「1」「0」「1」「0」「1」となった後、最
初のクロック信号FCLKの立ち上がりで、信号MSK
の論理値は「1」となり、信号M01、M11、M2
1、M31、M41、M51、M61の論理値が、それ
ぞれ「0」「0」「1」「0」「0」「1」「0」とな
った後、最初のクロック信号FCLKの立ち上がりで、
信号MSKの論理値は「0」となり、そのウインドウの
時間幅はクロック信号FCLKの38×4周期分の長さ
に相当するものである。
(ERLVL0, ERLVL1) = (0,
In the case of 1), signals M01, M11, M21, M31, M
The logical values of 41, M51, and M61 are each "1".
After becoming "1", "1", "0", "1", "0", "1", at the first rising edge of the clock signal FCLK, the signal MSK
Has a logical value of "1" and signals M01, M11, M2
After the logical values of 1, M31, M41, M51, and M61 become “0”, “0”, “1”, “0”, “0”, “1”, and “0”, respectively, at the first rising edge of the clock signal FCLK,
The logical value of the signal MSK is “0”, and the time width of the window corresponds to the length of 38 × 4 cycles of the clock signal FCLK.

【0215】(ERLVL0、ERLVL1)=(1、
0)のとき、信号M01、M11、M21、M31、M
41、M51、M61の論理値が、それぞれ「1」
「1」「1」「0」「0」「0」「1」となった後、最
初のクロック信号FCLKの立ち上がりで、信号MSK
の論理値は「1」となり、信号M01、M11、M2
1、M31、M41、M51、M61の論理値が、それ
ぞれ「0」「0」「1」「0」「1」「1」「0」とな
った後、最初のクロック信号FCLKの立ち上がりで、
信号MSKの論理値は「0」となり、そのウインドウの
時間幅はクロック信号FCLKの54×4周期分の長さ
に相当するものである。
(ERLVL0, ERLVL1) = (1,
0), signals M01, M11, M21, M31, M
The logical values of 41, M51, and M61 are each "1".
After becoming "1", "1", "0", "0", "0", "1", at the first rise of the clock signal FCLK, the signal MSK
Has a logical value of "1" and signals M01, M11, M2
After the logical values of 1, M31, M41, M51, and M61 become “0”, “0”, “1”, “0”, “1”, “1”, and “0”, respectively, at the first rising of the clock signal FCLK,
The logical value of the signal MSK is “0”, and the time width of the window corresponds to the length of 54 × 4 cycles of the clock signal FCLK.

【0216】(ERLVL0、ERLVL1)=(1、
1)のとき、信号M01、M11、M21、M31、M
41、M51、M61の論理値が、それぞれ「1」
「1」「1」「0」「1」「1」「0」となった後、最
初のクロック信号FCLKの立ち上がりで、信号MSK
の論理値は「1」となり、信号M01、M11、M2
1、M31、M41、M51、M61の論理値が、それ
ぞれ「0」「0」「1」「0」「0」「0」「1」とな
った後、最初のクロック信号FCLKの立ち上がりで、
信号MSKの論理値は「0」となり、そのウインドウの
時間幅はクロック信号FCLKの70×4周期分の長さ
に相当するものである。
(ERLVL0, ERLVL1) = (1,
In the case of 1), signals M01, M11, M21, M31, M
The logical values of 41, M51, and M61 are each "1".
At the first rise of the clock signal FCLK after becoming "1""1""0""1""1""0", the signal MSK
Has a logical value of "1" and signals M01, M11, M2
After the logical values of 1, M31, M41, M51, and M61 become "0", "0", "1", "0", "0", "0", and "1", respectively, at the first rising edge of the clock signal FCLK,
The logical value of the signal MSK is “0”, and the time width of the window corresponds to the length of 70 × 4 cycles of the clock signal FCLK.

【0217】以下、図15の説明と同様である。The following is similar to the description of FIG.

【0218】次に、図17に示したタイムチャートを参
照して、図2に示したような光ディスク1のデータフォ
ーマットに対し、データエリアに各種データを書き込ん
だ後、リード・アフタ・ライト時に、プリフォーマット
エリアをリードし、書込済フラグWFを書き込む際のP
LL回路31の動作について説明する。
Next, referring to the time chart shown in FIG. 17, in the data format of the optical disc 1 as shown in FIG. 2, after writing various data in the data area, at the time of read-after-write, P when reading the preformatted area and writing the written flag WF
The operation of the LL circuit 31 will be described.

【0219】図17において、プリフォーマットエリア
の最終バイトであるポストプリアンブルIDPAのパタ
ーンに続いて、書込済フラグWFの領域になる瞬間に、
信号PULLIN1が論理値「0」から「1」になる。
信号PULLIN1が論理値「0」の間は、ロックイン
チャージ信号CHGR、ロックインディスチャージ信号
DISRにより、VCO35に対するVCO制御電圧V
COINを出力するようになっている。
In FIG. 17, following the pattern of the post preamble IDPA, which is the last byte of the preformat area, at the moment when the area of the written flag WF is reached,
The signal PULLIN1 changes from the logical value "0" to "1".
While the signal PULLIN1 is at the logical value "0", the VCO control voltage V for the VCO 35 is supplied by the lock-in charge signal CHGR and the lock-in discharge signal DISR.
It is designed to output COIN.

【0220】信号PULLIN1が論理値「1」の間
は、前述したように、信号NLD1と信号MLOAD1
の位相差に応じて生成されるプルインチャージ信号CH
GPとプルインディスチャージ信号DISPにより、V
CO35に対するVCO制御電圧VCOINを出力する
ようになっている。
While the signal PULLIN1 is at the logical value "1", as described above, the signal NLD1 and the signal MLOAD1 are set.
Pull-in charge signal CH generated according to the phase difference of
V by GP and pull-in discharge signal DISP
The VCO control voltage VCOIN for the CO 35 is output.

【0221】次に、図18を参照して、フィルタ32の
回路構成の具体例について説明する。 図18におい
て、まず、ロックインチャージ信号CHGRは、ダイオ
ードD1のカソードに入力され、ダイオードD1のアノ
ードは抵抗R1の一端に接続され、抵抗R1の他端は可
変抵抗VR1の一端に接続される。
Next, a specific example of the circuit configuration of the filter 32 will be described with reference to FIG. In FIG. 18, the lock-in charge signal CHGR is input to the cathode of the diode D1, the anode of the diode D1 is connected to one end of the resistor R1, and the other end of the resistor R1 is connected to one end of the variable resistor VR1.

【0222】ロックインディスチャージ信号DISR
は、ダイオードD2のアノードに入力され、ダイオード
D2のカソードは抵抗R2の一端に接続され、抵抗R2
の他端は可変抵抗VR1の他端に接続される。
Lock-in discharge signal DISR
Is input to the anode of the diode D2, and the cathode of the diode D2 is connected to one end of the resistor R2.
The other end of is connected to the other end of the variable resistor VR1.

【0223】プルインチャージ信号CHGPは、ダイオ
ードD3のカソードに入力され、ダイオードD3のアノ
ードは抵抗R3の一端に接続される。
The pull-in charge signal CHGP is input to the cathode of the diode D3, and the anode of the diode D3 is connected to one end of the resistor R3.

【0224】プルインディスチャージ信号DISPは、
ダイオードD4のアノードに入力され、ダイオードD4
のカソードは抵抗R4の一端に接続される。
The pull-in discharge signal DISP is
Input to the anode of the diode D4,
The cathode of is connected to one end of the resistor R4.

【0225】抵抗R3の他端と抵抗R4の他端は接続さ
れ、その接続点O1は、可変抵抗VR1の摺動端子に接
続される。
The other end of the resistor R3 is connected to the other end of the resistor R4, and its connection point O1 is connected to the sliding terminal of the variable resistor VR1.

【0226】オペアンプG50は反転増幅回路として用
いており、その入力端子はイマジナリ・ショートで、こ
の回路の電源電圧の半分の2.5Vとなっている。この
オペアンプの入力端子には接続点O1が接続され、さら
に、電荷保持用コンデンサC50の一端が接続されてい
る。
The operational amplifier G50 is used as an inverting amplifier circuit, and its input terminal is an imaginary short circuit, which is 2.5 V which is half the power supply voltage of this circuit. A connection point O1 is connected to the input terminal of this operational amplifier, and one end of a charge holding capacitor C50 is further connected.

【0227】コンデンサC50の他端は切替スイッチS
1の可動接点に接続される。この切替スイッチS1の8
つの固定接点のそれぞれには、抵抗値がそれぞれ異なる
8つの抵抗R5〜R12のそれぞれの一端が接続されて
いて、可動接点により抵抗R5〜R12のいずれかを選
択して、コンデンサC50と接続するようになってい
る。
The other end of the capacitor C50 has a changeover switch S.
1 movable contact. This changeover switch S1 8
One end of each of eight resistors R5 to R12 having different resistance values is connected to each of the fixed contacts, and one of the resistors R5 to R12 is selected by the movable contact so as to be connected to the capacitor C50. It has become.

【0228】この切替スイッチS1における抵抗R5〜
R12の選択は、図5に示したようなVCO35の入出
力特性により決定されるものである。すなわち、プルイ
ン型位相比較器34を選択して、ある設定周波数でVC
O35を発振させるようにする。このときのVCO35
のVCO制御電圧VCOINを測定し、このときのVC
O35の感度を推定する。すなわち、ある設定周波数を
f、このときのVCO制御電圧をvとしたとき傾きS=
Δf/Δvを推定し、どの抵抗を選択すればよいか決定
する。例えば、抵抗R5を選択した場合、その抵抗値を
R5、コンデンサC50の容量をC50で表すと、この
ときのカットオフ周波数ω1はω1=1/(R5・C5
0)と表せ、ここでは、これをフィルタ定数と呼ぶ。切
替スイッチS1は、推定された感度が大きい場合に抵抗
値の小さい抵抗を選択し、推定された感度が小さい場合
に抵抗値の大きい抵抗を選択するように制御されて、フ
ィルタ定数の切替を行うようになっている。
The resistance R5 of the changeover switch S1
The selection of R12 is determined by the input / output characteristics of the VCO 35 as shown in FIG. That is, the pull-in type phase comparator 34 is selected and VC is set at a certain set frequency.
Make O35 oscillate. VCO35 at this time
Of the VCO control voltage VCOIN of
Estimate the sensitivity of O35. That is, when a certain set frequency is f and the VCO control voltage at this time is v, the slope S =
Estimate Δf / Δv and determine which resistor should be selected. For example, when the resistor R5 is selected and its resistance value is represented by R5 and the capacitance of the capacitor C50 is represented by C50, the cutoff frequency ω1 at this time is ω1 = 1 / (R5 · C5
0), which is called a filter constant here. The changeover switch S1 is controlled so as to select a resistor having a small resistance value when the estimated sensitivity is high, and to select a resistor having a large resistance value when the estimated sensitivity is small, thereby switching the filter constant. It is like this.

【0229】抵抗R5〜R12のそれぞれの他端は、オ
ペアンプG50の出力端子に接続され、その接続点O2
は、抵抗R13、14の各一端に接続されている。抵抗
R13の他端は抵抗R15の一端に接続され、抵抗R1
4の他端は抵抗R16の一端に接続されている。抵抗R
14と抵抗R16との接続点O3は、スイッチS2の一
端に接続され、抵抗R13と抵抗R15との接続点O4
は、スイッチS2の他端に接続されている。
The other end of each of the resistors R5 to R12 is connected to the output terminal of the operational amplifier G50, and its connection point O2.
Is connected to one end of each of the resistors R13 and R14. The other end of the resistor R13 is connected to one end of the resistor R15, and the resistor R1
The other end of 4 is connected to one end of the resistor R16. Resistance R
A connection point O3 between the resistor 14 and the resistor R16 is connected to one end of the switch S2, and a connection point O4 between the resistor R13 and the resistor R15.
Is connected to the other end of the switch S2.

【0230】スイッチS2には、信号PULLIN0が
入力されていて、この信号による開閉制御により接続点
O3と接続点O4とを接続したり解放したりするように
なっている。すなわち、信号PULLIN0の論理値が
「0」のとき、接続点O3とO4は解放され、論理値
「1」のとき接続点O3とO4は接続されるようになっ
ている。
The signal PULLIN0 is input to the switch S2, and the connection point O3 and the connection point O4 are connected or released by the opening / closing control by this signal. That is, when the logical value of the signal PULLIN0 is "0", the connection points O3 and O4 are released, and when the logical value of the signal PULLIN0 is "1", the connection points O3 and O4 are connected.

【0231】接続点O4にはコンデンサC51の一端が
接続され、その他端および抵抗R15、16の他端はと
もに接地されている。
One end of the capacitor C51 is connected to the connection point O4, and the other end and the other ends of the resistors R15 and 16 are both grounded.

【0232】さらに、接続点O4には、抵抗R17の一
端が接続され、その他端にはR18の一端が接続されて
いる。抵抗R18の他端は観測用端子として用いられ
る。抵抗R17の他端からはVCO制御電圧VCOIN
が出力される。
Further, one end of the resistor R17 is connected to the connection point O4, and one end of R18 is connected to the other end. The other end of the resistor R18 is used as an observation terminal. From the other end of the resistor R17, VCO control voltage VCOIN
Is output.

【0233】観測用端子としての抵抗R18の他端に
は、前述したフィルタ定数の切替のためのVCO35の
感度を推定するために用いられる。その方法は、例え
ば、観測用端子には、A/D変換器(図示せず)が接続
されていて、ここで、VCO制御電圧VCOINをアナ
ログからディジタルの電圧値として変換され、その値を
CPU50に通知し、また、このときのVCO35の出
力周波数もCPU50に通知され、それらの値から、C
PU50がメモリ51にあらかじめ格納されている各種
情報をもとに、感度の算出等を行い、その結果、最適な
抵抗値の選択のための制御信号をスイッチS1に送り、
スイッチS1の切替制御を行うようにすることができ
る。また、この観測端子に本装置の外部から適当な計測
機器(測定用発振器等)を接続して、その計測結果から
スイッチS1を制御して、適当な抵抗を選択することも
可能である。
The other end of the resistor R18 as an observation terminal is used for estimating the sensitivity of the VCO 35 for switching the filter constant described above. In the method, for example, an A / D converter (not shown) is connected to the observation terminal, where the VCO control voltage VCOIN is converted as an analog to digital voltage value, and the value is converted by the CPU 50. To the CPU 50, and the output frequency of the VCO 35 at this time is also notified to the CPU 50.
The PU 50 calculates sensitivity and the like based on various information stored in advance in the memory 51, and as a result, sends a control signal for selecting an optimum resistance value to the switch S1,
Switching control of the switch S1 can be performed. It is also possible to connect an appropriate measuring device (measurement oscillator or the like) to the observation terminal from the outside of the device and control the switch S1 from the measurement result to select an appropriate resistance.

【0234】このような構成において、ロックインチャ
ージ信号CHGRが論理値「0」になると、接続点O1
から可変抵抗VR1、抵抗R1、ダイオードD1の方向
に、抵抗R1と可変抵抗VR1のそれぞれの抵抗値で決
まる電流が流れ、コンデンサC50をチャージする。
In such a structure, when the lock-in charge signal CHGR becomes the logical value "0", the connection point O1
A current determined by the respective resistance values of the resistor R1 and the variable resistor VR1 flows in the direction from the variable resistor VR1, the resistor R1, and the diode D1 to charge the capacitor C50.

【0235】ロックインディスチャージ信号DISRが
論理値「1」になると、ダイオードD2から、抵抗R
2、可変抵抗VR1、接続点O1の方向に抵抗R2と可
変抵抗VR1のそれぞれの抵抗値で決まる電流が流れ、
コンデンサC50をディスチャージする。
When the lock-in discharge signal DISR becomes a logical value "1", the diode R2 causes the resistor R
2. A current determined by the resistance values of the resistor R2 and the variable resistor VR1 flows in the direction of the variable resistor VR1 and the connection point O1,
Discharge the capacitor C50.

【0236】スイッチS2に入力される信号PULLI
N0の論理値が「0」のとき、接続点O3とO4は解放
され、接続点O2の電位は抵抗R13、R15で分圧さ
れる。このとき、抵抗R13、R15、コンデンサC5
1はローパスフィルタを構成しており、抵抗R13、R
15の抵抗値をそれぞれR13、R15と表すと、これ
らの並列抵抗値r1は、 r1=1/{1/(1/R13)+(1/R15)} と表せ、このカットオフ周波数ω2は、コンデンサC5
1の容量をC51と表すと、ω2=1/(r1・C5
1)と表せる。
The signal PULLI input to the switch S2
When the logical value of N0 is "0", the connection points O3 and O4 are released, and the potential of the connection point O2 is divided by the resistors R13 and R15. At this time, the resistors R13, R15 and the capacitor C5
1 constitutes a low-pass filter, and includes resistors R13 and R
When the resistance values of 15 are expressed as R13 and R15, respectively, the parallel resistance value r1 can be expressed as r1 = 1 / {1 / (1 / R13) + (1 / R15)}, and the cutoff frequency ω2 is Capacitor C5
When the capacity of 1 is represented as C51, ω2 = 1 / (r1 · C5
It can be expressed as 1).

【0237】スイッチS2に入力される信号PULLI
N0の論理値が「1」のとき、接続点O3とO4は接続
され、接続点O2の電位は抵抗R13とR14の並列抵
抗と、R15とR16の並列抵抗で分圧される。このと
き、抵抗R13とR14による並列抵抗r2の抵抗値r
2、抵抗R13、R15による並列抵抗r3の抵抗値r
3は、それぞれ、 r2=1/{1/(1/R13)+(1/R14)} r3=1/{1/(1/R15)+(1/R16)} となり、さらに、並列抵抗r2、r3による並列抵抗r
4の抵抗値r3は、 r4=1/{1/(1/r2)+(1/r3)} となり、コンデンサC51の容量をC51と表すと、こ
のときのカットオフ周波数ω2はω2=1/(r4・C
51)と表せる。
The signal PULLI input to the switch S2
When the logical value of N0 is "1", the connection points O3 and O4 are connected, and the potential of the connection point O2 is divided by the parallel resistance of the resistors R13 and R14 and the parallel resistance of R15 and R16. At this time, the resistance value r of the parallel resistance r2 formed by the resistors R13 and R14
2. Resistance value r of the parallel resistance r3 formed by the resistors R13 and R15
3 are r2 = 1 / {1 / (1 / R13) + (1 / R14)} r3 = 1 / {1 / (1 / R15) + (1 / R16)}, respectively, and the parallel resistance r2 , R3 parallel resistance r
The resistance value r3 of 4 is r4 = 1 / {1 / (1 / r2) + (1 / r3)}, and if the capacitance of the capacitor C51 is represented by C51, the cutoff frequency ω2 at this time is ω2 = 1 / (R4 ・ C
It can be expressed as 51).

【0238】このように、信号PULLIN0の論理値
が「0」の場合、すなわち、データライト時、カットオ
フ周波数を小さくするようにスイッチS2では調整する
ようになっている。尚、カットオフ周波数が大きいと
は、PLL回路31のループのダンピングファクタが大
きいということであり、すなわち、ジッタが増加するよ
うになる。カットオフ周波数が小さいとは、ダンピング
ファクタが小さいということであり、ループへの引き込
みは速くなり、ループの安定性が低下するが、ジッタは
減少するようになる。すなわち、データライト時は、デ
ータリード時と比較して、約1/10程度にジッタを押
さえることが可能となる。
As described above, when the logical value of the signal PULLIN0 is "0", that is, when data is written, the switch S2 is adjusted so as to reduce the cutoff frequency. A high cutoff frequency means that the damping factor of the loop of the PLL circuit 31 is high, that is, the jitter increases. A small cutoff frequency means that the damping factor is small, so that the loop is pulled in quickly and the stability of the loop is reduced, but the jitter is reduced. That is, when writing data, it is possible to suppress jitter to about 1/10 of that when reading data.

【0239】また、データリード時、すなわち、信号P
ULLIN0の論理値が「1」の場合、VCO制御電圧
VCOINの電圧値が、本装置が使用する周波数範囲に
対応したVCO制御電圧VCOINの電圧範囲より小さ
くなる。このとき、スイッチS2では接続点O2の電位
を少し上げて、図5に示したようなVCO35の入出力
特性において横軸の座標変換を行うように、抵抗R1
4、R16をそれぞれ抵抗R13、R15に並列に接続
するようになっている。
When data is read, that is, the signal P
When the logical value of ULLIN0 is "1", the voltage value of the VCO control voltage VCOIN becomes smaller than the voltage range of the VCO control voltage VCOIN corresponding to the frequency range used by this device. At this time, in the switch S2, the potential of the connection point O2 is slightly raised to perform the coordinate conversion on the horizontal axis in the input / output characteristics of the VCO 35 as shown in FIG.
4 and R16 are connected in parallel to the resistors R13 and R15, respectively.

【0240】以上、説明したように、上記実施例によれ
ば、水晶発振器30からの基準クロック信号FCLKを
M分周器70で、CPU50から設定された分周比Mに
基づき分周して分周クロック信号MLOAD1を出力
し、プルイン型位相比較器34において、このクロック
信号MLOAD1と、VCOから出力されるクロック信
号をk分周器73でCPU50から設定された分周比k
に基づき分周されて出力されたクロック信号CLKをさ
らに2N分周器74でCPU50から設定された分周比
Nに基づき分周されて出力されたクロック信号NLDO
との位相を比較し、その位相差に基づき、プルインチャ
ージ信号CHGPおよびプルインディスチャージ信号D
ISPを出力し、一方、ロックイン型位相比較器36で
は、2値化回路39から出力された微分2値化信号と、
クロック信号CLKとの位相を比較し、その位相差に基
づき、ロックインチャージ信号CHGRおよびロックイ
ンディスチャージ信号DISRを出力し、光ディスク1
に対して情報の記録を行う際(データライト時)、信号
PULLIN1が「1」となり、プルイン型位相比較器
34が選択され、プルインチャージ信号CHGPおよび
プルインディスチャージ信号DISPをフィルタ32に
出力し、光ディスク1から情報の再生を行う際(データ
リード時)、信号PULLIN1が「0」となり、ロッ
クイン型位相比較器36が選択され、ロックインチャー
ジ信号CHGRおよびロックインディスチャージ信号D
ISRをフィルタ32に出力し、フィルタ32では、抵
抗R18の他端から観測されるVCO制御電圧VCOI
Nと、このときのVCO35の出力周波数をもとに、C
PU50で算出された結果出力されるスイッチS1の切
替制御信号によりあらかじめ抵抗R5〜R12のうちか
ら最適な抵抗が選択されて、それにより設定される遮断
周波数に従って、フィルタ32に入力された信号が平滑
化されて、VCO制御電圧VCOINが出力されること
により、VCO35の感度のばらつきが調整されたVC
O制御電圧VCOINが出力される。
As described above, according to the above-described embodiment, the reference clock signal FCLK from the crystal oscillator 30 is divided by the M frequency divider 70 based on the frequency division ratio M set by the CPU 50. The frequency-divided clock signal MLOAD1 is output, and in the pull-in type phase comparator 34, the clock signal MLOAD1 and the clock signal output from the VCO are divided by the k-divider 73 into the division ratio k set by the CPU 50.
The clock signal CLK, which is frequency-divided and output based on, is further frequency-divided and output by the 2N frequency divider 74 based on the frequency division ratio N set by the CPU 50.
And the pull-in charge signal CHGP and the pull-in discharge signal D based on the phase difference.
The lock-in type phase comparator 36 outputs the differential binary signal output from the binarizing circuit 39.
The phase is compared with the clock signal CLK, and the lock-in charge signal CHGR and the lock-in discharge signal DISR are output based on the phase difference, and the optical disc 1
At the time of recording information (at the time of data writing), the signal PULLIN1 becomes “1”, the pull-in type phase comparator 34 is selected, the pull-in charge signal CHGP and the pull-in discharge signal DISP are output to the filter 32, and the optical disc When information is reproduced from 1 (when data is read), the signal PULLIN1 becomes "0", the lock-in type phase comparator 36 is selected, and the lock-in charge signal CHGR and the lock-in discharge signal D are selected.
The ISR is output to the filter 32, and in the filter 32, the VCO control voltage VCOI observed from the other end of the resistor R18.
Based on N and the output frequency of the VCO 35 at this time, C
An optimum resistance is selected in advance from the resistances R5 to R12 by the switching control signal of the switch S1 output as a result calculated by the PU50, and the signal input to the filter 32 is smoothed according to the cutoff frequency set by the resistance. And the VCO control voltage VCOIN is output to control the variation in the sensitivity of the VCO 35.
The O control voltage VCOIN is output.

【0241】また、ロックイン型位相比較器36が選択
されているとき、周波数チェック回路75において、ク
ロック信号CLKの周波数とクロック信号MLOAD1
の周波数とを比較して、VCO35から出力されたクロ
ック信号の周波数異常を検出し、周波数異常が検出され
たとき、周波数異常検出信号ERRSOが「1」とな
り、従って信号PULLIN1が「0」となり、ロック
イン型位相比較器36からプルイン型位相比較器34に
切替えられ、周波数異常が検出されなくなったときか
ら、基準クロック信号FCLKをもとに決定される遅延
時間後に、周波数異常検出信号ERRSOが再び「0」
となり、従って信号PULLIN1が「1」となり、ロ
ックイン型位相比較器36が再び選択されることによ
り、情報再生時に周波数異常が発生したときも、情報再
生の際に基準となるクロック信号CLKを得ることがで
き、PLL回路31の動作の安定化を図ることが可能と
なる。
When the lock-in type phase comparator 36 is selected, the frequency of the clock signal CLK and the clock signal MLOAD1 in the frequency check circuit 75.
Of the clock signal output from the VCO 35 is detected, and when the frequency abnormality is detected, the frequency abnormality detection signal ERRSO becomes “1”, and thus the signal PULLIN1 becomes “0”, The frequency abnormality detection signal ERRSO is restored again after a delay time determined based on the reference clock signal FCLK from the time when the lock-in type phase comparator 36 is switched to the pull-in type phase comparator 34 and the frequency abnormality is no longer detected. "0"
Therefore, the signal PULLIN1 becomes "1", and the lock-in type phase comparator 36 is selected again, so that the clock signal CLK that serves as a reference during information reproduction is obtained even when a frequency abnormality occurs during information reproduction. Therefore, the operation of the PLL circuit 31 can be stabilized.

【0242】また、M分周器70では、ロックイン型位
相比較器36が選択されているとき、2N分周器74か
らのクロック信号NLD1(クロック信号NLDOの反
転クロック信号)をM分周器70を構成するカウンタ回
路CN4〜CN6のロード入力端子に入力して分周タイ
ミングをとることで、情報再生から情報記録に以降する
際、VCO35から出力されるクロック信号CLKの位
相変化を少なくすることができ、PLL回路の動作の安
定化を図ることが可能となる。
Further, in the M divider 70, when the lock-in type phase comparator 36 is selected, the clock signal NLD1 (the inverted clock signal of the clock signal NLDO) from the 2N divider 74 is divided by the M divider. By inputting to the load input terminals of the counter circuits CN4 to CN6 constituting 70 and dividing timing, it is possible to reduce the phase change of the clock signal CLK output from the VCO 35 when the information is reproduced and then the information is recorded. Therefore, the operation of the PLL circuit can be stabilized.

【0243】さらに、PLL回路31をCMOS素子に
よる1チップのLSIによって構成することにより、回
路の小型化、省電力が可能で、しかも、開発期間の短
縮、開発費用の低減が可能となる。
Further, by constructing the PLL circuit 31 by a one-chip LSI composed of CMOS elements, the circuit can be downsized and power can be saved, and the development period and the development cost can be reduced.

【0244】[0244]

【発明の効果】以上説明したように本発明によれば、1
個のCMOS構成のVCOで構成可能であって、そのV
COの感度のばらつきに対応して、その応答特性を調整
することが可能で、しかも、従来のPLL回路の機能を
損うことなく、PLL回路の動作の安定化を図ることが
可能なPLL回路およびそのPLL回路を用いた情報処
理装置を提供できる。
As described above, according to the present invention, 1
It is possible to configure with VCO of CMOS constitution,
A PLL circuit capable of adjusting its response characteristic in response to variations in CO sensitivity and stabilizing the operation of the PLL circuit without impairing the function of the conventional PLL circuit. Also, an information processing device using the PLL circuit can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例に係る光ディスク装置の構成
を概略的に示すブロック図。
FIG. 1 is a block diagram schematically showing a configuration of an optical disc device according to an embodiment of the present invention.

【図2】図1の光ディスクに記録されるデータフォーマ
ットの具体例を示した図。
FIG. 2 is a diagram showing a specific example of a data format recorded on the optical disc of FIG.

【図3】図1のPLL回路の内部構成を概略的に示した
図。
3 is a diagram schematically showing an internal configuration of the PLL circuit of FIG.

【図4】図1の電圧制御発振器(VCO)の回路構成の
具体例を示した図。
FIG. 4 is a diagram showing a specific example of a circuit configuration of the voltage controlled oscillator (VCO) of FIG.

【図5】電圧制御発振器(VCO)の入出力特性を概略
的に示した図。
FIG. 5 is a diagram schematically showing input / output characteristics of a voltage controlled oscillator (VCO).

【図6】図3のロックイン型位相比較器の回路構成の具
体例を示した図。
6 is a diagram showing a specific example of a circuit configuration of the lock-in type phase comparator of FIG.

【図7】図6のロックイン型位相比較器の動作を説明す
るためのタイムチャート。
7 is a time chart for explaining the operation of the lock-in type phase comparator of FIG.

【図8】図3のプルイン型位相比較器の回路構成の具体
例を示した図。
8 is a diagram showing a specific example of the circuit configuration of the pull-in type phase comparator of FIG.

【図9】図8のプルイン型位相比較器の動作を説明する
ためのタイムチャート。
9 is a time chart for explaining the operation of the pull-in type phase comparator of FIG.

【図10】図3の2N分周器の回路構成の具体例を示し
た図。
10 is a diagram showing a specific example of a circuit configuration of the 2N frequency divider shown in FIG.

【図11】図3のM分周器と周波数チェック回路の回路
構成の具体例を示した図。
11 is a diagram showing a specific example of the circuit configuration of the M divider and the frequency check circuit of FIG.

【図12】図3のM分周器と周波数チェック回路の回路
構成の具体例を示した図。
12 is a diagram showing a specific example of the circuit configuration of the M divider and the frequency check circuit of FIG.

【図13】図3のM分周器と周波数チェック回路の回路
構成の具体例を示した図。
13 is a diagram showing a specific example of a circuit configuration of the M divider and the frequency check circuit of FIG.

【図14】図3のM分周器と周波数チェック回路の回路
構成の具体例を示した図。
14 is a diagram showing a specific example of the circuit configuration of the M divider and the frequency check circuit of FIG.

【図15】周波数チェック回路の動作を説明するためタ
イムチャート。
FIG. 15 is a time chart for explaining the operation of the frequency check circuit.

【図16】周波数チェック回路の動作を説明するためタ
イムチャート。
FIG. 16 is a time chart for explaining the operation of the frequency check circuit.

【図17】リード・アフタ・ライト時のPLL回路の動
作を説明するためのタイムチャート。
FIG. 17 is a time chart for explaining the operation of the PLL circuit during read-after-write.

【図18】図3のフィルタの回路構成の具体例を示した
図。
18 is a diagram showing a specific example of a circuit configuration of the filter of FIG.

【符号の説明】[Explanation of symbols]

30…水晶発振器、31…PLL回路、32…フィル
タ、34…プルイン型位相比較器、35…電圧制御発振
器(VCO)、36…ロックイン型位相比較器、70…
M分周器、71…ナンド回路、72…インバータ回路、
73…k分周器、74…2N分周器、75…周波数チェ
ック回路。
30 ... Crystal oscillator, 31 ... PLL circuit, 32 ... Filter, 34 ... Pull-in type phase comparator, 35 ... Voltage controlled oscillator (VCO), 36 ... Lock-in type phase comparator, 70 ...
M frequency divider, 71 ... NAND circuit, 72 ... Inverter circuit,
73 ... k frequency divider, 74 ... 2N frequency divider, 75 ... frequency check circuit.

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 情報記録媒体に対して情報の記録、再生
を行う際に用いる所定周波数のクロック信号を発生する
PLL回路であって、 基準クロック信号と、前記クロック信号との位相を比較
し、その位相差に基づく第1の位相差信号を出力する第
1の出力手段と、 前記情報記録媒体から再生された再生クロック信号と、
前記クロック信号との位相を比較し、その位相差に基づ
く第2の位相差信号を出力する第2の出力手段と、 前記情報記録媒体に対して情報の記録を行う際には、前
記第1の出力手段を選択し、前記情報記録媒体から情報
の再生を行う際には、前記第2の出力手段を選択する選
択手段と、 この選択手段で選択された1の出力手段から出力された
位相差信号に基づいて、前記所定周波数のクロック信号
を発生するクロック信号発生手段と、 を具備したことを特徴とするPLL回路。
1. A PLL circuit for generating a clock signal of a predetermined frequency used when information is recorded on and reproduced from an information recording medium, wherein a phase of a reference clock signal is compared with that of the clock signal. First output means for outputting a first phase difference signal based on the phase difference; a reproduction clock signal reproduced from the information recording medium;
Second output means for comparing the phase with the clock signal and outputting a second phase difference signal based on the phase difference; and for recording information on the information recording medium, the first output means When the output means is selected to reproduce information from the information recording medium, the output means selects the second output means, and the position output from the one output means selected by the selection means. A PLL circuit, comprising: a clock signal generating means for generating a clock signal of the predetermined frequency based on a phase difference signal.
【請求項2】 情報記録媒体に対して情報の記録、再生
を行う際に用いる所定周波数のクロック信号を発生する
電圧制御発振器と、 基準クロック信号と、前記電圧制御発振器から出力され
るクロック信号との位相を比較し、その位相差に基づく
第1の位相差信号を出力する第1の出力手段と、 前記情報記録媒体から読み出され2値化された再生情報
から抽出されたクロック信号と、前記電圧制御発振器か
ら出力されるクロック信号との位相を比較し、その位相
差に基づく第2の位相差信号を出力する第2の出力手段
と、 前記第1の出力手段と前記第2の出力手段のうち、いず
れか一方を選択する選択手段と、 前記情報記録媒体に対して情報の記録を行う際、前記第
1の出力手段を選択し、前記情報記録媒体から情報の再
生を行う際、前記第2の出力手段を選択するよう前記選
択手段を制御する第1の制御手段と、 前記選択手段で第2の出力手段が選択されたとき、前記
電圧制御発振器から出力されたクロック信号の周波数と
前記基準クロック信号の周波数とを比較して、前記電圧
制御発振器から出力されたクロック信号の周波数異常を
検出する周波数異常検出手段と、 この周波数異常検出手段で周波数異常が検出されたと
き、前記選択手段に対し前記第1の出力手段を選択する
よう制御し、前記周波数異常検出手段で周波数異常が検
出されなくなったときから所定時間後に前記選択手段に
対し前記第2の出力手段を選択するよう制御する第2の
制御手段と、 前記選択手段で選択された出力手段から出力された位相
差信号の平滑化を行い、前記電圧制御発振器の制御電圧
を出力するフィルタ手段と、 を具備したことを特徴とするPLL回路。
2. A voltage-controlled oscillator for generating a clock signal of a predetermined frequency used when recording and reproducing information on an information recording medium, a reference clock signal, and a clock signal output from the voltage-controlled oscillator. First output means for comparing the phases of the two and outputting a first phase difference signal based on the phase difference, and a clock signal read from the information recording medium and extracted from the binarized reproduction information, Second output means for comparing a phase with a clock signal output from the voltage controlled oscillator and outputting a second phase difference signal based on the phase difference; the first output means and the second output Selecting means for selecting one of the means, and when recording information on the information recording medium, when selecting the first output means and reproducing information from the information recording medium, The above The first control means for controlling the selecting means to select the output means of the above, and the frequency of the clock signal output from the voltage controlled oscillator when the second output means is selected by the selecting means and the reference. A frequency abnormality detecting means for comparing the frequency of the clock signal with the frequency abnormality of the clock signal output from the voltage controlled oscillator; and when the frequency abnormality detecting means detects the frequency abnormality, On the other hand, controlling to select the first output means, and controlling the selection means to select the second output means after a predetermined time from the time when the frequency abnormality is no longer detected by the frequency abnormality detecting means. The control means of No. 2 and the phase difference signal output from the output means selected by the selecting means are smoothed, and the control voltage of the voltage controlled oscillator is output. A PLL circuit comprising: a filter means.
【請求項3】 情報記録媒体に対して情報の記録、再生
を行う際に用いる所定周波数のクロック信号を発生する
電圧制御発振器と、 基準クロック信号を所定の分周比で分周して分周クロッ
ク信号を出力する分周手段と、 この分周手段から出力された分周クロック信号と、前記
電圧制御発振器から出力されるクロック信号との位相を
比較し、その位相差に基づく第1の位相差信号を出力す
る第1の出力手段と、 前記情報記録媒体から読み出され2値化された再生情報
から抽出されたクロック信号と、前記電圧制御発振器か
ら出力されるクロック信号との位相を比較し、その位相
差に基づく第2の位相差信号を出力する第2の出力手段
と、 前記第1の出力手段と前記第2の出力手段のうち、いず
れか一方を選択する選択手段と、 前記情報記録媒体に対して情報の記録を行う際、前記第
1の出力手段を選択し、前記情報記録媒体から情報の再
生を行う際、前記第2の出力手段を選択するよう前記選
択手段を制御する第1の制御手段と、 前記選択手段で第2の出力手段が選択されたとき、前記
分周手段に対し、前記電圧制御発振器から出力されるク
ロック信号をもとにした分周タイミングで分周された分
周信号を出力するように制御する第2の制御手段と、 前記選択手段で選択された出力手段から出力された位相
差信号の平滑化を行い、前記電圧制御発振器の制御電圧
を出力するフィルタ手段と、 を具備したことを特徴とするPLL回路。
3. A voltage controlled oscillator for generating a clock signal of a predetermined frequency used when information is recorded on and reproduced from an information recording medium, and a reference clock signal is frequency-divided by a predetermined frequency division ratio. The frequency dividing means for outputting the clock signal, the divided clock signal output from the frequency dividing means, and the clock signal output from the voltage controlled oscillator are compared in phase, and a first position based on the phase difference is compared. First output means for outputting a phase difference signal, a clock signal read from the information recording medium and extracted from binarized reproduction information, and a phase of a clock signal output from the voltage controlled oscillator are compared. A second output means for outputting a second phase difference signal based on the phase difference, a selection means for selecting one of the first output means and the second output means, and Information recording medium A first output means is selected when information is recorded on the first recording medium, and the second output means is selected when the information is reproduced from the information recording medium. When the second output means is selected by the control means and the selection means, the frequency dividing means divides the frequency at timing based on a clock signal output from the voltage controlled oscillator. Second control means for controlling to output a frequency-divided signal, and a filter for smoothing the phase difference signal output from the output means selected by the selecting means and outputting a control voltage of the voltage controlled oscillator. A PLL circuit comprising:
【請求項4】 情報記録媒体に対して、1個の電圧制御
発振器から出力される所定周波数のクロック信号に基づ
き情報の記録および再生を行う情報処理装置であって、 基準クロック信号と、前記電圧制御発振器から出力され
るクロック信号との位相を比較し、その位相差に基づく
第1の位相差信号を出力する第1の出力手段と、 前記情報記録媒体から読み出され2値化された再生情報
から抽出されたクロック信号と、前記電圧制御発振器か
ら出力されるクロック信号との位相を比較し、その位相
差に基づく第2の位相差信号を出力する第2の出力手段
と、 前記第1の出力手段と前記第2の出力手段のうち、いず
れか一方を選択する選択手段と、 前記情報記録媒体に対して情報の記録を行う際、前記第
1の出力手段を選択し、前記情報記録媒体から情報の再
生を行う際、前記第2の出力手段を選択するよう前記選
択手段を制御する制御手段と、 前記選択手段で選択された出力手段から出力された位相
差信号を、所定の遮断周波数に応じて平滑化を行い、前
記電圧制御発振器の制御電圧を出力するフィルタ手段
と、 このフィルタ手段の遮断周波数を変化させて、前記電圧
制御発振器の入出力応答特性を調整する調整手段と、 を具備したことを特徴とする情報処理装置。
4. An information processing apparatus for recording and reproducing information on an information recording medium based on a clock signal of a predetermined frequency output from one voltage controlled oscillator, comprising a reference clock signal and the voltage. First output means for comparing a phase with a clock signal output from the controlled oscillator and outputting a first phase difference signal based on the phase difference; and a binarized reproduction read from the information recording medium. Second output means for comparing the phases of the clock signal extracted from the information and the clock signal output from the voltage controlled oscillator, and outputting a second phase difference signal based on the phase difference; Selecting means for selecting one of the output means and the second output means, and for recording the information on the information recording medium, selecting the first output means for recording the information. Medium When the information is reproduced from the output means, the control means for controlling the selecting means to select the second output means, and the phase difference signal output from the output means selected by the selecting means are supplied to a predetermined cutoff frequency. Filter means for smoothing the output voltage of the voltage controlled oscillator, and adjusting means for adjusting the input / output response characteristic of the voltage controlled oscillator by changing the cutoff frequency of the filter means. An information processing device comprising:
【請求項5】 情報記録媒体に対して、1個の電圧制御
発振器から出力される所定周波数のクロック信号に基づ
き情報の記録および再生を行う情報処理装置であって、 基準クロック信号と、前記電圧制御発振器から出力され
るクロック信号との位相を比較し、その位相差に基づく
第1の位相差信号を出力する第1の出力手段と、 前記情報記録媒体から読み出され2値化された再生情報
から抽出されたクロック信号と、前記電圧制御発振器か
ら出力されるクロック信号との位相を比較し、その位相
差に基づく第2の位相差信号を出力する第2の出力手段
と、 前記第1の出力手段と前記第2の出力手段のうち、いず
れか一方を選択する選択手段と、 前記情報記録媒体に対して情報の記録を行う際、前記第
1の出力手段を選択し、前記情報記録媒体から情報の再
生を行う際、前記第2の出力手段を選択するよう前記選
択手段を制御する第1の制御手段と、 前記選択手段で第2の出力手段が選択されたとき、前記
電圧制御発振器から出力されたクロック信号の周波数と
前記基準クロック信号の周波数とを比較して、前記電圧
制御発振器から出力されたクロック信号の周波数異常を
検出する周波数異常検出手段と、 この周波数異常検出手段で周波数異常が検出されたと
き、前記選択手段に対し前記第1の出力手段を選択する
よう制御し、前記周波数異常検出手段で周波数異常が検
出されなくなったときから所定時間後に前記選択手段に
対し前記第2の出力手段を選択するよう制御する第2の
制御手段と、 前記選択手段で選択された出力手段から出力された位相
差信号の平滑化を行い、前記電圧制御発振器の制御電圧
を出力するフィルタ手段と、 を具備したことを特徴とする情報処理装置。
5. An information processing apparatus for recording and reproducing information on an information recording medium based on a clock signal of a predetermined frequency output from one voltage controlled oscillator, comprising a reference clock signal and the voltage. First output means for comparing a phase with a clock signal output from the controlled oscillator and outputting a first phase difference signal based on the phase difference; and a binarized reproduction read from the information recording medium. Second output means for comparing the phases of the clock signal extracted from the information and the clock signal output from the voltage controlled oscillator, and outputting a second phase difference signal based on the phase difference; Selecting means for selecting one of the output means and the second output means, and for recording the information on the information recording medium, selecting the first output means for recording the information. Medium When the information is reproduced from the first output means, the first control means for controlling the selection means so as to select the second output means, and the voltage controlled oscillator when the second output means is selected by the selection means A frequency abnormality detecting means for comparing the frequency of the clock signal output from the reference clock signal with the frequency of the reference clock signal to detect a frequency abnormality of the clock signal output from the voltage controlled oscillator; When an abnormality is detected, the selecting means is controlled to select the first output means, and the selecting means is operated to select the first output means after a predetermined time from when the frequency abnormality detecting means stops detecting the frequency abnormality. Second control means for controlling to select the second output means, and smoothing the phase difference signal output from the output means selected by the selection means, An information processing device comprising: a filter unit that outputs a control voltage of a pressure-controlled oscillator.
【請求項6】 情報記録媒体に対して、1個の電圧制御
発振器から出力される所定周波数のクロック信号に基づ
き情報の記録および再生を行う情報処理装置であって、 基準クロック信号を所定の分周比で分周して分周クロッ
ク信号を出力する分周手段と、 この分周手段から出力された分周クロック信号と、前記
電圧制御発振器から出力されるクロック信号との位相を
比較し、その位相差に基づく第1の位相差信号を出力す
る第1の出力手段と、 前記情報記録媒体から読み出され2値化された再生情報
から抽出されたクロック信号と、前記電圧制御発振器か
ら出力されるクロック信号との位相を比較し、その位相
差に基づく第2の位相差信号を出力する第2の出力手段
と、 前記第1の出力手段と前記第2の出力手段のうち、いず
れか一方を選択する選択手段と、 前記情報記録媒体に対して情報の記録を行う際、前記第
1の出力手段を選択し、前記情報記録媒体から情報の再
生を行う際、前記第2の出力手段を選択するよう前記選
択手段を制御する第1の制御手段と、 前記選択手段で第2の出力手段が選択されたとき、前記
分周手段に対し、前記電圧制御発振器から出力されるク
ロック信号をもとにした分周タイミングで分周された分
周信号を出力するように制御する第2の制御手段と、 前記選択手段で選択された出力手段から出力された位相
差信号の平滑化を行い、前記電圧制御発振器の制御電圧
を出力するフィルタ手段と、 を具備したことを特徴とする情報処理装置。
6. An information processing apparatus for recording and reproducing information on an information recording medium based on a clock signal of a predetermined frequency outputted from one voltage controlled oscillator, wherein a reference clock signal is divided into a predetermined portion. Dividing means for dividing by a dividing ratio and outputting a divided clock signal, and comparing the phases of the divided clock signal output from this dividing means and the clock signal output from the voltage controlled oscillator, First output means for outputting a first phase difference signal based on the phase difference, a clock signal extracted from the binarized reproduction information read from the information recording medium, and output from the voltage controlled oscillator. Any one of the second output means for comparing the phase with the clock signal to be output and outputting a second phase difference signal based on the phase difference, the first output means and the second output means. Choose one Selecting means for selecting the first output means when recording information on the information recording medium, and selecting the second output means when reproducing information from the information recording medium When the second output means is selected by the selection means and the first control means for controlling the selection means, the frequency division means is supplied to the frequency division means based on the clock signal output from the voltage controlled oscillator. Second control means for controlling so as to output the frequency-divided signal at the frequency division timing, smoothing the phase difference signal output from the output means selected by the selection means, and An information processing apparatus comprising: a filter unit that outputs a control voltage of a controlled oscillator.
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