JPH088698A - Pulse generation circuit - Google Patents
Pulse generation circuitInfo
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- JPH088698A JPH088698A JP6143340A JP14334094A JPH088698A JP H088698 A JPH088698 A JP H088698A JP 6143340 A JP6143340 A JP 6143340A JP 14334094 A JP14334094 A JP 14334094A JP H088698 A JPH088698 A JP H088698A
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- comparator
- output signal
- circuit
- time constant
- pulse
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＴＶ受像器における水
平同期信号などを遅延するパルス発生回路に関するもの
で、特にノイズによる誤動作を防止したパルス発生回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse generating circuit for delaying a horizontal synchronizing signal or the like in a TV receiver, and more particularly to a pulse generating circuit which prevents malfunction due to noise.
【０００２】[0002]
【従来の技術】図２は、入力端子（１）からの水平同期
信号の後縁を遅延し、ロジック回路（２）に印加するパ
ルス発生回路を示すもので、入力端子（１）には図３
（イ）に示す入力信号が印加される。該入力信号の
［Ｌ」レベルに応じてスイッチ（３）は開き、［Ｈ」レ
ベルに応じてスイッチ（３）は閉じる。すると、点Ａに
は時定数回路（５）の働きにより、図３（ロ）の如き信
号が表れる。ここで、コンパレータ（４）の基準電圧レ
ベルを図３（ロ）の点線のレベルにすると、コンパレー
タ（４）の出力信号波形は、図３（ハ）の如く成る。2. Description of the Related Art FIG. 2 shows a pulse generation circuit for delaying the trailing edge of a horizontal synchronizing signal from an input terminal (1) and applying it to a logic circuit (2). Three
The input signal shown in (a) is applied. The switch (3) is opened according to the "L" level of the input signal, and the switch (3) is closed according to the "H" level. Then, at the point A, a signal as shown in FIG. 3B appears due to the function of the time constant circuit (5). Here, when the reference voltage level of the comparator (4) is set to the level indicated by the dotted line in FIG. 3 (b), the output signal waveform of the comparator (4) becomes as shown in FIG. 3 (c).
【０００３】従って、図２の回路によれば、入力信号の
後縁を遅延させることができる。Therefore, according to the circuit of FIG. 2, the trailing edge of the input signal can be delayed.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、図２の
回路では、弱電界時などでパルス雑音が水平同期信号中
に混入すると誤動作を起こすという問題があった。即
ち、図３（イ）に示すノイズが混入すると、時定数回路
（５）が直ちに応答するため図３（ロ）に示すノイズに
よるパルスが発生してしまう。However, the circuit of FIG. 2 has a problem that malfunction occurs if pulse noise is mixed into the horizontal synchronizing signal when the electric field is weak. That is, when the noise shown in FIG. 3 (a) is mixed, the time constant circuit (5) immediately responds and a pulse due to the noise shown in FIG. 3 (b) is generated.
【０００５】前記ノイズによるパルスがロジック回路
（２）が安定に動作する程度のパルス幅をもっていれ
ば、ロジック回路（２）により対策が可能である。しか
しながら、ロジック回路（２）の動作限界付近周波数で
あると、対策が困難となる。If the pulse due to the noise has a pulse width such that the logic circuit (2) operates stably, the logic circuit (2) can take measures. However, if the frequency is near the operation limit of the logic circuit (2), it becomes difficult to take countermeasures.
【０００６】[0006]
【課題を解決するための手段】本発明は、上述の点に鑑
みなされたもので、入力パルスの後縁を遅延する時定数
回路と、該時定数回路の出力信号と第１の基準電圧とを
比較する第１コンパレータと、前記時定数回路の出力信
号と第２の基準電圧とを比較する第２コンパレータと、
該第２コンパレータの出力パルス幅を検出する検出手段
と、該検出手段の出力信号に応じて前記第１コンパレー
タの出力信号をゲートするゲート手段と、から成ること
を特徴とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and a time constant circuit for delaying the trailing edge of an input pulse, an output signal of the time constant circuit, and a first reference voltage. And a second comparator for comparing the output signal of the time constant circuit with a second reference voltage,
It is characterized by comprising a detection means for detecting the output pulse width of the second comparator, and a gate means for gating the output signal of the first comparator according to the output signal of the detection means.
【０００７】[0007]
【作用】本発明によれば、基準電圧値の異なる２つのコ
ンパレータを配置し、第１コンパレータにより、遅延し
たパルスを作成し、第２コンパレータにより最小出力パ
ルス幅を判別している。そして、第２コンパレータの出
力信号により、遅延したパルスのゲートを行っている。According to the present invention, two comparators having different reference voltage values are arranged, a delayed pulse is created by the first comparator, and the minimum output pulse width is determined by the second comparator. Then, the delayed pulse is gated by the output signal of the second comparator.
【０００８】[0008]
【実施例】図１は、本発明のパルス発生回路を示すもの
で、（６）は入力パルスの後縁を遅延する時定数回路、
（７）は該時定数回路（６）の出力信号と第１の基準電
圧Ｖ１とを比較する第１コンパレータ、（８）は前記時
定数回路（７）の出力信号と第２の基準電圧Ｖ２とを比
較する第２コンパレータ、（９）は前記第２コンパレー
タ（８）の出力信号が印加されるリセット端子と前記第
１コンパレータ（７）の出力信号が印加されるクロック
端子とを有するＤ型フリップフロップ、（１０）は 該
Ｄ型フリップフロップ（９）の出力信号に応じて前記第
１コンパレータ（７）の出力信号をゲートするアンドゲ
ートである。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a pulse generating circuit of the present invention, in which (6) is a time constant circuit for delaying the trailing edge of an input pulse,
(7) is a first comparator for comparing the output signal of the time constant circuit (6) and the first reference voltage V1, (8) is the output signal of the time constant circuit (7) and the second reference voltage V2 And a second comparator (9) for comparing with a D-type having a reset terminal to which the output signal of the second comparator (8) is applied and a clock terminal to which the output signal of the first comparator (7) is applied. The flip-flop (10) is an AND gate which gates the output signal of the first comparator (7) according to the output signal of the D-type flip-flop (9).
【０００９】尚、図１において、図２と同一の回路素子
については同一の符号を付し説明を省略する。図１の入
力端子（１）には図４（イ）に示す入力信号が印加さ
れ、点Ａの電圧波形は、図４（ロ）に示すようになる。
基準電源（１１）の値Ｖ１は、基準電源（１２）の値Ｖ
２に比べ高く設定される。In FIG. 1, the same circuit elements as those in FIG. 2 are designated by the same reference numerals and the description thereof will be omitted. The input signal shown in FIG. 4A is applied to the input terminal (1) of FIG. 1, and the voltage waveform at the point A becomes as shown in FIG.
The value V1 of the reference power source (11) is the value V1 of the reference power source (12).
It is set higher than 2.
【００１０】ここで、第１コンパレータ（７）の基準電
圧レベルを図４（ロ）の点線のレベルにすると、第１コ
ンパレータ（７）の出力信号波形は、図４（ハ）の如く
成る。また、第２コンパレータ（８）の基準電圧レベル
を図４（ロ）の一点鎖線のレベルにすると、第２コンパ
レータ（８）の出力信号波形は、図４（ニ）の如く成
る。Here, when the reference voltage level of the first comparator (7) is set to the level indicated by the dotted line in FIG. 4 (b), the output signal waveform of the first comparator (7) becomes as shown in FIG. 4 (c). When the reference voltage level of the second comparator (8) is set to the level indicated by the alternate long and short dash line in FIG. 4 (b), the output signal waveform of the second comparator (8) is as shown in FIG. 4 (d).
【００１１】Ｄ型フリップフロップ（９）は、リセット
端子が立ち下がり動作し、クロック端子が立ち上がり動
作する。そのため、第２コンパレータ（８）の出力信号
波形が、図４（ニ）の時刻ｔ１に立ち下がると、Ｄ型フ
リップフロップ（９）がリセットされ、その＊Ｑ出力
は、［Ｈ」となる。すると、アンドゲート（１０）が開
き、第１コンパレータ（７）の出力信号はそのままロジ
ック回路（２）に印加される。In the D-type flip-flop (9), the reset terminal operates to fall and the clock terminal operates to rise. Therefore, when the output signal waveform of the second comparator (8) falls at time t1 in FIG. 4 (d), the D flip-flop (9) is reset and its * Q output becomes [H]. Then, the AND gate (10) is opened, and the output signal of the first comparator (7) is directly applied to the logic circuit (2).
【００１２】次に、図４（イ）に示すノイズが到来した
場合について説明する。この場合にも、図４（ニ）に示
すように、ノイズに応答したパルスが発生するが、この
パルスのパルス幅は、基準電圧Ｖ２の設定により調整可
能である。そこでこのパルス幅をＤ型フリップフロップ
（９）がリセット動作を実行できない程度のものに設定
すれば、Ｄ型フリップフロップ（９）はリセットしなく
なる。Next, the case where the noise shown in FIG. 4A arrives will be described. Also in this case, a pulse in response to noise is generated as shown in FIG. 4D, and the pulse width of this pulse can be adjusted by setting the reference voltage V2. Therefore, if the pulse width is set to such a value that the D-type flip-flop (9) cannot execute the reset operation, the D-type flip-flop (9) will not be reset.
【００１３】Ｄ型フリップフロップ（９）は、リセット
状態でなければ、そのＱ出力は、Ｄ端子に印加されてい
る電源電圧＋Ｖｃｃに応じて［Ｈ」レベルとなってい
る。そのため、＊Ｑ出力は［Ｌ」となり、アンドゲート
（１０）が閉じるので第１コンパレータ（７）の出力信
号はロジック回路（２）に印加されない。従って、ロジ
ック回路（２）には図４（ホ）のパルスが印加されるこ
とになり、ノイズの影響を受けなくなる。If the D-type flip-flop (9) is not in the reset state, its Q output is at "H" level according to the power supply voltage + Vcc applied to the D terminal. Therefore, the * Q output becomes "L" and the AND gate (10) is closed, so that the output signal of the first comparator (7) is not applied to the logic circuit (2). Therefore, the pulse of FIG. 4E is applied to the logic circuit (2), and the influence of noise is eliminated.
【００１４】[0014]
【発明の効果】以上述べた如く、本発明によれば、基準
電圧値の異なる２つのコンパレータを配置し、第１コン
パレータにより、遅延したパルスを作成し、第２コンパ
レータにより最小出力パルス幅を判別し、その判別信号
により、遅延したパルスのゲートを行っている。そのた
め、本発明によれば、入力信号中にノイズが混入した場
合には前記ゲート手段によりノイズを遮断する事がで
き、信号を安定に遅延できるパルス発生回路を提供でき
る。As described above, according to the present invention, two comparators having different reference voltage values are arranged, a delayed pulse is created by the first comparator, and the minimum output pulse width is determined by the second comparator. Then, the delayed signal is gated by the discrimination signal. Therefore, according to the present invention, when the noise is mixed in the input signal, the noise can be blocked by the gate means, and the pulse generating circuit that can stably delay the signal can be provided.
【図１】本発明のパルス発生回路を示す回路図である。FIG. 1 is a circuit diagram showing a pulse generation circuit of the present invention.
【図２】従来のパルス発生回路を示す回路図である。FIG. 2 is a circuit diagram showing a conventional pulse generation circuit.
【図３】従来のパルス発生回路の説明に供するための波
形図である。FIG. 3 is a waveform diagram for explaining a conventional pulse generation circuit.
【図４】本発明のパルス発生回路の説明に供するための
波形図である。FIG. 4 is a waveform diagram for explaining a pulse generation circuit of the present invention.
（６） 時定数回路 （７） 第１コンパレータ （８） 第２コンパレータ （９） Ｄ型フリップフロップ （１０） アンドゲート (6) Time constant circuit (7) First comparator (8) Second comparator (9) D-type flip-flop (10) AND gate
Claims (2)
と、 該時定数回路の出力信号と第１の基準電圧とを比較する
第１コンパレータと、 前記時定数回路の出力信号と第２の基準電圧とを比較す
る第２コンパレータと、 該第２コンパレータの出力パルス幅を検出する検出手段
と、 該検出手段の出力信号に応じて前記第１コンパレータの
出力信号をゲートするゲート手段と、から成ることを特
徴とするパルス発生回路。1. A time constant circuit for delaying a trailing edge of an input pulse; a first comparator for comparing an output signal of the time constant circuit with a first reference voltage; and an output signal of the time constant circuit and a second comparator. A second comparator for comparing the output voltage of the second comparator, a detection means for detecting an output pulse width of the second comparator, and a gate means for gated the output signal of the first comparator according to the output signal of the detection means. A pulse generation circuit comprising:
出力信号が印加されるリセット端子と、前記第１コンパ
レータの出力信号が印加されるクロック端子とを有する
Ｄ型フリップフロップで構成されることを特徴とする請
求項１記載のパルス発生回路。2. The D-type flip-flop having a reset terminal to which an output signal of the second comparator is applied and a clock terminal to which an output signal of the first comparator is applied. The pulse generating circuit according to claim 1, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143340A JPH088698A (en) | 1994-06-24 | 1994-06-24 | Pulse generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143340A JPH088698A (en) | 1994-06-24 | 1994-06-24 | Pulse generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088698A true JPH088698A (en) | 1996-01-12 |
Family
ID=15336519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6143340A Pending JPH088698A (en) | 1994-06-24 | 1994-06-24 | Pulse generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088698A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104876542A (en) * | 2015-05-17 | 2015-09-02 | 桂林理工大学 | MgO-B2O3 binary system low-temperature-sintered microwave dielectric ceramic and preparation method thereof |
-
1994
- 1994-06-24 JP JP6143340A patent/JPH088698A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104876542A (en) * | 2015-05-17 | 2015-09-02 | 桂林理工大学 | MgO-B2O3 binary system low-temperature-sintered microwave dielectric ceramic and preparation method thereof |
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