JPH088517B2 - Echo canceller circuit - Google Patents
Echo canceller circuitInfo
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- JPH088517B2 JPH088517B2 JP63144670A JP14467088A JPH088517B2 JP H088517 B2 JPH088517 B2 JP H088517B2 JP 63144670 A JP63144670 A JP 63144670A JP 14467088 A JP14467088 A JP 14467088A JP H088517 B2 JPH088517 B2 JP H088517B2
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- JP
- Japan
- Prior art keywords
- tap coefficient
- difference
- echo
- product
- coefficient difference
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はペアケーブルを使用した２線全二重データ伝
送に使用するエコーキャンセラ回路に関するものであ
る。Description: TECHNICAL FIELD The present invention relates to an echo canceller circuit used for 2-wire full-duplex data transmission using a pair cable.
従来、加入者線などによる２線全二重データ伝送にお
いて、２線−４線変換用のハイブリッド回路を介して生
じるエコー信号を消去するためにエコーキャンセラ回路
が使用されている。従来のエコーキャンセラ回路はトラ
ンスバーサルフィルタを用いて実現されており、このト
ランスバーサルフィルタのタップ係数メモリにはエコー
インパルス応答値が記憶保持されている。2. Description of the Related Art Conventionally, an echo canceller circuit is used to cancel an echo signal generated through a hybrid circuit for 2-wire to 4-wire conversion in 2-wire full-duplex data transmission by a subscriber line or the like. A conventional echo canceller circuit is realized by using a transversal filter, and an echo impulse response value is stored and held in a tap coefficient memory of this transversal filter.
しかしながら、上記の従来のエコーキャンセラ回路は
各タップ係数メモリにエコーインパルスそのもの記憶保
持しているため、次のような課題を有している。However, since the above-mentioned conventional echo canceller circuit stores and holds the echo impulse itself in each tap coefficient memory, it has the following problems.
つまり、通常のエコーインパルス応答波形は長く尾を
引く波形となっており、このエコーテール部分は極めて
遅い時間変化をする。すなわち、エコーのインパルス応
答のサンプル値系列をhiとすると、 hn−hn+1≪h0（ｎが大きいとき） となる。That is, the normal echo impulse response waveform has a long tailed waveform, and this echo tail portion changes extremely slowly with time. That is, if the sample value series of the impulse response of the echo is h i , then h n −h n + 1 << h 0 (when n is large).
従来のエコーキャンセラ回路はエコーの持つ上記の性
質を全く利用しておらず、hnのｎが小さいところのタッ
プ係数メモリサイズと、ｎが大きく変化が少ないところ
でのタップ係数メモリサイズとは同一となっているた
め、エコーのインパルス応答が長く尾を引く場合にはイ
ンパルス長に比例したメモリサイズの増加となり、回路
規模の増大を招くという課題を有している。Conventional echo canceler circuit is not at all using the above nature of the echo, and the tap coefficient memory size where n the h n is small, the same as the tap coefficient memory size at n is large variation is small Therefore, when the echo impulse response has a long tail, the memory size increases in proportion to the impulse length, which causes a problem of increasing the circuit scale.
本発明はこのような課題を解決するためになされたも
ので、送信データシンボルを順次記憶するＮ段のシフト
レジスタと、残留エコー信号とステップサイズと第１段
目のシフトレジスタの入力データシンボルとの積を算出
し、この積と予め記憶しているエコーインパルス応答の
隣接するサンプル値間の差を示すタップ係数差との差を
新たなタップ係数差として記憶更新する第１のタップ係
数差メモリと、この第１のタップ係数差メモリの出力と
第１段目のシフトレジスタの入力データシンボルとの積
を算出する第１の乗算手段と、各シフトレジスタに対応
して設けられ、残留エコー信号とステップサイズと第ｎ
段目（ｎ＝１〜Ｎ）のシフトレジスタの入出力データシ
ンボル差との積を算出し、この積を予め記憶しているエ
コーインパルス応答の隣接するサンプル値間の差を示す
タップ係数差との差を新たなタップ係数差としてそれぞ
れ記憶更新する第ｎ＋１のタップ係数差メモリと、各シ
フトレジスタに対応して設けられ、第ｎおよび第ｎ＋１
のタップ係数差メモリの出力の和と第ｎ段目のシフトレ
ジスタの出力データシンボルとの積をそれぞれ算出する
第ｎ＋１の乗算手段と、すべての乗算手段からの出力の
加算合計をエコー信号から減算することによりエコー信
号を消去する減算手段とを備えるものである。The present invention has been made to solve such a problem, and has N stages of shift registers for sequentially storing transmission data symbols, a residual echo signal, a step size, and input data symbols of the first stage shift register. A first tap coefficient difference memory for calculating a product of the difference and a difference between the product and a tap coefficient difference indicating a difference between adjacent sample values of the echo impulse response stored in advance as a new tap coefficient difference. A first multiplication means for calculating the product of the output of the first tap coefficient difference memory and the input data symbol of the first-stage shift register, and the residual echo signal provided corresponding to each shift register. And step size and nth
A product with the input / output data symbol difference of the shift register of the stage (n = 1 to N) is calculated, and this product is stored in advance with a tap coefficient difference indicating a difference between adjacent sample values of the echo impulse response. Of the nth and n + 1th tap coefficient difference memories for storing and updating the respective differences as new tap coefficient differences, and the nth and n + 1th tap coefficient difference memories.
Of the output of the tap coefficient difference memory and the output data symbol of the shift register of the nth stage, respectively, and the addition sum of the outputs from all the multiplying means is subtracted from the echo signal. And subtracting means for canceling the echo signal.
タップ係数メモリにはサンプル値の全情報ではなく、
隣接するサンプル値との差情報のみが記憶される。The tap coefficient memory does not have full information on sample values,
Only the difference information from the adjacent sample value is stored.
次に本発明について図面を参照して以下に説明する。 Next, the present invention will be described below with reference to the drawings.
まず、本実施例の説明に入る前に本実施例の背景とな
る技術について簡単に説明する。First, before entering into the description of the present embodiment, a background technology of the present embodiment will be briefly described.
エコーキャンセラをトランスバーサルフィルタにより
実現する場合、キャンセル信号Enは以下の式で実現でき
る。When the echo canceller is realized by a transversal filter, the cancel signal E n can be realized by the following formula.
ただし、▲ｃi n▼;i番目のタップ係数 ak;k番目の送信データシンボル（ｋ＝ｎ−ｉ） タップ係数ciの推定方式としては各種提案されている
が、最も一般的に使用されてるMSE法を使用すると以下
のようになる。 However, ▲ c i n ▼; i-th tap coefficient a k ; k-th transmission data symbol (k = n−i) various methods have been proposed for estimating the tap coefficient c i , but most commonly used Using the MSE method that is used, it becomes as follows.
ただし、α；ステップサイズ en;残留エコー この式より次の式が導かれる。 However, α; step size e n ; residual echo The following equation is derived from this equation.
とおくと、式は次の式のように表せられる。 Then, the formula can be expressed as the following formula.
この式を回路を実現したものが図であり、同図は本
発明の一実施例を表すものである。 A circuit is realized by this equation, and the figure shows an embodiment of the present invention.
同図において、1,2は２段のシフトレジスタを構成す
るデータシンボルレジスタ、３〜５はエコーインパルス
応答の隣接サンプル値の差を記憶するトランスバーサル
フィルタのタップ係数差メモリ、６〜14は入力される２
つの信号の和を取って出力する加算回路、15〜21は入力
される２つの信号の積を取って出力する乗算回路であ
る。In the figure, 1 and 2 are data symbol registers constituting a two-stage shift register, 3 to 5 are tap coefficient difference memories of a transversal filter for storing the difference between adjacent sample values of echo impulse response, and 6 to 14 are input. Done 2
Addition circuits for taking the sum of two signals and outputting the same, and 15 to 21 are multiplication circuits for taking the product of the two input signals and outputting it.
タップ係数差メモリ３〜５には、隣接タップとの差が として記憶保持されており、このため、エコーの変化が
小さいエコーテール部での必要語長は少なくなるため、
メモリすべき情報量は削減される。In the tap coefficient difference memories 3 to 5, the difference between adjacent taps is stored. Is stored and stored, and as a result, the required word length in the echo tail part where the change in echo is small is small,
The amount of information to be stored is reduced.
次に同図を参照しながら動作について以下に説明す
る。なお、同図においてはシフトレジスタは２段で構成
されているが、以下の説明では一般的なものを想定して
Ｎ段のシフトレジスタについて説明することとする。Next, the operation will be described below with reference to FIG. Although the shift register is composed of two stages in the same figure, an N-stage shift register will be described below assuming a general one.
一般的には、送信データシンボルakは各シフトレジス
タ1,2・・・Ｎに入力され、各シフトレジスタの隣接レ
ジスタ中のデータシンボルakの差（bn-i（an-i−
an-i+1））が取られる。そして、エコーキャンセル後の
残留エコー信号enとステップサイズαとの積が取られ
（α・en）、この乗算結果とデータシンボルakの差との
積が取られ（α・en・bn-i）、続いて、タップ係数差メ
モリ３〜５の内容 との和が取られ この和演算の結果がタップ係数差メモリに再び記憶され
てタップ係数差メモリの内容が更新される。In general, the transmitted data symbols a k is input to the shift registers 1, 2 · · · N, the difference (b ni (a ni of the data symbols a k in the neighboring register of each shift register -
a n-i + 1 )) is taken. Then, the product of the residual echo signal e n after echo cancellation and the step size α is obtained (α · e n ), and the product of this multiplication result and the difference of the data symbol a k is obtained (α · e n · b ni ), and then the contents of tap coefficient difference memories 3 to 5 And the sum is taken The result of this sum operation is stored again in the tap coefficient difference memory, and the contents of the tap coefficient difference memory are updated.
次に、各入力データシンボルに沿って説明する。 Next, each input data symbol will be described.
残留エコー信号enとステップサイズαとの積が乗算回
路15において取られ、第１のレジスタ１の入力データシ
ンボルanとこの乗算結果との積が乗算回路16において取
られる。さらに、この乗算結果とタップ係数差メモリ３
の内容との和とが加算回路８において取られ、この和の
演算結果は第１番目のレジスタ１に対応したタップ係数
差メモリ３に再び記憶され、タップ係数差メモリ３の内
容は更新される。そして、レジスタ１の入力データシン
ボルanとタップ係数差メモリ３の内容▲Ｄ0 n▼との積が
乗算回路19において取られ、この乗算結果は第１番目の
タップ出力信号となる。The product of the residual echo signal e n and the step size α is taken in the multiplication circuit 15, and the product of the input data symbol a n of the first register 1 and this multiplication result is taken in the multiplication circuit 16. Further, this multiplication result and the tap coefficient difference memory 3
And the sum of the contents of the tap coefficient difference memory 3 are taken in the adder circuit 8, the calculation result of the sum is stored again in the tap coefficient difference memory 3 corresponding to the first register 1, and the content of the tap coefficient difference memory 3 is updated. . Then, the product of the contents ▲ D 0 n ▼ of input data symbols a n and the tap coefficient difference memory 3 of register 1 is taken in the multiplier circuit 19, the multiplication result is the first tap output signals.
このように、タップ係数差メモリのうち、Ｎ段のシフ
トレジスタの中の第１番目のレジスタ１の入出力の差に
対する演算結果を保持しているタップ係数差メモリ３を
第１のタップ係数差メモリとし、同様にして、第ｎ番目
のレジスタの入出力の差に対する演算結果を保持してい
るタップ係数差メモリを第ｎのタップ係数差メモリとし
たとき、第１のタップ係数差メモリの内容と第２のタッ
プ係数差メモリの内容とを加算回路13において和演算
し、同様に、この和演算結果と第３のタップ係数差メモ
リの内容とを加算回路14において和演算する。引き続き
同様に演算して第１から第ｎのタップ係数差メモリの内
容を合計したものを第ｎのタップ係数とする。そして、
第ｎ番目のシフトレジスタから出力されるデータシンボ
ルとこの第ｎのタップ係数との積が取られて第ｎ番目の
タップ出力信号となる。As described above, in the tap coefficient difference memory, the tap coefficient difference memory 3 that holds the calculation result for the input / output difference of the first register 1 in the N-stage shift register is set to the first tap coefficient difference memory. When the tap coefficient difference memory that holds the calculation result for the input / output difference of the nth register is the nth tap coefficient difference memory in the same manner, the contents of the first tap coefficient difference memory And the contents of the second tap coefficient difference memory are summed in the adder circuit 13, and similarly, the sum calculation result and the contents of the third tap coefficient difference memory are summed in the adder circuit 14. Subsequently, the same calculation is performed and the sum of the contents of the first to nth tap coefficient difference memories is set as the nth tap coefficient. And
The product of the data symbol output from the n-th shift register and this n-th tap coefficient is taken to be the n-th tap output signal.
このようにしてｎ＝１〜Ｎについて行われた演算結果
を加算回路11にて全て加算することによりエコーキャン
セル信号Enが発生され、エコー信号は加算回路12にてこ
のエコーキャンセル信号Enと加算されて消去される。Thus the echo cancellation signal E n is generated by adding all at n = 1 to N operation result an adder circuit 11 carried out on it, the echo signal and the echo cancellation signal E n in the adder circuit 12 It is added and erased.
以上説明したしように本発明は、タップ係数メモリに
エコーインパルス応答の隣接サンプル値の差を記憶保持
するようにしたことにより、タップ係数メモリにはサン
プル値の全情報ではなく、隣接するサンプル値との差情
報のみが記憶される。このため、係数用レジスタの必要
語長を削減することが可能となり、メモリすべき情報量
が減少されて必要となるメモリ容量は小さくなり、従っ
て構成回路は簡略化されて機器の小型化に貢献されると
いう効果を有する。As described above, according to the present invention, the tap coefficient memory stores and holds the difference between adjacent sample values of the echo impulse response. Only the difference information of is stored. Therefore, the required word length of the coefficient register can be reduced, the amount of information to be memorized is reduced, and the required memory capacity is reduced. Therefore, the configuration circuit is simplified and contributes to downsizing of the device. Has the effect of being
図は本発明の一実施例を表す論理回路図である。 1,2……シフトレジスタ、３〜５……タップ係数差メモ
リ、６〜14……加算回路、15〜21……乗算回路。The figure is a logic circuit diagram showing an embodiment of the present invention. 1,2 ... Shift register, 3-5 ... Tap coefficient difference memory, 6-14 ... Adder circuit, 15-21 ... Multiplier circuit.
Claims (1)
係数としてエコーインパルス応答値を用いたトランスバ
ーサルフィルタを有し、送信データシンボルおよび残留
エコー信号に基づいてトランスバーサルフィルタにより
生成した疑似的エコー信号を用いて、２線−４線変換用
のハイブリッド回路で受信信号内に生じたエコー信号を
消去するエコーキャンセラ回路において、 送信データシンボルを順次記憶するＮ段のシフトレジス
タと、 残留エコー信号とステップサイズと第１段目のシフトレ
ジスタの入力データシンボルとの積を算出し、この積と
予め記憶しているエコーインパルス応答の隣接するサン
プル値間の差を示すタップ係数差との差を新たなタップ
係数差として記憶更新する第１のタップ係数差メモリ
と、 この第１のタップ係数差メモリの出力と第１段目のシフ
トレジスタの入力データシンボルとの積を算出する第１
の乗算手段と、 前記各シフトレジスタに対応して設けられ、残留エコー
信号とステップサイズと第ｎ段目（ｎ＝１〜Ｎ）のシフ
トレジスタの入出力データシンボル差との積を算出し、
この積と予め記憶しているエコーインパルス応答の隣接
するサンプル値間の差を示すタップ係数差との差を新た
なタップ係数差としてそれぞれ記憶更新する第ｎ＋１の
タップ係数差メモリと、 前記各シフトレジスタに対応して設けられ、前記第ｎお
よび第ｎ＋１のタップ係数差メモリの出力の和と第ｎ段
目のシフトレジスタの出力データシンボルとの積をそれ
ぞれ算出する第ｎ＋１の乗算手段と、 すべての前記乗算手段からの出力の加算合計をエコー信
号から減算することによりエコー信号を消去する減算手
段とを備えることを特徴とするエコーキャンセラ回路。1. A pseudo-transverse filter used for 2-wire full-duplex data transmission, having a transversal filter using an echo impulse response value as a tap coefficient, the pseudo signal being generated by the transversal filter based on a transmitted data symbol and a residual echo signal. In an echo canceller circuit for canceling an echo signal generated in a received signal by a hybrid circuit for 2-wire to 4-wire conversion using a dynamic echo signal, an N-stage shift register for sequentially storing transmission data symbols, and a residual echo The product of the signal, the step size, and the input data symbol of the first-stage shift register is calculated, and the difference between this product and the tap coefficient difference indicating the difference between adjacent sample values of the echo impulse response stored in advance Is stored as a new tap coefficient difference, and a first tap coefficient difference memory, and a first tap coefficient difference memory The calculating the product of the input data symbols output and first-stage shift register difference memory 1
And a product of the residual echo signal, the step size, and the input / output data symbol difference of the n-th stage (n = 1 to N) shift register provided corresponding to each of the shift registers,
An (n + 1) th tap coefficient difference memory that stores and updates a difference between this product and a tap coefficient difference indicating a difference between adjacent sample values of the echo impulse response stored in advance as a new tap coefficient difference; N + 1 multiplication means provided corresponding to the registers for calculating the product of the sum of the outputs of the nth and n + 1th tap coefficient difference memories and the output data symbol of the shift register of the nth stage, respectively. 2. An echo canceller circuit comprising: subtraction means for eliminating the echo signal by subtracting the addition sum of the outputs from the multiplication means from the echo signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144670A JPH088517B2 (en) | 1988-06-14 | 1988-06-14 | Echo canceller circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144670A JPH088517B2 (en) | 1988-06-14 | 1988-06-14 | Echo canceller circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01314034A JPH01314034A (en) | 1989-12-19 |
| JPH088517B2 true JPH088517B2 (en) | 1996-01-29 |
Family
ID=15367504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144670A Expired - Lifetime JPH088517B2 (en) | 1988-06-14 | 1988-06-14 | Echo canceller circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088517B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62116025A (en) * | 1985-11-15 | 1987-05-27 | Nippon Telegr & Teleph Corp <Ntt> | Echo canceler |
-
1988
- 1988-06-14 JP JP63144670A patent/JPH088517B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62116025A (en) * | 1985-11-15 | 1987-05-27 | Nippon Telegr & Teleph Corp <Ntt> | Echo canceler |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01314034A (en) | 1989-12-19 |
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