JP4445041B2

JP4445041B2 - Echo cancellation with adaptive dual filter

Info

Publication number: JP4445041B2
Application number: JP53758298A
Authority: JP
Inventors: ハカンソン，ステファン; ハマル，クラエス; トランプ，トヌ
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン（パブル）
Priority date: 1997-02-28
Filing date: 1998-02-26
Publication date: 2010-04-07
Anticipated expiration: 2018-02-26
Also published as: GB2341067B; DE19882141T1; GB2341067A; GB9920266D0; CN1126049C; AU6642498A; MY122103A; CN1249829A; DE19882141B4; US5933797A; WO1998038582A1; JP2001513293A

Description

発明の背景
発明の技術分野
本発明は、一般的には電気通信の分野に関し、特に電話システムにおけるエコーキャンセレーションに関する。
関連技術の説明
「エコー」は、電話システムにおいて、送信された音声信号エネルギーの一部が送信機へ反射される時に生じうる現象である。これらの反射は、電話ネットワークのアナログ部分におけるインピーダンス不整合により生じる。エコー源には、例えば、公衆電話交換網（ＰＳＴＮ）の加入者インタフェースにおいて４線式線路を２線式線路に変換するハイブリッド回路、または移動体電話機における音響漏話、のような多くの異なるものがありうる。実質的遅延（例えば、物理距離遅延または処理遅延）を伴うエコーの存在は、処理されている音声信号の品質を著しく劣化させる。
エコーキャンセラは、長距離トラヒック内のエコーを抑制または除去するために、電話システムにおいて通常用いられる装置である。例えば、セルラ公衆地上移動電話網（ＰＬＭＮ）においては、エコーキャンセラは、音声トラヒック内のエコーを抑制または除去するために、移動交換局（ＭＳＣ）において用いられる。エコーキャンセラはまた、移動体電話機および「ハンドフリー」電話装置においても、音響エコーを補償するために用いられる。現存のエコーキャンセレーション技術の一般的説明は、スウェーデン、ルンド（Ｌｕｎｄ）大学、電気工学およびコンピュータ科学科、信号処理グループ、ゲンスラ

外著の「コヒーレンスに基づくダブルトーク検出器（ＡＤｏｕｂｌｅＴａｌｋＤｅｔｅｃｔｏｒＢａｓｅｄｏｎＣｏｈｅｒｅｎｃｅ）」と題する論文に見出されうる。
図１は、従来のエコーキャンセラ１０の、簡単化された概略ブロック図である。そのようなエコーキャンセラの主要部品は、適応有限インパルス応答（ＦＩＲ）フィルタ１２である。（例えば、ソフトウェアにより実行される）適応アルゴリズムの制御を受けて、フィルタ１２は、エコー経路のインパルス応答をモデル化する。一般に、フィルタ１２は、最小２乗平均（ＬＭＳ）アルゴリズムを用いて適応せしめられる。非線形プロセッサ（ＮＬＰ）１４は、入力信号の線形処理の後に残りうる残留エコーを除去するために用いられる。
電話コールに含まれる信号の性質は、非定常的である。従って、エコーキャンセラ１０は、一般にダブルトーク検出器（ＤＴＤ）１６を含み、これは、エコー信号対「近端」信号の比が、フィルタ１２をさらに適応させてもエコー経路推定がさらに改善されえない値を有する時、適応プロセスを制御し禁止するために用いられる。しかし、エコー経路の変化を追跡しうるためには、あまりに頻繁に適応を禁止することは不可能であり、そのような条件下では、もしエコー信号対雑音の比が悪化すればエコー経路推定のある劣化が起こる。１８により示されているブロックは、「遠端」信号ｘ（ｔ）および「近端」信号ｖ（ｔ）の関数としての「所望」信号ｙ（ｔ）を発生する電話システムのエコー源を表す。
この劣化問題に対処するために提案されたデュアルフィルタ構造は、１９７７年６月の、通信に関するＩＥＥＥ会報（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＣｏｍｍｕｎｉｃａｔｉｏｎｓ）、第ＣＯＭ−２５巻、第６号に所載の、カズオ・オチアイ（ＫａｚｕｏＯｃｈｉａｉ）外著の「２つのエコー経路モデルを有するエコーキャンセラ（ＥｃｈｏＣａｎｃｅｌｌｅｒｗｉｔｈＴｗｏＥｃｈｏＰａｔｈＭｏｄｅｌｓ）」と題する文献に説明されている。図２に一般的に示されているように、この文献に説明されている技術は、エコーキャンセレーションのために固定フィルタ２０を、またエコー経路推定のために適応フィルタ２２を用いる。もし適応フィルタ２２により、十分によいエコー経路推定を得ることができれば、適応フィルタの係数は固定フィルタ２０へコピーされる。従って、もしエコー経路推定が悪化すれば、これらのもっと良い経路がキャンセレーションのために用いられうる。
上述したデュアルフィルタ構造のための制御戦略の改善は、ジョニー・カールセン（ＪｏｈｎｎｙＫａｒｌｓｅｎ）外に対する「適応デュアルフィルタによるエコーキャンセレーションの方法（ＡｎＡｄａｐｔｉｖｅＤｕａｌＦｉｌｔｅｒＥｃｈｏＣａｎｃｅｌｌａｔｉｏｎＭｅｔｈｏｄ）」と題する、権利者を共通とするスウェーデン特許第９５０３６４０−６号に開示されている。そこに説明されている方法によれば、両フィルタがエコーキャンセレーションのために用いられ、フィルタの係数は両方向へ転送されうる。この特許は、２つのフィルタ出力ｅ_aまたはｅ_fのいずれがエコーキャンセラのための出力として用いられるべきであるか、またいつ係数が１つのフィルタから他のフィルタへ転送されるべきであるか、を決定するために用いられる、ある条件を説明している。これらの決定は、関係する信号における電力および相関推定の比較に基づくので、用いられるアルゴリズムは高度にデータに依存するものとなる。
たいていの現存のエコーキャンセラは、中央計算素子として、汎用ディジタル信号プロセッサ（ＤＳＰ）を用いている。図３には、エコーキャンセレーションのための用いられている一般的な汎用ＤＳＰアーキテクチャが示されている。例えば、図３を参照すると、エコーキャンセレーションのために用いられているＤＳＰ３０は、２つのデータメモリセクション３２および３４および対応するデータバス３２ａおよび３４ａと、アドレスアーキテクチャユニット（ＡＡＵ）３６と、乗算器セクション３８と、論理演算装置（ＡＬＵ）４０と、シフタ４２と、を含む。
また、オチアイ外の文献においては、エコーキャンセラを、上述の適応アルゴリズムの機能ブロックに対応する計算ブロックから組立てることができた（図２）。しかし、そこに説明されているフィルタ適応技術は、最初はフィルタリングプロセスが行われた後にのみ得られうる現在のエラー信号ｅ（ｔ）の使用に基づいているので、オチアイのアルゴリズムにおける機能ブロックに対応する動作は、とにかく直列に実行されなければならず、顕著な効率は得られない。さらに、そのような機能を実現するために必要なハードウェアの実質的な量も、エコーキャンセラの全体的パフォーマンスを顕著には改善しない。
もし適応エコーキャンセレーションのために「長い」フィルタ（例えば、Ｎ＝５１２またはそれ以上）が用いられるならば、比較的多数の計算が行われなければならないので、問題が起こる。その場合には、プロセッサのアーキテクチャを、使用されているアルゴリズムの機能に整合するように最適化することが極めて重要である。同時に、使用されているハードウェアリソースの量を、適度な限度内に保つこともまた重要である。
エコーキャンセレーションのために用いられる汎用ＤＳＰ（例えば、図３のＤＳＰ３０）は、２つのデータバス（例えば、３２ａ、３４ａ）のみを有する。従って、そのようなＤＳＰは、クロックサイクル毎に最大２回のメモリアクセス（例えば、メモリセクション３２および３４のそれぞれに対する１回のアクセス）を行いうるのみである。従って、ＤＳＰの計算効率を顕著に低下させる、データ転送のボルトネックが存在した。
例えば、そのようなＤＳＰにより実行されるアルゴリズムにおけるＬＭＳ更新方程式は、次のように表される。
h_n(t+1)=h_n(t)+α(t)x_n(t) （１）
ただし、もし基本ＬＭＳ値が用いられればα（ｔ）＝μｅ（ｔ）であり、もし正規化ＬＭＳ値が用いられれば、

である。いずれにせよ、α（ｔ）は、それぞれのサンプル間隔における定数乗数である。上記方程式１において、ｘ_n（ｔ）は時刻ｔにおけるｎ番目の信号サンプルであり、ｈ_n（ｔ）は時刻ｔにおけるｎ番目の適応フィルタ係数であり、ｅ（ｔ）はエラー信号であり、μはサンプルのステップサイズを表す小さい定数である。
たいていの信号プロセッサにおいては、乗数α（ｔ）は乗数レジスタ内に記憶され、全てのフィルタ係数が更新され終わるまでそこに保持されうる。その後、ＬＭＳ更新方程式（方程式１）は、メモリセクションからの２回の読取り動作と、係数メモリセクションへの１回の書込み動作と、を必要とする。これらの動作は、単一クロックサイクル中に２つのデータバスによっては行われえず、従って、Ｎのそれぞれの値における更新を行うために２つのクロックサイクルが必要となる。一般にＮは、関係するエコー経路のインパルス応答の長さにより決定される。Ｎの値としては５１２が、典型的なエコーキャンセレーションアプリケーションのために極めて一般的に用いられる。しかし、音響エコーキャンセレーションアプリケーションのためには、数千という高い値になりうる。
ＦＩＲフィルタによる入力信号のフィルタリングのプロセスは、

のように表され、これは明らかに、出力サンプルｙ（ｔ）を計算するために、Ｎの値毎に１つのクロックサイクルを必要とする。前述のデュアルフィルタ技術は、２つのＦＩＲフィルタを用いるので、対応する２つの出力サンプルを計算するためには、Ｎの値毎に２つのクロックサイクルを必要とすることになる。
２つのＦＩＲフィルタの係数は、信号に依存する制御アルゴリズムにより行われる決定により、一方から他方へコピーされる。上で仮定されたように、もしＮの値毎に単一クロックサイクルにより、ＦＩＲフィルタリングを行うことが所望されるならば、両フィルタの係数は、一方のメモリセクション内に置かれるべきであり、信号サンプルｘ（ｔ）は、他方のメモリセクション内に置かれるべきである。この構成は、１つのフィルタ係数のコピー動作が同じメモリセクションへの２回のアクセスを必要とするために、係数のコピー動作がＮの値毎に２つのサイクルを要することを意味する。
従って、上述のデュアルフィルタアプローチの完全なフィルタリング部分の最高の複雑性は、汎用ＤＳＰにおいては６^＊Ｎとして測定される。換言すれば、汎用ＤＳＰは、フィルタ計算を完成するために６^＊Ｎサイクルを要する。しかし、この複雑性のレベルは、エコーキャンセラアプリケーションにおいて必要とされる大きいＮの値に対しては比較的高く、アルゴリズムの制御部分と、他の必要なエコーキャンセラ機能と、のためには、（たとえあるとしても）比較的小さい処理能力が残されるのみである。
発明の要約
従って、本発明は、エコーキャンセレーションのために用いられるディジタル信号プロセッサの計算時間を最小化することを目的とする。
本発明のもう１つの目的は、エコーキャンセレーションのために用いられるディジタル信号プロセッサにおけるデータ転送のボルトネックを最小化することである。
本発明のさらにもう１つの目的は、エコーキャンセレーションのために用いられるディジタル信号プロセッサの最小２乗平均の更新、フィルタリング、および係数をコピーする計算、の速度を最大化することである。
本発明のさらにもう１つの目的は、効率的な適応デュアルフィルタエコーキャンセラを実現することである。
本発明によれば、以上の目的およびその他の目的は、エコーキャンセレーションの計算のために用いられるディジタル信号プロセッサにより達成され、そのディジタル信号プロセッサは、並列乗算器／加算器と、入力信号サンプルメモリと、行われた計算の結果を一時的に記憶するための複数のアキュムレータと、を含む。従って、計算結果の全てが外部データメモリ内へセーブされなければならないわけではなく、このことが、データ転送のボルトネックを最小化し、ディジタル信号プロセッサの計算効率を顕著に増大させる。それにより、適応フィルタ係数の更新は遥かに高速で計算可能となり、その適応フィルタ係数は、一方のフィルタから他方のフィルタへ遥かに高速でコピーされうる。ディジタル信号プロセッサの計算の複雑度は、従来のディジタル信号プロセッサのそれよりも著しく低い。
【図面の簡単な説明】
本発明の方法および装置の、より完全な理解は、添付図面と共に以下の詳細な説明を参照することにより得られうる。添付図面において、
図１は、従来のエコーキャンセラの簡単化された概略ブロック図であり、
図２は、現存のデュアルフィルタエコーキャンセラの簡単化された概略ブロック図であり、
図３は、エコーキャンセレーションのために用いられてきた一般的な汎用ディジタル信号プロセッサのブロック図であり、
図４は、本発明の実施例により機能するように構成された、エコーキャンセレーションに用いるデュアルフィルタディジタル信号プロセッサのブロック図である。
図面の詳細な説明
本発明の実施例およびその利点は、添付図面の図１から図４までを参照することにより最もよく理解され、諸図の同じ部品および対応する部品に対しては同じ番号が用いられている。
図４は、本発明の実施例により機能するように構成された、エコーキャンセレーションに用いるデュアルフィルタＤＳＰのブロック図である。例えば、専用集積回路（ＡＳＩＣ）により実現されうるこの実施例においては、デュアルフィルタＤＳＰ１００は、３つの基本計算ユニットと、１対の乗算器／加算器ユニット１０２／１０４および１０６／１０８と、ＢビットＡＬＵ／バレルシフタ１１０と、を含む。好ましくは、１対の乗算器／加算器ユニットのそれぞれの物理的および電気的特性は、（予期される公差内で）同じとする。これらの計算ユニットの全ては、４つのＢビットアキュムレータ１１２、１１４、１１６、および１１８のセットにより、計算結果の処理および一時記憶のために互いに結合せしめられる。好ましくは、この実施例においては４つのアキュムレータが用いられるが、２つより多くの任意の適切な数のアキュムレータが用いられうる。また、入力信号サンプルを記憶するためのＮ個のワードメモリ位置を有するサンプルメモリ１２０も含まれている。入力サンプルは、上述のＬＭＳ更新方程式（方程式３）内に示されている式ｘ（ｔ）により表される。注意すべきことは、図４に示されている処理アーキテクチャは好ましくはＤＳＰにより実現されるが、本発明はそのように制限されないように意図されていることである。例えば、図４に示されているアーキテクチャは、図４に関連して前述した機能を十分に行いうる任意の適切な処理装置により実現されうる。
サンプルメモリ１２０は、レジスタ１２２を経て乗算器１０２および１０６の入力に接続されている。１対のアラインメントユニット１２４および１２６は、乗算器１０２および１０６のそれぞれの出力に接続され、もし所望ならば、それぞれの乗算結果のいずれもが、アラインメントの目的のために左へ１ビットだけシフトされうる。メモリレジスタのそれぞれの対１２８、１３０および１３２、１３４は、入力／出力レジスタのそれぞれの対１２９、１３１および１３３、１３５を経てそれぞれの乗算器１０２および１０６に接続されている。メモリレジスタ１２８、１３０、１３２、および１３４は、データバスによりデータメモリ１３６および１３８に接続され、該データバスはそれらの間でデータを転送する。２つのデータメモリ１３６および１３８は、図４に示されている実施例においてはＤＳＰコアの外部に配置されているが、データメモリをＤＳＰコアの内部に配置することは本発明の範囲内にある。レジスタ（ｍｓｒ０）１４０は、ＢビットＡＬＵ１１０に接続され、それは、もし指定されたならば、該ＡＬＵがシフトすべきビット位置の数を示すために用いられる。
動作に際しては、処理されるべき入力信号サンプル（例えば、Ｎ個のワード）がサンプルメモリ１２０内に記憶される。全ての他のデータ変数は、データメモリ１３６および１３８内に記憶される。それぞれのサンプル間隔中において、サンプルメモリ１２０内の最も古い入力信号サンプルは、得られた最も新しいサンプルにより置換される。好ましくは、サンプルメモリのアクセスには、循環形増加後アドレス指定（ｃｉｒｃｕｌａｒｐｏｓｔ−ｉｎｃｒｅｍｅｎｔａｄｄｒｅｓｓｉｎｇ）モードを用いる。
メモリレジスタ１２８、１３０、１３２、１３４内の全てのビットは、データメモリ１３６および１３８の双方からロードすることができ、あるいはデータメモリ１３６および１３８の双方へ記憶させうる。メモリレジスタとデータメモリとを接続するデータバスは、ｂビットの幅を有し、このｂは、信号サンプルおよびフィルタ係数を適切に表すために必要な数である。この実施例においては、アキュムレータ１１２、１１４、１１６、１１８およびＡＬＵ１１０は、含まれる変数のＢ≧２ｂ＋ｌｏｇ₂Ｎビット表示を可能にするように設計されている。このＢビットの選択は、使用されているプロセッサが固定小数点演算で動作していることを仮定している。もし浮動小数点計算ユニットが用いられるべきであれば、ｂ＝Ｂを用いることが自然な選択となる。しかし、好ましくは固定小数点装置であるこの実施例（図４）においては、値ｂ＝１６およびＢ＝４０を用いうる。
この実施例においては、基本的に、図４に示されているデュアルフィルタエコーキャンセラＤＳＰにより行われる３つの動作が存在する。すなわち、（１）係数の更新、（２）フィルタリング、および（３）係数のコピーイングである。好ましくは、両フィルタの係数は、２つのデータメモリ１３６および１３８へ平等に分割される。例えば、適応フィルタの奇数インデックスを有する係数は、第１のデータメモリ１３６内へ記憶され、適応フィルタの偶数インデックスを有する係数は、第２のデータメモリ１３８内へ記憶されることができ、あるいはこの逆に記憶されることができる。この例においては、固定フィルタの偶数インデックスを有する係数は第１のデータメモリ１３６内へ記憶され、固定フィルタの奇数インデックスを有する係数は第２のデータメモリ１３８内へ記憶される。入力信号サンプルｘ_nは、サンプルメモリ１２０内へ記憶される。
ＤＳＰが、更新ループを開始する前に係数更新動作を行うためには、定数乗数α（ｔ）を一方のデータメモリ（例えば、１３６）から検索し、例えば、ｍｘ０レジスタ１２８内に記憶することができる。また、第１係数ｈ₀（ｔ）は、そのデータメモリから検索し、アキュムレータの１つ（例えば、ｍａ０すなわち１１２）に記憶することができる。次に、係数更新ループの第１サイクル中に、第２係数を第２データメモリ（例えば、１３８）から検索し、もう１つのアキュムレータ（例えば、ｍａ１すなわち１１４）に記憶することができる。同じサイクル中に、乗算器１０２は、サンプルメモリ１２０からの第１データサンプルに、ｍｘ０レジスタ１２８からの定数α（ｔ）を乗算する。Ｂビット加算器１０４は、この乗算の積を、アキュムレータ（ｍａ０）１１２からの第１係数に加算し、結果をその同じアキュムレータに記憶させる。
係数更新ループの第２サイクル中には、第３係数が第１データメモリ１３６から読取られて、アキュムレータ（例えば、ｍａ２すなわち１１６）に記憶される。また、同じサイクル中に、乗算器１０２は、サンプルメモリ１２０からの第２データサンプルに、レジスタｍｘ０からの定数α（ｔ）を乗算する。Ｂビット加算器１０４は、この乗算の積を、アキュムレータ（ｍａ１）１１４からの第２係数に加算し、結果をその同じアキュムレータに記憶させる。
係数更新ループの第３サイクル中には、第４係数が第２データメモリ１３８から読取られて、アキュムレータ（例えば、ｍａ３すなわち１１８）に記憶される。また、同じサイクル中に、乗算器１０２は、サンプルメモリ１２０からの第３データサンプルに、レジスタｍｘ０からの定数α（ｔ）を乗算する。Ｂビット加算器１０４は、この乗算の積を、アキュムレータ（ｍａ２）１１６からの第３係数に加算し、結果をその同じアキュムレータに記憶させる。さらに、このサイクル中に、アキュムレータ（ｍａ０）１１２から第１の更新された係数が、第１のデータメモリ１３６内の、第１係数の原位置に記憶される。次に、上述の動作が、データメモリ内の全てのフィルタ係数が更新され終わるまで繰返される。
ＤＳＰがそれぞれのクロックサイクル中にフィルタリング動作を行うために、１つの固定フィルタ係数および対応する適応フィルタ係数が、それぞれのデータメモリ位置から読取られ、例えば、ｍｘ０およびｍｘ１レジスタ内に記憶される。同時に、前に記憶された固定フィルタ係数および適応フィルタ係数が、ｍｘ０およびｍｘ１レジスタから読取られ、それぞれの乗算器１０２および１０６により、サンプルメモリ１２０からの対応する信号サンプルと乗算される。それぞれの結果は、２つのアキュムレータ（例えば、ｍａ０およびｍａ１）に格納され、累算される。
従って、本発明によれば、固定フィルタおよび適応フィルタの対応する係数は異なるデータメモリ内に記憶されうるので、これらの係数は、追加の遅延を生じることなく一時に１つコピーされうる。さらに、適応デュアルフィルタによるエコーキャンセレーションアルゴリズムにおける全ての基本動作（すなわち、ＬＭＳ係数更新、２つのフィルタからの出力信号の計算、および係数のコピーイング）は、図４に示されているＤＳＰアーキテクチャを用い、サンプル毎に１クロックサイクル以内に行われうる。そのようなわけで、図４に示されているＤＳＰアーキテクチャの計算上の複雑性は、現存の汎用エコーキャンセレーションＤＳＰにおける計算上の複雑性が６^＊Ｎであるのに反し、３^＊Ｎにすぎない。
注目すべきこととして、図４に示されているような１対の乗算器／加算器の組合せの使用はまた、デュアルフィルタの動作を制御し且つ必要な比較を行うために用いられる、電力および相関の推定を効率的に計算するためのプラットホームをも与える。また、効率の観点から、ＢビットＡＬＵ１１０は、例えば、図１に示されているＮＬＰおよびＤＴＤ機能のような、他のエコーキャンセラ機能を処理するために用いられうる。さらに、複数（例えば、４つ）のアキュムレータの使用は、計算動作の中間結果の記憶において、実質的な計算上の柔軟性を与え、これはデータメモリに対して行われるアクセスの数を顕著に減少させる。
本発明の方法および装置の実施例を、添付図面に示し、また以上の詳細な説明において説明したが、本発明は、開示した実施例へ制限されるものではなく、以下の請求の範囲により提示され且つ定められる本発明の精神から逸脱することなく、多くの再構成、改変、および置換が可能であることを理解すべきである。Background of the Invention
TECHNICAL FIELD OF THE INVENTION The present invention relates generally to the field of telecommunications, and more particularly to echo cancellation in a telephone system.
Description of Related Art “Echo” is a phenomenon that can occur in a telephone system when some of the transmitted audio signal energy is reflected back to the transmitter. These reflections are caused by impedance mismatches in the analog part of the telephone network. Echo sources include many different ones such as, for example, a hybrid circuit that converts a 4-wire line to a 2-wire line at a public switched telephone network (PSTN) subscriber interface, or acoustic crosstalk in a mobile telephone. It is possible. The presence of echoes with substantial delay (eg, physical distance delay or processing delay) significantly degrades the quality of the audio signal being processed.
An echo canceller is a device commonly used in telephone systems to suppress or eliminate echoes in long distance traffic. For example, in the cellular public land mobile telephone network (PLMN), echo cancellers are used in mobile switching centers (MSCs) to suppress or remove echoes in voice traffic. Echo cancellers are also used in mobile phones and “hands free” telephone devices to compensate for acoustic echo. A general description of existing echo cancellation techniques can be found in the University of Lund, Sweden, Department of Electrical Engineering and Computer Science, Signal Processing Group, Gensla

It can be found in a paper entitled “A Double Talk Detector Based on Coherence”.
FIG. 1 is a simplified schematic block diagram of a conventional echo canceller 10. The main component of such an echo canceller is an adaptive finite impulse response (FIR) filter 12. Under the control of an adaptive algorithm (e.g., implemented by software), the filter 12 models the impulse response of the echo path. In general, the filter 12 is adapted using a least mean square (LMS) algorithm. A non-linear processor (NLP) 14 is used to remove residual echo that may remain after linear processing of the input signal.
The nature of the signals included in telephone calls is non-stationary. Accordingly, the echo canceller 10 generally includes a double talk detector (DTD) 16 that may further improve the echo path estimation even if the ratio of the echo signal to the “near end” signal further adapts the filter 12. Used to control and inhibit the adaptation process when it has no value. However, in order to be able to track changes in the echo path, it is impossible to prohibit adaptation too often. Under such conditions, if the ratio of the echo signal to noise deteriorates, the echo path estimation Some degradation occurs. The block indicated by 18 represents the echo source of the telephone system that generates the “desired” signal y (t) as a function of the “far end” signal x (t) and the “near end” signal v (t). .
The dual filter structure proposed to deal with this degradation problem is Kazuo Ochiai, described in the June 1977 IEEE Transactions on Communications, Vol. 25, No. 6. (Kazuo Ochiai), described in a document entitled “Echo Canceller with Two Echo Path Models”. As generally shown in FIG. 2, the technique described in this document uses a fixed filter 20 for echo cancellation and an adaptive filter 22 for echo path estimation. If the adaptive filter 22 can obtain a sufficiently good echo path estimate, the coefficients of the adaptive filter are copied to the fixed filter 20. Thus, if the echo path estimation deteriorates, these better paths can be used for cancellation.
The improvement of the control strategy for the dual filter structure described above is common to the right holders entitled “An Adaptive Dual Filter Echo Cancellation Method” outside Johnny Karlsen. Swedish Patent No. 9503640-6. According to the method described there, both filters are used for echo cancellation and the coefficients of the filters can be transferred in both directions. Is this patent, which of the two filter outputs e _a or e _f should or should be used as an output for the echo canceller, also has time coefficients are transferred from one filter to another filter, Explains certain conditions used to determine. Since these decisions are based on a comparison of power and correlation estimates in the signals involved, the algorithm used is highly data dependent.
Most existing echo cancellers use a general purpose digital signal processor (DSP) as a central computing element. FIG. 3 shows a typical general-purpose DSP architecture that is used for echo cancellation. For example, referring to FIG. 3, the DSP 30 used for echo cancellation includes two data memory sections 32 and 34 and corresponding data buses 32a and 34a, an address architecture unit (AAU) 36, a multiplier. A section 38, an arithmetic logic unit (ALU) 40, and a shifter 42 are included.
Further, in the literature outside Ochiai, an echo canceller could be assembled from calculation blocks corresponding to the functional blocks of the adaptive algorithm described above (FIG. 2). However, the filter adaptation technique described therein is based on the use of the current error signal e (t) that can only be obtained after the filtering process has been performed, so it corresponds to the functional block in the Ochiai algorithm. The operations to be performed must be performed serially anyway, and no significant efficiency is obtained. Furthermore, the substantial amount of hardware required to implement such a function does not significantly improve the overall performance of the echo canceller.
If a “long” filter (eg, N = 512 or higher) is used for adaptive echo cancellation, a problem arises because a relatively large number of calculations must be performed. In that case, it is crucial to optimize the processor architecture to match the function of the algorithm being used. At the same time, it is also important to keep the amount of hardware resources used within reasonable limits.
A general purpose DSP (eg, DSP 30 in FIG. 3) used for echo cancellation has only two data buses (eg, 32a, 34a). Thus, such a DSP can only perform up to two memory accesses (eg, one access to each of memory sections 32 and 34) per clock cycle. Therefore, there has been a data transfer bolt neck that significantly reduces the DSP computational efficiency.
For example, the LMS update equation in an algorithm executed by such a DSP is expressed as follows:
h _n (t + 1) = h _n (t) + α (t) x _n (t) (1)
However, if a basic LMS value is used, α (t) = μe (t), and if a normalized LMS value is used,

It is. In any case, α (t) is a constant multiplier at each sample interval. In Equation 1 above, x _n (t) is the n th signal sample at time t, h _n (t) is the n th adaptive filter coefficient at time t, e (t) is the error signal, μ is a small constant representing the step size of the sample.
In most signal processors, the multiplier α (t) is stored in the multiplier register and can be held there until all filter coefficients have been updated. The LMS update equation (Equation 1) then requires two read operations from the memory section and one write operation to the coefficient memory section. These operations cannot be performed by two data buses during a single clock cycle, and therefore two clock cycles are required to perform an update at each value of N. In general, N is determined by the length of the impulse response of the relevant echo path. A value of N, 512, is very commonly used for typical echo cancellation applications. However, it can be as high as several thousand for acoustic echo cancellation applications.
The process of filtering the input signal with the FIR filter is:

Which clearly requires one clock cycle for every value of N to compute the output sample y (t). Since the dual filter technique described above uses two FIR filters, it would require two clock cycles for every N values to calculate the corresponding two output samples.
The coefficients of the two FIR filters are copied from one to the other by a decision made by a signal dependent control algorithm. As assumed above, if it is desired to perform FIR filtering with a single clock cycle every N values, the coefficients of both filters should be placed in one memory section; The signal sample x (t) should be placed in the other memory section. This configuration means that the coefficient copy operation requires two cycles for each value of N because a filter coefficient copy operation requires two accesses to the same memory section.
Thus, the highest complexity of the complete filtering portion of the dual filter approach described above is measured as 6 ^* N in a general purpose DSP. In other words, a general purpose DSP requires 6 ^* N cycles to complete the filter calculation. However, this level of complexity is relatively high for the large N values required in echo canceller applications, and for the control part of the algorithm and other required echo canceller functions, ( Only relatively little processing power remains (if any).
SUMMARY OF THE INVENTION Accordingly, the present invention aims to minimize the computation time of a digital signal processor used for echo cancellation.
Another object of the present invention is to minimize data transfer bolt necks in digital signal processors used for echo cancellation.
Yet another object of the present invention is to maximize the speed of the least mean square update, filtering, and calculation copying coefficients of the digital signal processor used for echo cancellation.
Yet another object of the present invention is to implement an efficient adaptive dual filter echo canceller.
In accordance with the present invention, these and other objectives are achieved by a digital signal processor used for echo cancellation computation, which comprises a parallel multiplier / adder, an input signal sample memory And a plurality of accumulators for temporarily storing the results of the calculations performed. Thus, not all of the computational results must be saved in the external data memory, which minimizes data transfer bolt necks and significantly increases the computational efficiency of the digital signal processor. Thereby, the update of the adaptive filter coefficient can be calculated much faster, and the adaptive filter coefficient can be copied from one filter to the other filter much faster. The computational complexity of digital signal processors is significantly lower than that of conventional digital signal processors.
[Brief description of the drawings]
A more complete understanding of the method and apparatus of the present invention can be obtained by reference to the following detailed description in conjunction with the accompanying drawings. In the accompanying drawings,
FIG. 1 is a simplified schematic block diagram of a conventional echo canceller,
FIG. 2 is a simplified schematic block diagram of an existing dual filter echo canceller,
FIG. 3 is a block diagram of a general purpose digital signal processor that has been used for echo cancellation,
FIG. 4 is a block diagram of a dual filter digital signal processor for use in echo cancellation configured to function in accordance with an embodiment of the present invention.
DETAILED DESCRIPTION OF THE DRAWINGS Embodiments of the present invention and their advantages are best understood by referring to FIGS. 1-4 of the accompanying drawings, in which like reference numerals refer to like parts and corresponding parts of the figures. It is used.
FIG. 4 is a block diagram of a dual filter DSP used for echo cancellation configured to function according to an embodiment of the present invention. For example, in this embodiment, which may be implemented by a dedicated integrated circuit (ASIC), the dual filter DSP 100 includes three basic computing units, a pair of multiplier / adder units 102/104 and 106/108, and a B bit. ALU / barrel shifter 110. Preferably, the physical and electrical characteristics of each of the pair of multiplier / adder units are the same (within expected tolerances). All of these calculation units are coupled together for processing and temporary storage of calculation results by a set of four B-

bit accumulators

112, 114, 116, and 118. Preferably, four accumulators are used in this embodiment, but any suitable number of accumulators greater than two may be used. A sample memory 120 having N word memory locations for storing input signal samples is also included. The input sample is represented by the equation x (t) shown in the above LMS update equation (Equation 3). It should be noted that while the processing architecture shown in FIG. 4 is preferably implemented by a DSP, the present invention is not intended to be so limited. For example, the architecture shown in FIG. 4 may be implemented by any suitable processing device that can fully perform the functions described above in connection with FIG.
The sample memory 120 is connected to the inputs of the

multipliers

102 and 106 via a register 122. A pair of alignment units 124 and 126 are connected to the respective outputs of

multipliers

102 and 106, and if desired, any of the respective multiplication results are shifted left by one bit for alignment purposes. sell. Each pair of memory registers 128, 130 and 132, 134 is connected to a

respective multiplier

102 and 106 via a respective input /

output register pair

129, 131 and 133, 135. Memory registers 128, 130, 132, and 134 are connected to

data memories

136 and 138 by data buses, which transfer data between them. Although the two

data memories

136 and 138 are located outside the DSP core in the embodiment shown in FIG. 4, it is within the scope of the present invention to place the data memory inside the DSP core. . Register (msr0) 140 is connected to a B-bit ALU 110, which, if specified, is used to indicate the number of bit positions that the ALU should shift.
In operation, input signal samples (eg, N words) to be processed are stored in sample memory 120. All other data variables are stored in

data memories

136 and 138. During each sample interval, the oldest input signal sample in sample memory 120 is replaced with the newest sample obtained. Preferably, a cyclic post-increment addressing mode is used for accessing the sample memory.
All bits in memory registers 128, 130, 132, 134 can be loaded from both

data memories

136 and 138, or can be stored in both

data memories

136 and 138. The data bus connecting the memory register and the data memory has a width of b bits, where b is the number necessary to properly represent the signal samples and filter coefficients. In this embodiment,

accumulators

112, 114, 116, 118 and ALU 110 are designed to allow B ≧ 2b + log ₂ N-bit representation of the included variables. This selection of the B bit assumes that the processor being used is operating in fixed point arithmetic. If a floating point arithmetic unit is to be used, it is a natural choice to use b = B. However, in this embodiment (FIG. 4), which is preferably a fixed point device, the values b = 16 and B = 40 can be used.
In this embodiment, there are basically three operations performed by the dual filter echo canceller DSP shown in FIG. That is, (1) coefficient update, (2) filtering, and (3) coefficient copying. Preferably, the coefficients of both filters are equally divided into two

data memories

136 and 138. For example, coefficients having an odd index of the adaptive filter may be stored in the first data memory 136, coefficients having an even index of the adaptive filter may be stored in the second data memory 138, or The reverse can be stored. In this example, coefficients having an even index of the fixed filter are stored in the first data memory 136, and coefficients having an odd index of the fixed filter are stored in the second data memory 138. The input signal sample x _n is stored in the sample memory 120.
In order for the DSP to perform the coefficient update operation before starting the update loop, the constant multiplier α (t) may be retrieved from one data memory (eg, 136) and stored in the mx0 register 128, for example. it can. Also, the first coefficient h ₀ (t) can be retrieved from its data memory and stored in one of the accumulators (eg, ma0 or 112). Then, during the first cycle of the coefficient update loop, the second coefficient can be retrieved from the second data memory (eg, 138) and stored in another accumulator (eg, ma1 or 114). During the same cycle, multiplier 102 multiplies the first data sample from sample memory 120 by a constant α (t) from mx0 register 128. The B-bit adder 104 adds the product of the multiplication to the first coefficient from the accumulator (ma0) 112, and stores the result in the same accumulator.
During the second cycle of the coefficient update loop, the third coefficient is read from the first data memory 136 and stored in an accumulator (eg, ma2 or 116). Also, during the same cycle, the multiplier 102 multiplies the second data sample from the sample memory 120 by the constant α (t) from the register mx0. The B-bit adder 104 adds the product of the multiplication to the second coefficient from the accumulator (ma1) 114 and stores the result in the same accumulator.
During the third cycle of the coefficient update loop, the fourth coefficient is read from the second data memory 138 and stored in an accumulator (eg, ma3 or 118). Also, during the same cycle, the multiplier 102 multiplies the third data sample from the sample memory 120 by a constant α (t) from the register mx0. The B-bit adder 104 adds the product of the multiplication to the third coefficient from the accumulator (ma2) 116 and stores the result in the same accumulator. Further, during this cycle, the first updated coefficient from accumulator (ma0) 112 is stored in the first data memory 136 at the original position of the first coefficient. The above operation is then repeated until all filter coefficients in the data memory have been updated.
In order for the DSP to perform the filtering operation during each clock cycle, one fixed filter coefficient and the corresponding adaptive filter coefficient are read from the respective data memory locations and stored, for example, in mx0 and mx1 registers. At the same time, previously stored fixed filter coefficients and adaptive filter coefficients are read from the mx0 and mx1 registers and multiplied by corresponding signal samples from the sample memory 120 by

respective multipliers

102 and 106. Each result is stored in two accumulators (eg, ma0 and ma1) and accumulated.
Thus, according to the present invention, the corresponding coefficients of the fixed filter and the adaptive filter can be stored in different data memories, so that these coefficients can be copied one at a time without any additional delay. In addition, all basic operations in the echo cancellation algorithm with an adaptive dual filter (ie, LMS coefficient update, calculation of the output signal from the two filters, and coefficient copying) can be performed using the DSP architecture shown in FIG. And can be done within one clock cycle per sample. As such, the computational complexity of the DSP architecture shown in FIG. 4 is 3 ^* N, whereas the computational complexity of the existing general purpose echo cancellation DSP is 6 ^* N. Only.
It should be noted that the use of a pair of multiplier / adder combinations as shown in FIG. 4 also controls the operation of the dual filter and the power and power used to make the necessary comparisons. It also provides a platform for efficiently calculating correlation estimates. Also, from an efficiency perspective, the B-bit ALU 110 can be used to process other echo canceller functions, such as, for example, the NLP and DTD functions shown in FIG. In addition, the use of multiple (eg, four) accumulators provides substantial computational flexibility in storing intermediate results of computation operations, which significantly increases the number of accesses made to data memory. Decrease.
While embodiments of the method and apparatus of the present invention have been illustrated in the accompanying drawings and described in the foregoing detailed description, the present invention is not limited to the disclosed embodiments, but is presented by the following claims. It should be understood that many rearrangements, modifications, and substitutions are possible without departing from the spirit of the invention as defined and defined.

Claims

A dual filter echo canceller that performs echo cancellation using a dual filter including an adaptive filter and a fixed filter,
A plurality of data memories for storing the coefficients of the adaptive filter and the fixed filter separately;
A digital signal processor that implements the adaptive filter and the fixed filter, with one input by an adaptive dual filter echo cancellation algorithm that includes coefficient updating, filtering, and coefficient copying between the adaptive filter and the fixed filter and a digital signal processor configured to process the signal samples in one clock cycle,
The digital signal processor comprises:
A sample memory for storing the input signal samples;
A plurality of multipliers, wherein a first input of each of the plurality of multipliers is coupled to an output of the sample memory and a second input is coupled to the plurality of data memories. And
A plurality of adders, each output of the plurality of multipliers coupled to at least one of the plurality of adders;
A plurality of temporary storage devices, wherein respective inputs and outputs of the plurality of temporary storage devices are selectively coupled to at least one of the plurality of multipliers and the plurality of adders. Equipment,
Only including,
The digital signal processor comprises:
During each clock cycle of the filtering process, the coefficients of the fixed filter and the adaptive filter are respectively extracted from the plurality of data memories, and the plurality of multipliers multiply the corresponding signal samples from the sample memory, The dual filter / echo canceller characterized by accumulating and storing the multiplication results in the plurality of temporary storage devices .

The plurality of data memory, a dual filter echo canceller according to claim 1, characterized in that the al provided within the core of the digital signal processor.

The plurality of data memory, a dual filter echo canceller according to claim 1, characterized in that the al located outside of the core of the digital signal processor.

Wherein each of the plurality of data memory devices, dual filter echo canceller according to claim 1, characterized in that attached to at least one of said plurality of temporary memory.

The digital signal processor further includes a logical operation device, and an input and an output of the logical operation device are at least one of the plurality of temporary storage devices, the plurality of multipliers, and the plurality of adders. The dual filter echo canceller according to claim 1, wherein the dual filter echo canceller is selectively coupled.

The digital signal processor further includes a barrel shifter and a logical operation device for executing an operation required by the control unit of the adaptive dual filter echo cancellation algorithm, and each of the barrel shifter and the logical operation device includes the plurality of temporary operations. The dual filter echo canceller of claim 1, wherein the dual filter echo canceller is coupled to at least one of the storage devices.

The dual filter echo canceller according to claim 1, wherein each of the plurality of temporary storage devices includes an accumulator.

The dual filter / echo canceller according to claim 1, wherein the plurality of multipliers includes two multipliers.

The dual filter / echo canceller according to claim 1, wherein the plurality of adders includes two adders.

The dual filter echo canceller according to claim 1, wherein the plurality of temporary storage devices include four accumulators.

The dual filter echo canceller according to claim 1, wherein the input signal sample includes a voice signal of a far-end speaker.

2. The dual filter echo canceller according to claim 1, wherein the telephone system includes a mobile communication switching center or a mobile telephone.

A plurality of data memories for storing the coefficients of the adaptive filter and the fixed filter separately;
A digital signal processor,
A sample memory for storing input signal samples;
A plurality of multipliers, wherein a first input of each of the plurality of multipliers is coupled to an output of the sample memory and a second input is coupled to the plurality of data memories. And
A plurality of adders, each output of the plurality of multipliers coupled to at least one of the plurality of adders;
A plurality of temporary storage devices, wherein respective inputs and outputs of the plurality of temporary storage devices are selectively coupled to at least one of the plurality of multipliers and the plurality of adders. Equipment,
Hints, to achieve an adaptive filter and a fixed filter, respectively, by the adaptive dual filter echo cancellation algorithm, using an echo canceller including a digital signal processor configured to process the first input signal sample in one clock cycle A method of canceling echo,
Calculating a first output signal of the adaptive filter;
An updating step of updating coefficients of the adaptive filter in response to the output of the first output signal;
Copying the updated coefficients of the adaptive filter to the fixed filter, or copying fixed coefficients of the fixed filter to the adaptive filter;
I have a,
The calculating step retrieves the coefficients of the fixed filter and the adaptive filter from the first and second data memories, respectively, in each clock cycle, and responds from the sample memory with the first and second multipliers. And multiplying the signal samples to be accumulated, and accumulating and storing the multiplication results respectively in the plurality of temporary storage devices .

The updating step includes
Storing a plurality of input signal samples in the sample memory;
Storing a constant multiplier value in a first storage location;
Retrieving a first filter coefficient value from a first data memory location;
Storing the first filter coefficient value in a first temporary storage location of the plurality of temporary storage devices;
Retrieving a second filter coefficient value from a second data memory location;
Storing the second filter coefficient value in a second temporary storage location of the plurality of temporary storage devices;
Multiplying a first input signal sample value of the plurality of input signal samples by the constant multiplier value;
Adding the result of the multiplication to the first filter coefficient value and storing the result of the addition in the first temporary storage location;
The method of claim 1 3, characterized in that it comprises a.

The updating step includes
Retrieving a third filter coefficient value from a third data memory location;
Storing the third filter coefficient value in a third temporary storage location of the plurality of temporary storage devices and multiplying the second input signal sample of the plurality of input signal samples by the constant multiplier value;
Adding the result of the multiplication to the second filter coefficient value, and storing the result of the addition in the second temporary storage location;
The method of claim 1 4, characterized in that it further comprises a.

The updating step includes
Retrieving a fourth filter coefficient value from a fourth data memory location;
Storing the fourth filter coefficient value in a fourth temporary storage location of the plurality of temporary storage devices, and multiplying a third input signal sample of the plurality of input signal samples by the constant multiplier value;
Adding the result of the multiplication to the third filter coefficient value and storing the result of the addition in the third temporary storage location;
Storing the data stored in the first temporary storage location in the first data memory location;
The method of claim 1 5 further comprising a.

The method according to claim 16 , wherein each of the first temporary storage position, the second temporary storage position, the third temporary storage position, and the fourth temporary storage position includes an accumulator.