JPH088482A - 半導体レーザおよびその製造方法 - Google Patents
半導体レーザおよびその製造方法Info
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- JPH088482A JPH088482A JP13882094A JP13882094A JPH088482A JP H088482 A JPH088482 A JP H088482A JP 13882094 A JP13882094 A JP 13882094A JP 13882094 A JP13882094 A JP 13882094A JP H088482 A JPH088482 A JP H088482A
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Abstract
(57)【要約】
【目的】 高注入時にも光出力の飽和が少ない埋め込み
リッジ構造半導体レーザを実現する。 【構成】 ｎ型半導体基板１上にｎ型ワイドギャップ層
３を全面に形成した後、活性層６を含む多層構造をメサ
ストライプ状に形成し、さらに全面にｐ型埋め込み層８
を形成する。このとき、ｐ型埋め込み層８に添加された
不純物が成長中に拡散し、ワイドギャップ層３内にｐｎ
接合を形成することにより、電流狭窄領域のビルトイン
電圧を増大させ、高バイアス時の漏れ電流を抑制する。
リッジ構造半導体レーザを実現する。 【構成】 ｎ型半導体基板１上にｎ型ワイドギャップ層
３を全面に形成した後、活性層６を含む多層構造をメサ
ストライプ状に形成し、さらに全面にｐ型埋め込み層８
を形成する。このとき、ｐ型埋め込み層８に添加された
不純物が成長中に拡散し、ワイドギャップ層３内にｐｎ
接合を形成することにより、電流狭窄領域のビルトイン
電圧を増大させ、高バイアス時の漏れ電流を抑制する。
Description
【０００１】
【産業上の利用分野】本発明は光通信、光計測などに用
いられる半導体レーザに関する。
いられる半導体レーザに関する。
【０００２】
【従来の技術】光通信、光計測などの光源として用いら
れる半導体レーザは、発振波長が１．３μm から１．５
５μm にかけての長波長帯であるため、基板としてＩｎ
Ｐを用い、活性層としてＩｎＰに格子整合したＩｎＧａ
ＡｓＰ４元混晶が用いられる。最近は素子特性の向上を
図るため、活性層にＩｎＧａＡｓまたはＩｎＧａＡｓＰ
井戸（ウェル）層およびＩｎＧａＡｓＰバリア層からな
る多重量子井戸（ＭＱＷ）構造も広く用いられている。
また同様にＩｎＰに格子整合したＡｌＩｎＡｓをＭＱＷ
構造のバリア層に用いる例も報告されている。この場合
は、ＡｌＩｎＡｓの禁制帯幅（バンドギャップエネルギ
ー）が１．４９ｅＶとＩｎＰの禁制帯幅１．３５ｅＶに
比べても大きいため、ウェルに注入キャリアが閉じ込め
られやすいという特徴を有している。
れる半導体レーザは、発振波長が１．３μm から１．５
５μm にかけての長波長帯であるため、基板としてＩｎ
Ｐを用い、活性層としてＩｎＰに格子整合したＩｎＧａ
ＡｓＰ４元混晶が用いられる。最近は素子特性の向上を
図るため、活性層にＩｎＧａＡｓまたはＩｎＧａＡｓＰ
井戸（ウェル）層およびＩｎＧａＡｓＰバリア層からな
る多重量子井戸（ＭＱＷ）構造も広く用いられている。
また同様にＩｎＰに格子整合したＡｌＩｎＡｓをＭＱＷ
構造のバリア層に用いる例も報告されている。この場合
は、ＡｌＩｎＡｓの禁制帯幅（バンドギャップエネルギ
ー）が１．４９ｅＶとＩｎＰの禁制帯幅１．３５ｅＶに
比べても大きいため、ウェルに注入キャリアが閉じ込め
られやすいという特徴を有している。
【０００３】このような半導体レーザには様々な構造が
報告されているが、一般には活性層をクラッド層ではさ
んだダブルヘテロ（ＤＨ）構造を形成した後、エッチン
グにより幅を約１．５μm のメサ状に加工し、両側をＩ
ｎＰ電流ブロック層で埋め込んだ埋め込みヘテロ（Ｂ
Ｈ）構造が多く採用されている。電流ブロック構造には
サイリスタ構造が多く用いられるほか、高抵抗層を用い
る場合もある。結晶成長には、従来液相エピタキシャル
成長法（ＬＰＥ）が用いられてきたが、近年は有機金属
気相成長法（ＭＯＶＰＥ）やガスソース分子線エピタキ
シャル成長法（ＧＳＭＢＥ）が一般的になってきてい
る。
報告されているが、一般には活性層をクラッド層ではさ
んだダブルヘテロ（ＤＨ）構造を形成した後、エッチン
グにより幅を約１．５μm のメサ状に加工し、両側をＩ
ｎＰ電流ブロック層で埋め込んだ埋め込みヘテロ（Ｂ
Ｈ）構造が多く採用されている。電流ブロック構造には
サイリスタ構造が多く用いられるほか、高抵抗層を用い
る場合もある。結晶成長には、従来液相エピタキシャル
成長法（ＬＰＥ）が用いられてきたが、近年は有機金属
気相成長法（ＭＯＶＰＥ）やガスソース分子線エピタキ
シャル成長法（ＧＳＭＢＥ）が一般的になってきてい
る。
【０００４】このようなＢＨ構造に対して、より製造が
容易な構造として、埋め込みリッジストライプ構造があ
る。図６はその構造を表す断面図である。以下に製造工
程を説明する。ｎ型ＩｎＰ基板１の上にｎ型ＩｎＰクラ
ッド層５、活性層６、ｐ型ＩｎＰクラッド層７からなる
ＤＨ構造を積層した後、エッチングにより幅１．５μm
のメサ状に加工し、さらにｐ型ＩｎＰ埋め込み層８およ
びｐ型ＩｎＧａＡｓコンタクト層９を全面に成長する。
最後にメサ構造を含む幅１０μm の領域を除いた領域１
４にプロトンを照射し、高抵抗化する。ｐ側電極２１お
よびｎ側電極２２をそれぞれ両面に形成してレーザとす
る。このように埋め込みリッジ構造レーザは２回の結晶
成長によって作製でき、構造が比較的単純であるため量
産に適するという特徴がある。
容易な構造として、埋め込みリッジストライプ構造があ
る。図６はその構造を表す断面図である。以下に製造工
程を説明する。ｎ型ＩｎＰ基板１の上にｎ型ＩｎＰクラ
ッド層５、活性層６、ｐ型ＩｎＰクラッド層７からなる
ＤＨ構造を積層した後、エッチングにより幅１．５μm
のメサ状に加工し、さらにｐ型ＩｎＰ埋め込み層８およ
びｐ型ＩｎＧａＡｓコンタクト層９を全面に成長する。
最後にメサ構造を含む幅１０μm の領域を除いた領域１
４にプロトンを照射し、高抵抗化する。ｐ側電極２１お
よびｎ側電極２２をそれぞれ両面に形成してレーザとす
る。このように埋め込みリッジ構造レーザは２回の結晶
成長によって作製でき、構造が比較的単純であるため量
産に適するという特徴がある。
【０００５】しかし、今まで挙げてきた例はいずれもメ
サ構造を形成する際に、半導体のエッチングを用いてお
り、構造の均一性や再現性に欠けるという問題を有して
いた。これを解決する方法として、ＤＨ構造を選択成長
する方法が特開平４−３０３９８２号公報に記載されて
いる（特願平３−６７４９８号）。図７に製造方法を示
すように、ｎ型ＩｎＰ基板１の表面に２本の誘電体薄膜
によるストライプマスク１２を形成し（図７（ａ））、
その間にｎ型ＩｎＰクラッド層５、活性層６、ｐ型Ｉｎ
Ｐクラッド層７からなるＤＨ構造をメサストライプ状に
選択的に形成する（図７（ｂ））。さらにメサストライ
プ構造を埋め込むように、ｐ型ＩｎＰ埋め込み層８およ
びｐ型ＩｎＧａＡｓコンタクト層９を選択的に形成し
（図７（ｃ））、電極２１および２２を形成してレーザ
とする（図７（ｄ））。このように半導体のエッチング
なしに幅１．５μm のメサ構造を作製できるため、構造
の均一性、再現性に優れ、結果的に特性歩留まりが向上
するという特徴がある。
サ構造を形成する際に、半導体のエッチングを用いてお
り、構造の均一性や再現性に欠けるという問題を有して
いた。これを解決する方法として、ＤＨ構造を選択成長
する方法が特開平４−３０３９８２号公報に記載されて
いる（特願平３−６７４９８号）。図７に製造方法を示
すように、ｎ型ＩｎＰ基板１の表面に２本の誘電体薄膜
によるストライプマスク１２を形成し（図７（ａ））、
その間にｎ型ＩｎＰクラッド層５、活性層６、ｐ型Ｉｎ
Ｐクラッド層７からなるＤＨ構造をメサストライプ状に
選択的に形成する（図７（ｂ））。さらにメサストライ
プ構造を埋め込むように、ｐ型ＩｎＰ埋め込み層８およ
びｐ型ＩｎＧａＡｓコンタクト層９を選択的に形成し
（図７（ｃ））、電極２１および２２を形成してレーザ
とする（図７（ｄ））。このように半導体のエッチング
なしに幅１．５μm のメサ構造を作製できるため、構造
の均一性、再現性に優れ、結果的に特性歩留まりが向上
するという特徴がある。
【０００６】
【発明が解決しようとする課題】以上のように埋め込み
リッジストライプ構造は構造が比較的簡単であるという
特徴を有する。しかし、ＤＨ構造脇の電流狭窄構造がｐ
型およびｎ型ＩｎＰ層によるｐｎホモ接合よりなってお
り、ＤＨ構造とのビルトイン（立ち上がり）電圧の差に
よって注入電流がＤＨ構造のみに流れるようになってい
る。しかし、ＤＨ構造と電流狭窄構造のｐｎ接合とのビ
ルトイン電圧の差が比較的小さい。そのため、注入電流
の増加によって電流狭窄構造の接合部に印加される電圧
が増加することにより、漏れ電流が増加してしまう。こ
のため、光出力の飽和が顕著となり、高出力特性が得ら
れにくいという問題があった。
リッジストライプ構造は構造が比較的簡単であるという
特徴を有する。しかし、ＤＨ構造脇の電流狭窄構造がｐ
型およびｎ型ＩｎＰ層によるｐｎホモ接合よりなってお
り、ＤＨ構造とのビルトイン（立ち上がり）電圧の差に
よって注入電流がＤＨ構造のみに流れるようになってい
る。しかし、ＤＨ構造と電流狭窄構造のｐｎ接合とのビ
ルトイン電圧の差が比較的小さい。そのため、注入電流
の増加によって電流狭窄構造の接合部に印加される電圧
が増加することにより、漏れ電流が増加してしまう。こ
のため、光出力の飽和が顕著となり、高出力特性が得ら
れにくいという問題があった。
【０００７】こうした問題を抑制するには、電流狭窄構
造のビルトイン電圧をＤＨ構造に比べて充分高くすれば
よい。その方法として、電流狭窄構造のｐｎ接合を構成
するｐ型およびｎ型ＩｎＰ層の濃度を１×１０18cm-3以
上にすることを特徴とする発明が特開平５−２９１６９
２号公報に記載されている。これは不純物濃度を高くす
ることによって各々の半導体層におけるフェルミ準位を
バンド端に近付け、ビルトイン電圧を増加させようとす
るものである。しかし、高濃度にドーピングすることに
よるビルトイン電圧の増加量はきわめて限られており、
漏れ電流の抑制は充分とは言えない。
造のビルトイン電圧をＤＨ構造に比べて充分高くすれば
よい。その方法として、電流狭窄構造のｐｎ接合を構成
するｐ型およびｎ型ＩｎＰ層の濃度を１×１０18cm-3以
上にすることを特徴とする発明が特開平５−２９１６９
２号公報に記載されている。これは不純物濃度を高くす
ることによって各々の半導体層におけるフェルミ準位を
バンド端に近付け、ビルトイン電圧を増加させようとす
るものである。しかし、高濃度にドーピングすることに
よるビルトイン電圧の増加量はきわめて限られており、
漏れ電流の抑制は充分とは言えない。
【０００８】一方、図８に構造を示すように、埋め込み
リッジストライプ構造半導体レーザにおいて、基板１に
ｎ型ＩｎＰ基板を用い、電流狭窄構造のｐｎ接合を形成
するｎ型クラッド層５には１×１０18cm-3以上のＩｎＰ
層を用いるとともに、ｐ型埋め込み層１０にはＡｌＩｎ
ＡｓもしくはＡｌＧａＩｎＡｓというワイドギャップ半
導体を用いることを特徴とする発明が前記の特開平５−
２９１６９２号公報に掲載されている。また図９に示す
ように、ｐ型ＡｌＩｎＡｓもしくはＡｌＧａＩｎＡｓよ
りなるｐ型ワイドギャップ埋め込み層１０の層厚を比較
的薄くし、その上にｐ型ＩｎＰ埋め込み層８を積層した
実施例もこれに記載されている。このように禁制帯幅の
大きいＡｌＩｎＡｓをｐ側の半導体に用いることによっ
てビルトイン電圧の増加が図られている。
リッジストライプ構造半導体レーザにおいて、基板１に
ｎ型ＩｎＰ基板を用い、電流狭窄構造のｐｎ接合を形成
するｎ型クラッド層５には１×１０18cm-3以上のＩｎＰ
層を用いるとともに、ｐ型埋め込み層１０にはＡｌＩｎ
ＡｓもしくはＡｌＧａＩｎＡｓというワイドギャップ半
導体を用いることを特徴とする発明が前記の特開平５−
２９１６９２号公報に掲載されている。また図９に示す
ように、ｐ型ＡｌＩｎＡｓもしくはＡｌＧａＩｎＡｓよ
りなるｐ型ワイドギャップ埋め込み層１０の層厚を比較
的薄くし、その上にｐ型ＩｎＰ埋め込み層８を積層した
実施例もこれに記載されている。このように禁制帯幅の
大きいＡｌＩｎＡｓをｐ側の半導体に用いることによっ
てビルトイン電圧の増加が図られている。
【０００９】しかしｎ側の半導体には依然ＩｎＰが用い
られているため価電子帯でのエネルギー障壁は改善され
ておらず、印加電圧の増加に伴う正孔の漏れについては
効果が得られない。さらに、エッチングなどでＤＨ構造
をメサ状に形成した後にＡｌを含む半導体層を再成長す
るため、再成長界面に非発光成分が導入されやすく、さ
らにその再成長界面がｐｎ接合となる構造であるため、
電流狭窄構造の耐圧が充分でなく漏れ電流が流れやすい
という問題があった。また、ｐ型埋め込み層を図７の従
来技術で紹介した選択成長で形成しようとする場合、成
長層がＡｌを含んでいるためにストライプマスクの上に
多結晶が析出しやすく、また選択成長層のＡｌ組成が面
内で変化してしまうといった問題もあった。
られているため価電子帯でのエネルギー障壁は改善され
ておらず、印加電圧の増加に伴う正孔の漏れについては
効果が得られない。さらに、エッチングなどでＤＨ構造
をメサ状に形成した後にＡｌを含む半導体層を再成長す
るため、再成長界面に非発光成分が導入されやすく、さ
らにその再成長界面がｐｎ接合となる構造であるため、
電流狭窄構造の耐圧が充分でなく漏れ電流が流れやすい
という問題があった。また、ｐ型埋め込み層を図７の従
来技術で紹介した選択成長で形成しようとする場合、成
長層がＡｌを含んでいるためにストライプマスクの上に
多結晶が析出しやすく、また選択成長層のＡｌ組成が面
内で変化してしまうといった問題もあった。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めの手段は以下の通りである。
めの手段は以下の通りである。
【００１１】第１の導電型を有する半導体基板上に、少
なくとも第１の導電型を有する第１の半導体層、第１の
導電型を有する第２の半導体層、第１の導電型を有する
第３の半導体層であるクラッド層、第４の半導体層であ
る活性層、第２の導電型を有する第５の半導体層である
クラッド層がこの順に積層され、かつ前記第３の半導体
クラッド層、第４の半導体活性層、および第５の半導体
クラッド層はメサストライプ構造を形成しており、さら
に第２の導電型を有する第６の半導体層である埋め込み
層が前記第３の半導体クラッド層、第４の半導体活性
層、および第５の半導体クラッド層を覆い、かつ前記メ
サ構造の両脇で前記第２の半導体層に接している構造を
有する半導体レーザにおいて、前記第１の半導体層が少
なくとも前記第２の半導体層および前記第６の半導体層
より広い禁制帯幅を有し、かつ前記第２の半導体層と前
記第６の半導体埋め込み層が接している領域において、
前記第２の半導体層の全部および前記第１の半導体層の
一部が第２の導電型に反転して、ｐｎ接合が前記第１の
半導体層内に形成されていることを特徴とする半導体レ
ーザ。
なくとも第１の導電型を有する第１の半導体層、第１の
導電型を有する第２の半導体層、第１の導電型を有する
第３の半導体層であるクラッド層、第４の半導体層であ
る活性層、第２の導電型を有する第５の半導体層である
クラッド層がこの順に積層され、かつ前記第３の半導体
クラッド層、第４の半導体活性層、および第５の半導体
クラッド層はメサストライプ構造を形成しており、さら
に第２の導電型を有する第６の半導体層である埋め込み
層が前記第３の半導体クラッド層、第４の半導体活性
層、および第５の半導体クラッド層を覆い、かつ前記メ
サ構造の両脇で前記第２の半導体層に接している構造を
有する半導体レーザにおいて、前記第１の半導体層が少
なくとも前記第２の半導体層および前記第６の半導体層
より広い禁制帯幅を有し、かつ前記第２の半導体層と前
記第６の半導体埋め込み層が接している領域において、
前記第２の半導体層の全部および前記第１の半導体層の
一部が第２の導電型に反転して、ｐｎ接合が前記第１の
半導体層内に形成されていることを特徴とする半導体レ
ーザ。
【００１２】第１の導電型を有する半導体基板上に、少
なくとも第１の導電型を有する第１の半導体層、第１の
導電型を有する第３の半導体層であるクラッド層、第４
の半導体層である活性層、第２の導電型を有する第５の
半導体層であるクラッド層がこの順に積層され、かつ前
記第３の半導体クラッド層、第４の半導体活性層、およ
び第５の半導体クラッド層はメサストライプ構造を形成
しており、さらに第２の導電型を有する第６の半導体層
である埋め込み層が前記第３の半導体クラッド層、第４
の半導体活性層、および第５の半導体クラッド層を覆
い、かつ前記メサ構造の両脇で前記第１の半導体層に接
している構造を有する半導体レーザにおいて、前記第１
の半導体層が少なくとも前記第６の半導体層より広い禁
制帯幅を有し、かつ前記第１の半導体層と前記第６の半
導体埋め込み層が接している領域において、前記第１の
半導体層の一部が第２の導電型に反転して、ｐｎ接合が
前記第１の半導体層内に形成されていることを特徴とす
る半導体レーザ。
なくとも第１の導電型を有する第１の半導体層、第１の
導電型を有する第３の半導体層であるクラッド層、第４
の半導体層である活性層、第２の導電型を有する第５の
半導体層であるクラッド層がこの順に積層され、かつ前
記第３の半導体クラッド層、第４の半導体活性層、およ
び第５の半導体クラッド層はメサストライプ構造を形成
しており、さらに第２の導電型を有する第６の半導体層
である埋め込み層が前記第３の半導体クラッド層、第４
の半導体活性層、および第５の半導体クラッド層を覆
い、かつ前記メサ構造の両脇で前記第１の半導体層に接
している構造を有する半導体レーザにおいて、前記第１
の半導体層が少なくとも前記第６の半導体層より広い禁
制帯幅を有し、かつ前記第１の半導体層と前記第６の半
導体埋め込み層が接している領域において、前記第１の
半導体層の一部が第２の導電型に反転して、ｐｎ接合が
前記第１の半導体層内に形成されていることを特徴とす
る半導体レーザ。
【００１３】ｎ型半導体基板上に、少なくとも第１の半
導体層であるｎ型半導体層、および第２の半導体層であ
るｎ型半導体層を全面に形成した後、２本の平行な誘電
体薄膜をストライプ状に形成し、第３の半導体層である
ｎ型クラッド層、第４の半導体層である活性層、第５の
半導体層であるｐ型クラッド層をこの順に成長すること
によって前記誘電体薄膜の間にメサ構造を選択的に形成
した後、前記誘電体薄膜を前記メサ構造に対向する内縁
部において除去し、さらに第６の半導体層であるｐ型埋
め込み層を前記メサ構造を覆うように選択的に形成する
半導体レーザの製造方法において、前記第１の半導体層
に少なくとも前記第２、第６の半導体層より広い禁制帯
幅を有する半導体を用い、かつ前記第２の半導体層と前
記第６の半導体埋め込み層が接している領域において、
前記第６の半導体埋め込み層のアクセプタ不純物が前記
第２の半導体層の全部および前記第１の半導体層の一部
に拡散して導電型をｐ型に反転させ、ｐｎ接合を前記第
１の半導体層内に形成することを特徴とする半導体レー
ザの製造方法。
導体層であるｎ型半導体層、および第２の半導体層であ
るｎ型半導体層を全面に形成した後、２本の平行な誘電
体薄膜をストライプ状に形成し、第３の半導体層である
ｎ型クラッド層、第４の半導体層である活性層、第５の
半導体層であるｐ型クラッド層をこの順に成長すること
によって前記誘電体薄膜の間にメサ構造を選択的に形成
した後、前記誘電体薄膜を前記メサ構造に対向する内縁
部において除去し、さらに第６の半導体層であるｐ型埋
め込み層を前記メサ構造を覆うように選択的に形成する
半導体レーザの製造方法において、前記第１の半導体層
に少なくとも前記第２、第６の半導体層より広い禁制帯
幅を有する半導体を用い、かつ前記第２の半導体層と前
記第６の半導体埋め込み層が接している領域において、
前記第６の半導体埋め込み層のアクセプタ不純物が前記
第２の半導体層の全部および前記第１の半導体層の一部
に拡散して導電型をｐ型に反転させ、ｐｎ接合を前記第
１の半導体層内に形成することを特徴とする半導体レー
ザの製造方法。
【００１４】ｎ型半導体基板上に、少なくとも第１の半
導体層であるｎ型半導体層を全面に形成した後、２本の
平行な誘電体薄膜をストライプ状に形成し、第３の半導
体層であるｎ型クラッド層、第４の半導体層である活性
層、第５の半導体層であるｐ型クラッド層をこの順に成
長することによって前記誘電体薄膜の間にメサ構造を選
択的に形成した後、前記誘電体薄膜を前記メサ構造に対
向する内縁部において除去し、さらに第６の半導体層で
あるｐ型埋め込み層を前記メサ構造を覆うように選択的
に形成する半導体レーザの製造方法において、前記第１
の半導体層に少なくとも前記第６の半導体層より広い禁
制帯幅を有する半導体を用い、かつ前記第１の半導体層
と前記第６の半導体埋め込み層が接している領域におい
て、前記第６の半導体埋め込み層のアクセプタ不純物が
前記第１の半導体層の一部に拡散して導電型をｐ型に反
転させ、ｐｎ接合を前記第１の半導体層内に形成するこ
とを特徴とする半導体レーザの製造方法。
導体層であるｎ型半導体層を全面に形成した後、２本の
平行な誘電体薄膜をストライプ状に形成し、第３の半導
体層であるｎ型クラッド層、第４の半導体層である活性
層、第５の半導体層であるｐ型クラッド層をこの順に成
長することによって前記誘電体薄膜の間にメサ構造を選
択的に形成した後、前記誘電体薄膜を前記メサ構造に対
向する内縁部において除去し、さらに第６の半導体層で
あるｐ型埋め込み層を前記メサ構造を覆うように選択的
に形成する半導体レーザの製造方法において、前記第１
の半導体層に少なくとも前記第６の半導体層より広い禁
制帯幅を有する半導体を用い、かつ前記第１の半導体層
と前記第６の半導体埋め込み層が接している領域におい
て、前記第６の半導体埋め込み層のアクセプタ不純物が
前記第１の半導体層の一部に拡散して導電型をｐ型に反
転させ、ｐｎ接合を前記第１の半導体層内に形成するこ
とを特徴とする半導体レーザの製造方法。
【００１５】上記の半導体レーザにおいて、半導体基
板、および第２、第３、第５、第６の半導体層がＩｎＰ
からなり、第１の半導体層がＡｌＩｎＡｓまたはＡｌＡ
ｓＳｂであることを特徴とする半導体レーザ。
板、および第２、第３、第５、第６の半導体層がＩｎＰ
からなり、第１の半導体層がＡｌＩｎＡｓまたはＡｌＡ
ｓＳｂであることを特徴とする半導体レーザ。
【００１６】上記の半導体レーザの製造方法において、
半導体基板、および第２、第３、第５、第６の半導体層
がＩｎＰからなり、第１の半導体層がＡｌＩｎＡｓまた
はＡｌＡｓＳｂであることを特徴とする半導体レーザの
製造方法。
半導体基板、および第２、第３、第５、第６の半導体層
がＩｎＰからなり、第１の半導体層がＡｌＩｎＡｓまた
はＡｌＡｓＳｂであることを特徴とする半導体レーザの
製造方法。
【００１７】
【作用】本発明ではＩｎＰ基板と格子整合し、禁制帯幅
がＩｎＰより大きいワイドギャップ化合物半導体、例え
ばＡｌＩｎＡｓやＡｌＡｓＳｂを用いており、埋め込み
層の成長中にアクセプタ不純物が拡散することを利用し
て、電流狭窄領域においてこれらのワイドギャップ半導
体層の内部にｐｎ接合が形成される。このため、ビルト
イン電圧が高くなり、電圧印加時の漏れ電流が効果的に
抑制される。図５はそれぞれ（ａ）活性層、（ｂ）従来
のＩｎＰによるｐｎ接合、（ｃ）本発明のＡｌＩｎＡｓ
によるｐｎ接合における電圧−電流特性を示したもので
ある。印加電圧を上げていくと、従来構造では漏れ電流
の増加が顕著であるのに対し、本発明の構造では電流狭
窄領域のビルトイン電圧が高いことによって、漏れ電流
の増加が抑制できる。
がＩｎＰより大きいワイドギャップ化合物半導体、例え
ばＡｌＩｎＡｓやＡｌＡｓＳｂを用いており、埋め込み
層の成長中にアクセプタ不純物が拡散することを利用し
て、電流狭窄領域においてこれらのワイドギャップ半導
体層の内部にｐｎ接合が形成される。このため、ビルト
イン電圧が高くなり、電圧印加時の漏れ電流が効果的に
抑制される。図５はそれぞれ（ａ）活性層、（ｂ）従来
のＩｎＰによるｐｎ接合、（ｃ）本発明のＡｌＩｎＡｓ
によるｐｎ接合における電圧−電流特性を示したもので
ある。印加電圧を上げていくと、従来構造では漏れ電流
の増加が顕著であるのに対し、本発明の構造では電流狭
窄領域のビルトイン電圧が高いことによって、漏れ電流
の増加が抑制できる。
【００１８】また本発明では不純物拡散によりｐｎ接合
を形成するため、埋め込み層成長時の再成長界面がｐｎ
接合とならない。そしてワイドギャップ半導体層は平坦
基板上に全面に形成される。さらに必要であれば、ワイ
ドギャップ半導体層の表面を大気に曝されるのを防ぐた
めに、続けてＩｎＰ半導体層を成長することによって、
表面を覆うことも可能である。そのため、Ａｌを含む混
晶を用いる場合でも界面に非発光成分が導入されず、高
い耐圧を維持することができる。さらに埋め込み層はＩ
ｎＰからなるため、選択成長を利用することも容易に可
能である。
を形成するため、埋め込み層成長時の再成長界面がｐｎ
接合とならない。そしてワイドギャップ半導体層は平坦
基板上に全面に形成される。さらに必要であれば、ワイ
ドギャップ半導体層の表面を大気に曝されるのを防ぐた
めに、続けてＩｎＰ半導体層を成長することによって、
表面を覆うことも可能である。そのため、Ａｌを含む混
晶を用いる場合でも界面に非発光成分が導入されず、高
い耐圧を維持することができる。さらに埋め込み層はＩ
ｎＰからなるため、選択成長を利用することも容易に可
能である。
【００１９】
【実施例】以下に本発明による実施例について述べる。
【００２０】図１は本発明による半導体レーザの断面図
である。ｎ型半導体基板１の表面にｎ型バッファ層２、
第１の半導体層であるｎ型ワイドギャップ層３、第２の
半導体層であるｎ型スペーサ層４が全面に形成され、そ
の表面に第３の半導体層であるｎ型クラッド層５、第４
の半導体層である活性層６、第５の半導体層であるｐ型
クラッド層７からなるＤＨ構造が幅１．５μm 程度のメ
サストライプ状に形成されている。さらにそのＤＨ構造
を覆うように、第６の半導体層であるｐ型埋め込み層８
が形成され、その表面にはｐ型コンタクト層９が形成さ
れている。そしてｐ側電極２１およびｎ側電極２２が両
側に形成されている。このレーザ構造において、ｎ型ワ
イドギャップ層３が全面に形成されていること、および
ＤＨ構造の両側の電流狭窄領域において、ｎ型スペーサ
層４からｎ型ワイドギャップ層３の途中にかけて不純物
拡散領域１２が形成され、伝導型がｐ型に反転している
ことを特徴としている。
である。ｎ型半導体基板１の表面にｎ型バッファ層２、
第１の半導体層であるｎ型ワイドギャップ層３、第２の
半導体層であるｎ型スペーサ層４が全面に形成され、そ
の表面に第３の半導体層であるｎ型クラッド層５、第４
の半導体層である活性層６、第５の半導体層であるｐ型
クラッド層７からなるＤＨ構造が幅１．５μm 程度のメ
サストライプ状に形成されている。さらにそのＤＨ構造
を覆うように、第６の半導体層であるｐ型埋め込み層８
が形成され、その表面にはｐ型コンタクト層９が形成さ
れている。そしてｐ側電極２１およびｎ側電極２２が両
側に形成されている。このレーザ構造において、ｎ型ワ
イドギャップ層３が全面に形成されていること、および
ＤＨ構造の両側の電流狭窄領域において、ｎ型スペーサ
層４からｎ型ワイドギャップ層３の途中にかけて不純物
拡散領域１２が形成され、伝導型がｐ型に反転している
ことを特徴としている。
【００２１】次に図３に示した、この素子の製造方法に
ついて説明する。結晶成長にはＭＯＶＰＥ法を用いた。
まず（１００）面方位を有するｎ型ＩｎＰ基板１の表面
に、ｎ型ＩｎＰバッファ層２（ｎ＝１×１０18cm-3、層
厚０．５μm ）、ｎ型ＡｌＩｎＡｓワイドギャップ層３
（ｎ＝５×１０17cm-3、層厚１．０μm ）、ｎ型ＩｎＰ
スペーサ層４（ｎ＝５×１０17cm-3、層厚０．１μm ）
を全面に成長した（図３（ａ））。
ついて説明する。結晶成長にはＭＯＶＰＥ法を用いた。
まず（１００）面方位を有するｎ型ＩｎＰ基板１の表面
に、ｎ型ＩｎＰバッファ層２（ｎ＝１×１０18cm-3、層
厚０．５μm ）、ｎ型ＡｌＩｎＡｓワイドギャップ層３
（ｎ＝５×１０17cm-3、層厚１．０μm ）、ｎ型ＩｎＰ
スペーサ層４（ｎ＝５×１０17cm-3、層厚０．１μm ）
を全面に成長した（図３（ａ））。
【００２２】次に幅１０μm 、間隔１．５μm の２本の
平行なＳｉＯ2 ストライプマスク１２を［０１１］方向
に形成し、ｎ型ＩｎＰクラッド層５（ｎ＝２×１０18cm
-3、層厚０．３μm ）、ＩｎＧａＡｓウェル５層（層厚
７nm）およびＩｎＧａＡｓＰバリア（層厚１２nm）の量
子井戸構造からなる活性層６、ｐ型ＩｎＰクラッド層７
（ｐ＝７×１０17cm-3、層厚０．８μm ）を選択成長
し、ストライプマスク１２の間にメサストライプ状に形
成した（図３（ｂ））。この選択成長では活性層６の側
部はｐ型ＩｎＰクラッド層７で覆われた（図示していな
い）。
平行なＳｉＯ2 ストライプマスク１２を［０１１］方向
に形成し、ｎ型ＩｎＰクラッド層５（ｎ＝２×１０18cm
-3、層厚０．３μm ）、ＩｎＧａＡｓウェル５層（層厚
７nm）およびＩｎＧａＡｓＰバリア（層厚１２nm）の量
子井戸構造からなる活性層６、ｐ型ＩｎＰクラッド層７
（ｐ＝７×１０17cm-3、層厚０．８μm ）を選択成長
し、ストライプマスク１２の間にメサストライプ状に形
成した（図３（ｂ））。この選択成長では活性層６の側
部はｐ型ＩｎＰクラッド層７で覆われた（図示していな
い）。
【００２３】次にメサストライプに面したストライプマ
スク１２を幅２μm ずつにわたってエッチングで除去し
た後、ｐ型ＩｎＰ埋め込み層８（ｐ＝１．５×１０18cm
-3、層厚１．５μm ）、ｐ型ＩｎＧａＡｓコンタクト層
９（ｐ＝１×１０19cm-3、層厚０．３μm ）をメサスト
ライプを覆うように成長した（図３（ｃ））。この成長
時において、ｐ型ＩｎＰ埋め込み層８のアクセプタ不純
物であるＺｎが基板方向に約０．４μm 拡散して、不純
物拡散領域１３を形成し、ｎ型ＩｎＰスペーサ層４の全
部およびｎ型ＡｌＩｎＡｓワイドギャップ層３の一部を
ｐ型に反転させた。一方Ｚｎはｐ型ＩｎＰクラッド層７
にも拡散したが、活性層６には到達せず、また活性層６
とｎ型ＩｎＰクラッド層５の側部への拡散も認められた
が、活性層側部が比較的低濃度のｐ型ＩｎＰクラッド層
７で覆われていたこともあり、拡散による素子特性への
影響はほとんど認められなかった。
スク１２を幅２μm ずつにわたってエッチングで除去し
た後、ｐ型ＩｎＰ埋め込み層８（ｐ＝１．５×１０18cm
-3、層厚１．５μm ）、ｐ型ＩｎＧａＡｓコンタクト層
９（ｐ＝１×１０19cm-3、層厚０．３μm ）をメサスト
ライプを覆うように成長した（図３（ｃ））。この成長
時において、ｐ型ＩｎＰ埋め込み層８のアクセプタ不純
物であるＺｎが基板方向に約０．４μm 拡散して、不純
物拡散領域１３を形成し、ｎ型ＩｎＰスペーサ層４の全
部およびｎ型ＡｌＩｎＡｓワイドギャップ層３の一部を
ｐ型に反転させた。一方Ｚｎはｐ型ＩｎＰクラッド層７
にも拡散したが、活性層６には到達せず、また活性層６
とｎ型ＩｎＰクラッド層５の側部への拡散も認められた
が、活性層側部が比較的低濃度のｐ型ＩｎＰクラッド層
７で覆われていたこともあり、拡散による素子特性への
影響はほとんど認められなかった。
【００２４】続いて全面にＳｉＯ2 膜１１を形成し、ｐ
型ＩｎＧａＡｓコンタクト層９の表面を窓開けした後、
ｐ側電極２１をｐ型ＩｎＧａＡｓコンタクト層９の表面
に形成し、基板１を研磨した後ｎ側電極２２を形成して
レーザとした。
型ＩｎＧａＡｓコンタクト層９の表面を窓開けした後、
ｐ側電極２１をｐ型ＩｎＧａＡｓコンタクト層９の表面
に形成し、基板１を研磨した後ｎ側電極２２を形成して
レーザとした。
【００２５】共振器長５００μm で評価したところ、発
振しきい値電流として１０ｍＡ、最大光出力として５０
ｍＷが得られた。一方図７に示す工程で製作した従来構
造の素子では、しきい値電流はほとんど差異が見られな
かったのに対し、光出力は注入電流５０ｍＡ付近から飽
和傾向となり、最大光出力は２５ｍＷ程度に留まった。
このことから、本発明の素子において高注入時の漏れ電
流による光出力の飽和が抑制できることがわかった。
振しきい値電流として１０ｍＡ、最大光出力として５０
ｍＷが得られた。一方図７に示す工程で製作した従来構
造の素子では、しきい値電流はほとんど差異が見られな
かったのに対し、光出力は注入電流５０ｍＡ付近から飽
和傾向となり、最大光出力は２５ｍＷ程度に留まった。
このことから、本発明の素子において高注入時の漏れ電
流による光出力の飽和が抑制できることがわかった。
【００２６】図２は請求項２および４の発明に関する半
導体レーザの構造を表す断面図である。この場合はｎ型
ＩｎＰバッファ層２、ｎ型ＡｌＩｎＡｓワイドギャップ
層３を全面に成長した後にＳｉＯ2 ストライプマスクを
形成し、続く選択成長工程によって層構造を形成してい
る。図１の例と同様にｐ型ＩｎＰ埋め込み層８の形成時
に不純物であるＺｎが不純物拡散領域１３でワイドギャ
ップ層３に拡散し、ｐｎ接合をワイドギャップ層３の内
部に形成している。本構造でも同様の効果が得られる
が、図１の例と比較してしきい値電流は若干高めであ
り、効率も低めであった。おそらくＡｌを含んだ層を大
気中に曝して再成長を行ったことによる成長界面の劣化
によるものと考えられる。
導体レーザの構造を表す断面図である。この場合はｎ型
ＩｎＰバッファ層２、ｎ型ＡｌＩｎＡｓワイドギャップ
層３を全面に成長した後にＳｉＯ2 ストライプマスクを
形成し、続く選択成長工程によって層構造を形成してい
る。図１の例と同様にｐ型ＩｎＰ埋め込み層８の形成時
に不純物であるＺｎが不純物拡散領域１３でワイドギャ
ップ層３に拡散し、ｐｎ接合をワイドギャップ層３の内
部に形成している。本構造でも同様の効果が得られる
が、図１の例と比較してしきい値電流は若干高めであ
り、効率も低めであった。おそらくＡｌを含んだ層を大
気中に曝して再成長を行ったことによる成長界面の劣化
によるものと考えられる。
【００２７】図４は請求項１の発明に関する別の実施例
である、半導体レーザの構造を表す断面図である。この
場合は図６の従来例と類似した方法により作製した。ま
ず（１００）面方位を有するｎ型ＩｎＰ基板１の表面
に、ｎ型ＩｎＰバッファ層２（ｎ＝１×１０18cm-3、層
厚０．５μm ）、ｎ型ＡｌＩｎＡｓワイドギャップ層３
（ｎ＝５×１０17cm-3、層厚１．０μm ）、ｎ型ＩｎＰ
スペーサ層４（ｎ＝５×１０17cm-3、層厚０．２μm
）、ｎ型ＩｎＰクラッド層５（ｎ＝２×１０18cm-3、
層厚０．３μm ）、ＩｎＧａＡｓウェル５層（層厚７n
m）およびＩｎＧａＡｓＰバリア（層厚１２nm）量子井
戸構造からなる活性層６、ｐ型ＩｎＰクラッド層７（ｐ
＝７×１０17cm-3、層厚０．８μm ）を全面に成長し
た。
である、半導体レーザの構造を表す断面図である。この
場合は図６の従来例と類似した方法により作製した。ま
ず（１００）面方位を有するｎ型ＩｎＰ基板１の表面
に、ｎ型ＩｎＰバッファ層２（ｎ＝１×１０18cm-3、層
厚０．５μm ）、ｎ型ＡｌＩｎＡｓワイドギャップ層３
（ｎ＝５×１０17cm-3、層厚１．０μm ）、ｎ型ＩｎＰ
スペーサ層４（ｎ＝５×１０17cm-3、層厚０．２μm
）、ｎ型ＩｎＰクラッド層５（ｎ＝２×１０18cm-3、
層厚０．３μm ）、ＩｎＧａＡｓウェル５層（層厚７n
m）およびＩｎＧａＡｓＰバリア（層厚１２nm）量子井
戸構造からなる活性層６、ｐ型ＩｎＰクラッド層７（ｐ
＝７×１０17cm-3、層厚０．８μm ）を全面に成長し
た。
【００２８】次に表面にＳｉＯ2 ストライプマスクを形
成した後、ドライエッチングによってＳｉＯ2 ストライ
プマスクの形成されていない領域をｎ型ＩｎＰスペーサ
層４の途中までエッチングし、活性層を幅１．５μm の
メサストライプ状に形成した。
成した後、ドライエッチングによってＳｉＯ2 ストライ
プマスクの形成されていない領域をｎ型ＩｎＰスペーサ
層４の途中までエッチングし、活性層を幅１．５μm の
メサストライプ状に形成した。
【００２９】次にＳｉＯ2 ストライプマスクを除去し、
ｐ型ＩｎＰ埋め込み層８（ｐ＝１．５×１０18cm-3、層
厚１．５μm ）、ｐ型ＩｎＧａＡｓコンタクト層９（ｐ
＝１×１０19cm-3、層厚０．３μm ）をメサストライプ
を覆うように全面に成長した。この成長時において、ｐ
型ＩｎＰ埋め込み層８のアクセプタ不純物であるＺｎが
基板方向に約０．４μm 拡散して、不純物拡散領域１３
を形成し、ｎ型ＩｎＰスペーサ層４の全部およびｎ型Ａ
ｌＩｎＡｓワイドギャップ層３の一部をｐ型に反転させ
た。
ｐ型ＩｎＰ埋め込み層８（ｐ＝１．５×１０18cm-3、層
厚１．５μm ）、ｐ型ＩｎＧａＡｓコンタクト層９（ｐ
＝１×１０19cm-3、層厚０．３μm ）をメサストライプ
を覆うように全面に成長した。この成長時において、ｐ
型ＩｎＰ埋め込み層８のアクセプタ不純物であるＺｎが
基板方向に約０．４μm 拡散して、不純物拡散領域１３
を形成し、ｎ型ＩｎＰスペーサ層４の全部およびｎ型Ａ
ｌＩｎＡｓワイドギャップ層３の一部をｐ型に反転させ
た。
【００３０】最後にＳｉＯ2 膜１１を表面に形成し、メ
サストライプの上部を窓開けした後にｐ側電極２１、ｎ
側電極２２を形成した。本素子も図６に示した従来素子
と比較して最大光出力の増加が認められた。
サストライプの上部を窓開けした後にｐ側電極２１、ｎ
側電極２２を形成した。本素子も図６に示した従来素子
と比較して最大光出力の増加が認められた。
【００３１】以上述べてきたように、本発明の半導体レ
ーザおよびその製造方法を用いることにより、漏れ電流
の増加が効果的に抑制でき、電流−光出力特性を改善で
きることが明らかとなった。なお実施例ではワイドギャ
ップ層としてはＡｌＩｎＡｓを用いたが、ＩｎＰ基板と
概ね格子整合し、禁制帯幅がＩｎＰより大きい半導体な
らば本発明の効果は得られる。また拡散させる不純物は
Ｚｎに限らず、また結晶成長法もＭＯＶＰＥ法に限るも
のではない。さらに活性層幅として１．５μm程度の素
子について示したが、０．５μm 程度の狭い活性層の素
子にすればさらなる動作電流の領域が可能である。
ーザおよびその製造方法を用いることにより、漏れ電流
の増加が効果的に抑制でき、電流−光出力特性を改善で
きることが明らかとなった。なお実施例ではワイドギャ
ップ層としてはＡｌＩｎＡｓを用いたが、ＩｎＰ基板と
概ね格子整合し、禁制帯幅がＩｎＰより大きい半導体な
らば本発明の効果は得られる。また拡散させる不純物は
Ｚｎに限らず、また結晶成長法もＭＯＶＰＥ法に限るも
のではない。さらに活性層幅として１．５μm程度の素
子について示したが、０．５μm 程度の狭い活性層の素
子にすればさらなる動作電流の領域が可能である。
【００３２】
【発明の効果】埋め込みリッジ型半導体レーザにおい
て、ワイドギャップ半導体層を全面に形成した後、埋め
込み層の成長中に不純物の拡散によってワイドギャップ
層の内部にｐｎ接合を形成した。本構造を用いることに
より、電流狭窄領域におけるｐｎ接合部のビルトイン電
圧が従来より高くなり、さらに再成長界面とｐｎ接合が
分離された。その結果、漏れ電流が効果的に抑制でき、
高出力動作が可能となった。
て、ワイドギャップ半導体層を全面に形成した後、埋め
込み層の成長中に不純物の拡散によってワイドギャップ
層の内部にｐｎ接合を形成した。本構造を用いることに
より、電流狭窄領域におけるｐｎ接合部のビルトイン電
圧が従来より高くなり、さらに再成長界面とｐｎ接合が
分離された。その結果、漏れ電流が効果的に抑制でき、
高出力動作が可能となった。
【図１】本発明の半導体レーザの構造を示す断面図であ
る。
る。
【図２】本発明の半導体レーザの構造を示す断面図であ
る。
る。
【図３】図１に示した半導体レーザの製造方法を示す工
程図である。
程図である。
【図４】本発明の半導体レーザの構造を示す断面図であ
る。
る。
【図５】本発明の効果を示す、電圧−電流特性図であ
る。
る。
【図６】従来の埋め込みリッジ構造半導体レーザの構造
を示す断面図である。
を示す断面図である。
【図７】従来の埋め込みリッジ構造半導体レーザの製造
方法を示す工程図である。
方法を示す工程図である。
【図８】従来の埋め込みリッジ半導体レーザの構造を示
す断面図である。
す断面図である。
【図９】従来の埋め込みリッジ半導体レーザの構造を示
す断面図である。
す断面図である。
１ ｎ型半導体基板 ２ ｎ型半導体バッファ層 ３ ｎ型ワイドギャップ半導体層 ４ ｎ型半導体スペーサ層 ５ ｎ型半導体クラッド層 ６ 半導体活性層 ７ ｐ型半導体クラッド層 ８ ｐ型半導体埋め込み層 ９ ｐ型半導体コンタクト層 １０ ｐ型ワイドギャップ半導体埋め込み層 １１ ＳｉＯ2 膜 １２ ＳｉＯ2 ストライプマスク １３ 不純物拡散領域 １４ プロトン注入領域 ２１ ｐ側電極 ２２ ｎ側電極
Claims (6)
- 【請求項１】第１の導電型を有する半導体基板上に、少
なくとも第１の導電型を有する第１の半導体層、第１の
導電型を有する第２の半導体層、第１の導電型を有する
第３の半導体層であるクラッド層、第４の半導体層であ
る活性層、第２の導電型を有する第５の半導体層である
クラッド層がこの順に積層され、かつ前記第３の半導体
クラッド層、第４の半導体活性層、および第５の半導体
クラッド層はメサストライプ構造を形成しており、さら
に第２の導電型を有する第６の半導体層である埋め込み
層が前記第３の半導体クラッド層、第４の半導体活性
層、および第５の半導体クラッド層を覆い、かつ前記メ
サ構造の両脇で前記第２の半導体層に接している構造を
有する半導体レーザにおいて、前記第１の半導体層が少
なくとも前記第２の半導体層および前記第６の半導体層
より広い禁制帯幅を有し、かつ前記第２の半導体層と前
記第６の半導体埋め込み層が接している領域において、
前記第２の半導体層の全部および前記第１の半導体層の
一部が第２の導電型に反転して、ｐｎ接合が前記第１の
半導体層内に形成されていることを特徴とする半導体レ
ーザ。 - 【請求項２】第１の導電型を有する半導体基板上に、少
なくとも第１の導電型を有する第１の半導体層、第１の
導電型を有する第３の半導体層であるクラッド層、第４
の半導体層である活性層、第２の導電型を有する第５の
半導体層であるクラッド層がこの順に積層され、かつ前
記第３の半導体クラッド層、第４の半導体活性層、およ
び第５の半導体クラッド層はメサストライプ構造を形成
しており、さらに第２の導電型を有する第６の半導体層
である埋め込み層が前記第３の半導体クラッド層、第４
の半導体活性層、および第５の半導体クラッド層を覆
い、かつ前記メサ構造の両脇で前記第１の半導体層に接
している構造を有する半導体レーザにおいて、前記第１
の半導体層が少なくとも前記第６の半導体層より広い禁
制帯幅を有し、かつ前記第１の半導体層と前記第６の半
導体埋め込み層が接している領域において、前記第１の
半導体層の一部が第２の導電型に反転して、ｐｎ接合が
前記第１の半導体層内に形成されていることを特徴とす
る半導体レーザ。 - 【請求項３】ｎ型半導体基板上に、少なくとも第１の半
導体層であるｎ型半導体層、および第２の半導体層であ
るｎ型半導体層を全面に形成した後、２本の平行な誘電
体薄膜をストライプ状に形成し、第３の半導体層である
ｎ型クラッド層、第４の半導体層である活性層、第５の
半導体層であるｐ型クラッド層をこの順に成長すること
によって前記誘電体薄膜の間にメサ構造を選択的に形成
した後、前記誘電体薄膜を前記メサ構造に対向する内縁
部において除去し、さらに第６の半導体層であるｐ型埋
め込み層を前記メサ構造を覆うように選択的に形成する
半導体レーザの製造方法において、前記第１の半導体層
に少なくとも前記第２、第６の半導体層より広い禁制帯
幅を有する半導体を用い、かつ前記第２の半導体層と前
記第６の半導体埋め込み層が接している領域において、
前記第６の半導体埋め込み層のアクセプタ不純物が前記
第２の半導体層の全部および前記第１の半導体層の一部
に拡散して導電型をｐ型に反転させ、ｐｎ接合を前記第
１の半導体層内に形成することを特徴とする半導体レー
ザの製造方法。 - 【請求項４】ｎ型半導体基板上に、少なくとも第１の半
導体層であるｎ型半導体層を全面に形成した後、２本の
平行な誘電体薄膜をストライプ状に形成し、第３の半導
体層であるｎ型クラッド層、第４の半導体層である活性
層、第５の半導体層であるｐ型クラッド層をこの順に成
長することによって前記誘電体薄膜の間にメサ構造を選
択的に形成した後、前記誘電体薄膜を前記メサ構造に対
向する内縁部において除去し、さらに第６の半導体層で
あるｐ型埋め込み層を前記メサ構造を覆うように選択的
に形成する半導体レーザの製造方法において、前記第１
の半導体層に少なくとも前記第６の半導体層より広い禁
制帯幅を有する半導体を用い、かつ前記第１の半導体層
と前記第６の半導体埋め込み層が接している領域におい
て、前記第６の半導体埋め込み層のアクセプタ不純物が
前記第１の半導体層の一部に拡散して導電型をｐ型に反
転させ、ｐｎ接合を前記第１の半導体層内に形成するこ
とを特徴とする半導体レーザの製造方法。 - 【請求項５】半導体基板、および第２、第３、第５、第
６の半導体層がＩｎＰからなり、第１の半導体層がＡｌ
ＩｎＡｓまたはＡｌＡｓＳｂであることを特徴とする請
求項１または請求項２記載の半導体レーザ。 - 【請求項６】半導体基板、および第２、第３、第５、第
６の半導体層がＩｎＰからなり、第１の半導体層がＡｌ
ＩｎＡｓまたはＡｌＡｓＳｂであることを特徴とする請
求項３または請求項４記載の半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138820A JP2555984B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体レーザおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138820A JP2555984B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体レーザおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088482A true JPH088482A (ja) | 1996-01-12 |
| JP2555984B2 JP2555984B2 (ja) | 1996-11-20 |
Family
ID=15231001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6138820A Expired - Lifetime JP2555984B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体レーザおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555984B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207938A (ja) * | 2006-01-31 | 2007-08-16 | Sumitomo Electric Ind Ltd | 面発光半導体レーザ |
| JP2008227545A (ja) * | 2008-06-12 | 2008-09-25 | Sumitomo Electric Ind Ltd | 半導体光素子 |
-
1994
- 1994-06-21 JP JP6138820A patent/JP2555984B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207938A (ja) * | 2006-01-31 | 2007-08-16 | Sumitomo Electric Ind Ltd | 面発光半導体レーザ |
| JP2008227545A (ja) * | 2008-06-12 | 2008-09-25 | Sumitomo Electric Ind Ltd | 半導体光素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555984B2 (ja) | 1996-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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