JPH088443A - 半導体機能素子 - Google Patents
半導体機能素子Info
- Publication number
- JPH088443A JPH088443A JP6162955A JP16295594A JPH088443A JP H088443 A JPH088443 A JP H088443A JP 6162955 A JP6162955 A JP 6162955A JP 16295594 A JP16295594 A JP 16295594A JP H088443 A JPH088443 A JP H088443A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- light
- semiconductor layer
- semiconductor
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 230000031700 light absorption Effects 0.000 claims description 30
- 230000005641 tunneling Effects 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract description 5
- 238000010030 laminating Methods 0.000 abstract 1
- 230000004888 barrier function Effects 0.000 description 35
- 230000003287 optical effect Effects 0.000 description 33
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 30
- 238000010586 diagram Methods 0.000 description 24
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 17
- 239000000969 carrier Substances 0.000 description 17
- 230000006870 function Effects 0.000 description 17
- 230000007704 transition Effects 0.000 description 8
- 238000002834 transmittance Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 239000000835 fiber Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 229910015363 Au—Sn Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- 102100038374 Pinin Human genes 0.000 description 2
- 101710173952 Pinin Proteins 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000005701 quantum confined stark effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F3/00—Optical logic elements; Optical bistable devices
- G02F3/02—Optical bistable devices
- G02F3/026—Optical bistable devices based on laser effects
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8618—Diodes with bulk potential barrier, e.g. Camel diodes, Planar Doped Barrier diodes, Graded bandgap diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
- H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes
- H01L31/1075—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes in which the active layers, e.g. absorption or multiplication layers, form an heterostructure, e.g. SAM structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nanotechnology (AREA)
- Computer Hardware Design (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Composite Materials (AREA)
- Nonlinear Science (AREA)
- Optics & Photonics (AREA)
- Electromagnetism (AREA)
- Light Receiving Elements (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】新たになだれ増倍を用い増幅動作又は双安定な
どの機能動作を行う半導体機能素子を提供する。 【構成】ｎ−ｉ−ｐ−ｉ−ｎ，ｐ−ｉ−ｎ−ｉ−ｐ，ｎ
−ｉ−ｐ−ｉ−ｐ，ｎ−ｉ−ｎ−ｉ−ｐ，ｎ−ｉ−ｎ−
ｉ−ｎ，ｐ−ｉ−ｎ−ｉ−ｎ，ｐ−ｉ−ｐ−ｉ−ｐ，ま
たはｐ−ｉ−ｐ−ｉ−ｎ構造を有するいわゆる三角バリ
ア（ＴＢＤ）の構造で、ｉ層においてなだれ増倍を起こ
させ、停止させることで超高速な増幅又は双安定等の機
能動作を行うことを可能とし、この構造に光吸収層及び
発光層もしくは光変調層を含ませることにより光機能素
子としても動作できる。さらに共鳴トンネルダイオード
を付加することにより新たな機能を持たせる。
どの機能動作を行う半導体機能素子を提供する。 【構成】ｎ−ｉ−ｐ−ｉ−ｎ，ｐ−ｉ−ｎ−ｉ−ｐ，ｎ
−ｉ−ｐ−ｉ−ｐ，ｎ−ｉ−ｎ−ｉ−ｐ，ｎ−ｉ−ｎ−
ｉ−ｎ，ｐ−ｉ−ｎ−ｉ−ｎ，ｐ−ｉ−ｐ−ｉ−ｐ，ま
たはｐ−ｉ−ｐ−ｉ−ｎ構造を有するいわゆる三角バリ
ア（ＴＢＤ）の構造で、ｉ層においてなだれ増倍を起こ
させ、停止させることで超高速な増幅又は双安定等の機
能動作を行うことを可能とし、この構造に光吸収層及び
発光層もしくは光変調層を含ませることにより光機能素
子としても動作できる。さらに共鳴トンネルダイオード
を付加することにより新たな機能を持たせる。
Description
【０００１】
【産業上の利用分野】本発明は、交換、情報処理の分野
において、高速な信号処理に不可欠となる電気及び光で
信号を制御する半導体機能素子に関するものである。
において、高速な信号処理に不可欠となる電気及び光で
信号を制御する半導体機能素子に関するものである。
【０００２】
【従来の技術】超広帯域で、超高速伝送を用いた動画像
通信や映像分配と言った広帯域な新サービスの広範な展
開が期待されている。この場合、これらの広帯域な信号
が集中するノードにおいては超高速な信号処理が不可欠
となる。この目的のため、高速なスイッチング動作が期
待され、また、並列処理により一層の処理時間の短縮化
が可能と考えられ、従来より電気又は光信号処理におけ
る機能性が求められている。信号処理における重要な機
能の一つとして、論理・演算機能があげられる。このよ
うな機能を実現するためには、複数ビットが共に“１”
もしくはどれかが“１”の場合とそうでない場合で異な
る出力信号を出す論理動作として論理積（ＡＮＤ）もし
くは論理和（ＯＲ）なる動作を行う電子又は光デバイス
が必要となる。
通信や映像分配と言った広帯域な新サービスの広範な展
開が期待されている。この場合、これらの広帯域な信号
が集中するノードにおいては超高速な信号処理が不可欠
となる。この目的のため、高速なスイッチング動作が期
待され、また、並列処理により一層の処理時間の短縮化
が可能と考えられ、従来より電気又は光信号処理におけ
る機能性が求められている。信号処理における重要な機
能の一つとして、論理・演算機能があげられる。このよ
うな機能を実現するためには、複数ビットが共に“１”
もしくはどれかが“１”の場合とそうでない場合で異な
る出力信号を出す論理動作として論理積（ＡＮＤ）もし
くは論理和（ＯＲ）なる動作を行う電子又は光デバイス
が必要となる。
【０００３】図29に従来技術による増幅作用をもつ電子
デバイスのバンド構成図を示す。501 はn-GaAs層、502
はi-GaAs層、503 はp-GaAs層、504 はi-GaAs層、505 は
n-GaAs層である。この素子は n-i-p-i-nのいわゆる三角
バリア構造でソース、ゲート、ドレイン層をもち、ｐ型
のゲート層に取り付けた電極の電圧を変化させることに
より多数キャリアの流れを増幅することができる。この
素子の特徴として薄いｐ型のベース層をもち、そのため
キャリアが高速にベース層を通過することができる。図
30にこのデバイスの電流対電圧特性のゲート電圧依存性
を示す。ＶG1〜ＶG4はゲート電圧である。このようにこ
の素子はゲート電圧により増幅作用を起こすことができ
高速動作の点では有望であるが、機能としては他のトラ
ンジスタと同様増幅作用しか有していない。
デバイスのバンド構成図を示す。501 はn-GaAs層、502
はi-GaAs層、503 はp-GaAs層、504 はi-GaAs層、505 は
n-GaAs層である。この素子は n-i-p-i-nのいわゆる三角
バリア構造でソース、ゲート、ドレイン層をもち、ｐ型
のゲート層に取り付けた電極の電圧を変化させることに
より多数キャリアの流れを増幅することができる。この
素子の特徴として薄いｐ型のベース層をもち、そのため
キャリアが高速にベース層を通過することができる。図
30にこのデバイスの電流対電圧特性のゲート電圧依存性
を示す。ＶG1〜ＶG4はゲート電圧である。このようにこ
の素子はゲート電圧により増幅作用を起こすことができ
高速動作の点では有望であるが、機能としては他のトラ
ンジスタと同様増幅作用しか有していない。
【０００４】図31に従来技術による増幅作用をもつ光デ
バイスのバンド構成図を示す。601はn-GaAs層、602 はi
-GaAs層、603 はp-GaAs層、604 はi-AlGaAs層、605 はn
-AlGaAs層である。この素子も前述の電子デバイス同様
n-i-p-i-nのいわゆる三角バリア構造(TBD) でソース、
ゲート、ドレイン層をもつ。バイアスをかけ光を入射す
ることによりドレイン層に発生した少数キャリアがｐ型
層に蓄積し、これによりｐ型層のポテンシャルを変化さ
せることにより多数キャリアの流れを増幅することがで
きる。この素子の特徴として非常に薄いｐ型のベース層
をもち、そのためキャリアが高速にベース層を通過する
ことができる。図32にこのデバイスの電流対電圧特性の
入力光量依存性を示す。Ｐ1 〜Ｐ3 は入力光量である。
この素子は高速動作では有望であるが、機能としては通
常のフォトトランジスタと同様増幅作用しか有していな
い。
バイスのバンド構成図を示す。601はn-GaAs層、602 はi
-GaAs層、603 はp-GaAs層、604 はi-AlGaAs層、605 はn
-AlGaAs層である。この素子も前述の電子デバイス同様
n-i-p-i-nのいわゆる三角バリア構造(TBD) でソース、
ゲート、ドレイン層をもつ。バイアスをかけ光を入射す
ることによりドレイン層に発生した少数キャリアがｐ型
層に蓄積し、これによりｐ型層のポテンシャルを変化さ
せることにより多数キャリアの流れを増幅することがで
きる。この素子の特徴として非常に薄いｐ型のベース層
をもち、そのためキャリアが高速にベース層を通過する
ことができる。図32にこのデバイスの電流対電圧特性の
入力光量依存性を示す。Ｐ1 〜Ｐ3 は入力光量である。
この素子は高速動作では有望であるが、機能としては通
常のフォトトランジスタと同様増幅作用しか有していな
い。
【０００５】図33に従来技術によるXOR 光論理素子を示
す。700 , 700'はn-InP 層，p-InGaAsP 層，n-InP 層
からなるフォトトランジスタ（HPT)、701 , 701'はn-In
P 層，InGaAsP 層，p-InP 層からなるLED である。入力
光Ａ及びＢが各々同時に照射する２つのHPT の組み合わ
せのうち一方のHPT にはLED が直列に接続されており、
この１つのユニットが２つ並列に電源に接続されてい
る。一点鎖線で囲んだ単位セルの断面構造を図34に示
す。702 は半絶縁性InP 層、703 はn-InP 層、704はp-I
nGaAsP 層、705 はn-InP 層、706 はInGaAsP 層、707
はp-InP 層、708 はp-InGaAsP 層、709 はAu-Zn 層、71
0 はAu-Sn 層、711 はポリイミド層、712 はTi/Au 層
で、InGaAsP 層704, 706は各々HPT のベース層、LED の
発光層に対応する。今、入力光Ａ（Ｂ，この説明で括弧
の内外は対応する）のみが図34のように照射した場合、
HPT 700 (700')がオンとなるため、それと並列に接続さ
れているHPT 700'（700)はオフとなり、従ってLED 701
（701'）のみが発光する。他方、入力光Ａ及びＢが同時
に照射した場合、LED 701 及び701'に接続していないHP
Tのみがオンになるため、その結果LED 701 及び701'は
共に電流が流れず発光しない。入力光Ａ及びＢが共に無
い場合はどこにも電流が流れないため、発光もない。以
上の各場合の動作から、HPT への入力光Ａ及びＢとLED
からの出力光ＣとＤの和の間にはちょうど排他的論理和
（XOR)の関係があることがわかる。
す。700 , 700'はn-InP 層，p-InGaAsP 層，n-InP 層
からなるフォトトランジスタ（HPT)、701 , 701'はn-In
P 層，InGaAsP 層，p-InP 層からなるLED である。入力
光Ａ及びＢが各々同時に照射する２つのHPT の組み合わ
せのうち一方のHPT にはLED が直列に接続されており、
この１つのユニットが２つ並列に電源に接続されてい
る。一点鎖線で囲んだ単位セルの断面構造を図34に示
す。702 は半絶縁性InP 層、703 はn-InP 層、704はp-I
nGaAsP 層、705 はn-InP 層、706 はInGaAsP 層、707
はp-InP 層、708 はp-InGaAsP 層、709 はAu-Zn 層、71
0 はAu-Sn 層、711 はポリイミド層、712 はTi/Au 層
で、InGaAsP 層704, 706は各々HPT のベース層、LED の
発光層に対応する。今、入力光Ａ（Ｂ，この説明で括弧
の内外は対応する）のみが図34のように照射した場合、
HPT 700 (700')がオンとなるため、それと並列に接続さ
れているHPT 700'（700)はオフとなり、従ってLED 701
（701'）のみが発光する。他方、入力光Ａ及びＢが同時
に照射した場合、LED 701 及び701'に接続していないHP
Tのみがオンになるため、その結果LED 701 及び701'は
共に電流が流れず発光しない。入力光Ａ及びＢが共に無
い場合はどこにも電流が流れないため、発光もない。以
上の各場合の動作から、HPT への入力光Ａ及びＢとLED
からの出力光ＣとＤの和の間にはちょうど排他的論理和
（XOR)の関係があることがわかる。
【０００６】
【発明が解決しようとする課題】このように、従来の構
造の三角バリア(TBD) 型の電子又は光デバイスではなだ
れ増倍を起こさせ、また停止させる機能は有していなか
った。そのためなだれ増倍を用いた増幅素子としての機
能は持たず、また双安定等の機能性を持たせるために、
外部に接続した別の機能素子部分からの帰還作用を用い
て双安定を起こさせていた。しかしそのために構造が複
雑になり、デバイスの応答速度を遅くさせる原因となっ
ていた。
造の三角バリア(TBD) 型の電子又は光デバイスではなだ
れ増倍を起こさせ、また停止させる機能は有していなか
った。そのためなだれ増倍を用いた増幅素子としての機
能は持たず、また双安定等の機能性を持たせるために、
外部に接続した別の機能素子部分からの帰還作用を用い
て双安定を起こさせていた。しかしそのために構造が複
雑になり、デバイスの応答速度を遅くさせる原因となっ
ていた。
【０００７】本発明は、新たになだれ増倍を用い増幅動
作又は双安定などの機能動作を行う半導体機能素子を提
供することを目的とする。
作又は双安定などの機能動作を行う半導体機能素子を提
供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明による半導体機能素子は、 n-i-p-i-n , p-i
-n-i-p , n-i-p-i-p , n-i-n-i-p , n-i-n-i-n , p-i-
n-i-n , p-i-p-i-p ,または p-i-p-i-n構造を有するい
わゆる三角バリア(TBD) の構造で、ｉ層においてなだれ
増倍を起こさせ、また停止させることで超高速な増幅又
は双安定等の機能動作を行うことを可能としたものであ
る。また、この構造に光吸収層及び発光層もしくは光変
調層を含ませることにより光機能素子としても動作させ
ることができる。さらに共鳴トンネルダイオードを付加
することにより新たな機能を持たせることもできる。
に、本発明による半導体機能素子は、 n-i-p-i-n , p-i
-n-i-p , n-i-p-i-p , n-i-n-i-p , n-i-n-i-n , p-i-
n-i-n , p-i-p-i-p ,または p-i-p-i-n構造を有するい
わゆる三角バリア(TBD) の構造で、ｉ層においてなだれ
増倍を起こさせ、また停止させることで超高速な増幅又
は双安定等の機能動作を行うことを可能としたものであ
る。また、この構造に光吸収層及び発光層もしくは光変
調層を含ませることにより光機能素子としても動作させ
ることができる。さらに共鳴トンネルダイオードを付加
することにより新たな機能を持たせることもできる。
【０００９】以下、 n-i-p-i-nの場合を図面を用いて本
発明を詳細に説明する。
発明を詳細に説明する。
【００１０】
【実施例１】ここでは、InGaAsP/InGaAlAs系半導体を用
いて電子デバイス機能動作を説明する。図１は、本発明
による半導体機能素子の無バイアス時のバンドダイアグ
ラムを示している。101 はn-InP 層、102 はn-InGaAlAs
又はn-InGaAsP 層（厚さ約１〜２μm ）、103 はi-InGa
AlAs又はi-InGaAsP 層（厚さ約１〜２μm ）、104 はp-
InGaAlAs又はp-InGaAsP 層（厚さ約６nm）、105 はi-In
GaAlAs又はi-InGaAsP層（厚さ約50〜200nm ）、106 はn
-InGaAlAs又はn-InGaAsP 層（厚さ約0.1 〜0.5 μm ）
である。なお、破線はフェルミ準位である。
いて電子デバイス機能動作を説明する。図１は、本発明
による半導体機能素子の無バイアス時のバンドダイアグ
ラムを示している。101 はn-InP 層、102 はn-InGaAlAs
又はn-InGaAsP 層（厚さ約１〜２μm ）、103 はi-InGa
AlAs又はi-InGaAsP 層（厚さ約１〜２μm ）、104 はp-
InGaAlAs又はp-InGaAsP 層（厚さ約６nm）、105 はi-In
GaAlAs又はi-InGaAsP層（厚さ約50〜200nm ）、106 はn
-InGaAlAs又はn-InGaAsP 層（厚さ約0.1 〜0.5 μm ）
である。なお、破線はフェルミ準位である。
【００１１】まず最初に本発明の各構成層の基本機能に
ついて説明する。ドレイン層に対応するn-InP 層101 に
正極性のバイアス電圧Ｖ0 をかけ、ゲート層104 に印加
電圧をかけない場合を図2 に示す。このときソース層10
6 に存在する多数キャリアである電子はΔＥc のエネル
ギー障壁を越えることができないため電流Ｉt は流れな
い。ゲート層104 に正極性のゲート電圧ＶG をかけた場
合を図３に示す。ゲート電圧ＶG を大きくすると、エネ
ルギー障壁ΔＥc が小さくなるためソース層106に存在
する多数キャリアである電子は障壁を乗り越え電流Ｉt
が流れるようになる。このとき本発明のデバイスではi-
InGaAlAs又はi-InGaAsP 層103 で電子なだれを起こさせ
るためゲート層104 を越えた電子は電子なだれを起こし
正孔が発生する。そして発生した正孔はゲート層104 に
向かって移動した後蓄積し、ゲート層104 のポテンシャ
ルを下げエネルギー障壁ΔＥc を小さくする。これによ
りさらに多くの電子が障壁を乗り越え電子なだれが起き
正孔が発生する。このように正帰還が起き、電流が急激
に増えることにより負性抵抗が生じるようになる。ゲー
ト層104 に蓄積した正孔はゲート層104 の厚さが薄いた
め高速に抜けることができる。逆にゲート電圧ＶG を小
さくするとエネルギー障壁ΔＥc が大きくなり、これに
より多数キャリアが減るため電子なだれが減り、ゲート
層104 のポテンシャルが上がりさらにエネルギー障壁Δ
Ｅc が大きくなるという正帰還が起き、電流は急激に減
少する。図４に動作を表す電流対電圧特性を示す。この
うち実線は種々のゲート電圧の場合の特性で、点線は負
荷直線である。ここでＶ0'はバイアス電圧、ＶG1〜ＶG6
はゲート電圧である。ゲート電圧をＶG2〜ＶG3に増加さ
せると、動作点はＡからＢへ移動した後Ｃへと遷移す
る。ゲート電圧をＶG3からＶG2に減少させると、動作点
はＣからＤへ移動した後Ａへと遷移する。図５に電流対
ゲート電圧特性を示す。このようにゲート電圧の増減に
より電流に双安定特性が得られる。これにより得られる
メモリ特性を図６に示す。ゲート電圧ＶG のセットパル
スとリセットパルスにより電流Ｉt にメモリ特性が現れ
る。
ついて説明する。ドレイン層に対応するn-InP 層101 に
正極性のバイアス電圧Ｖ0 をかけ、ゲート層104 に印加
電圧をかけない場合を図2 に示す。このときソース層10
6 に存在する多数キャリアである電子はΔＥc のエネル
ギー障壁を越えることができないため電流Ｉt は流れな
い。ゲート層104 に正極性のゲート電圧ＶG をかけた場
合を図３に示す。ゲート電圧ＶG を大きくすると、エネ
ルギー障壁ΔＥc が小さくなるためソース層106に存在
する多数キャリアである電子は障壁を乗り越え電流Ｉt
が流れるようになる。このとき本発明のデバイスではi-
InGaAlAs又はi-InGaAsP 層103 で電子なだれを起こさせ
るためゲート層104 を越えた電子は電子なだれを起こし
正孔が発生する。そして発生した正孔はゲート層104 に
向かって移動した後蓄積し、ゲート層104 のポテンシャ
ルを下げエネルギー障壁ΔＥc を小さくする。これによ
りさらに多くの電子が障壁を乗り越え電子なだれが起き
正孔が発生する。このように正帰還が起き、電流が急激
に増えることにより負性抵抗が生じるようになる。ゲー
ト層104 に蓄積した正孔はゲート層104 の厚さが薄いた
め高速に抜けることができる。逆にゲート電圧ＶG を小
さくするとエネルギー障壁ΔＥc が大きくなり、これに
より多数キャリアが減るため電子なだれが減り、ゲート
層104 のポテンシャルが上がりさらにエネルギー障壁Δ
Ｅc が大きくなるという正帰還が起き、電流は急激に減
少する。図４に動作を表す電流対電圧特性を示す。この
うち実線は種々のゲート電圧の場合の特性で、点線は負
荷直線である。ここでＶ0'はバイアス電圧、ＶG1〜ＶG6
はゲート電圧である。ゲート電圧をＶG2〜ＶG3に増加さ
せると、動作点はＡからＢへ移動した後Ｃへと遷移す
る。ゲート電圧をＶG3からＶG2に減少させると、動作点
はＣからＤへ移動した後Ａへと遷移する。図５に電流対
ゲート電圧特性を示す。このようにゲート電圧の増減に
より電流に双安定特性が得られる。これにより得られる
メモリ特性を図６に示す。ゲート電圧ＶG のセットパル
スとリセットパルスにより電流Ｉt にメモリ特性が現れ
る。
【００１２】図７に実際の素子構造に適用した第１の実
施例を示す。107 , 108 , 109 は電極である。電極109
へのゲート電圧により電子流Ｉe は変調を受ける。
施例を示す。107 , 108 , 109 は電極である。電極109
へのゲート電圧により電子流Ｉe は変調を受ける。
【００１３】
【実施例２】ここでは、波長１μｍ帯で動作するInGaAs
P/InGaAlAs系半導体を用いて光デバイス機能動作を説明
する。図８は、本発明による半導体機能素子の無バイア
ス時のバンドダイアグラムを示している。201 はp-InP
層、202 は一方の界面にPN接合を有し、キャリア注入に
より発光もしくは光透過率を変調することができるInGa
AsP 活性層（禁制帯幅波長λg 〜1.55μm 、厚さ約0.5
μm ）、203 はn-InP層（厚さ約１〜２μm ）、204 は
特定の波長の光を照射することによりこれを吸収し、電
子及び正孔のキャリアを生成し得るi-InGaAs又はi-InGa
AsP 光吸収層（λg 〜1.65μm 、厚さ約１〜２μm ）、
205 はp-InGaAs又はp-InGaAsP 層（厚さ約６nm）、206
はi-InGaAlAs又はi-InP 層（厚さ約50〜200nm ）、そし
て207 はn-InGaAlAs又はn-InP 層（厚さ約0.1 〜0.5 μ
m ）である。なお、破線はフェルミ準位である。本実施
例では三角バリア(TBD) の構造の内部に光吸収層、外部
に発光層又は光変調層を含む場合について説明する。
P/InGaAlAs系半導体を用いて光デバイス機能動作を説明
する。図８は、本発明による半導体機能素子の無バイア
ス時のバンドダイアグラムを示している。201 はp-InP
層、202 は一方の界面にPN接合を有し、キャリア注入に
より発光もしくは光透過率を変調することができるInGa
AsP 活性層（禁制帯幅波長λg 〜1.55μm 、厚さ約0.5
μm ）、203 はn-InP層（厚さ約１〜２μm ）、204 は
特定の波長の光を照射することによりこれを吸収し、電
子及び正孔のキャリアを生成し得るi-InGaAs又はi-InGa
AsP 光吸収層（λg 〜1.65μm 、厚さ約１〜２μm ）、
205 はp-InGaAs又はp-InGaAsP 層（厚さ約６nm）、206
はi-InGaAlAs又はi-InP 層（厚さ約50〜200nm ）、そし
て207 はn-InGaAlAs又はn-InP 層（厚さ約0.1 〜0.5 μ
m ）である。なお、破線はフェルミ準位である。本実施
例では三角バリア(TBD) の構造の内部に光吸収層、外部
に発光層又は光変調層を含む場合について説明する。
【００１４】まず最初に本実施例の各構成層の基本機能
について説明する。通常、本素子の両端には、少なくと
も図9 のように活性層202 の界面のPN接合のエネルギー
ギャプを補償する全体を適度にバイアスする程度の順バ
イアスＶ0 が印加されている。そして活性層202 は電流
の注入により発光するか、又は信号光に対して光透過率
の変調が起きるようになっており、これにより出力光と
して外部に取り出される。入力光が無い場合、すなわち
Ｐi ＝０の時はまだp-InGaAs又はp-InGaAsP 層205 に付
加的なバイアスが掛かっていないためエネルギー差ΔＥ
c が大きいことから、素子全体に流れる電流Ｉt はほと
んど０となり、従って、活性層202 へは電流が注入され
ないので、発光もなく、また光透過率も極めて小さい。
について説明する。通常、本素子の両端には、少なくと
も図9 のように活性層202 の界面のPN接合のエネルギー
ギャプを補償する全体を適度にバイアスする程度の順バ
イアスＶ0 が印加されている。そして活性層202 は電流
の注入により発光するか、又は信号光に対して光透過率
の変調が起きるようになっており、これにより出力光と
して外部に取り出される。入力光が無い場合、すなわち
Ｐi ＝０の時はまだp-InGaAs又はp-InGaAsP 層205 に付
加的なバイアスが掛かっていないためエネルギー差ΔＥ
c が大きいことから、素子全体に流れる電流Ｉt はほと
んど０となり、従って、活性層202 へは電流が注入され
ないので、発光もなく、また光透過率も極めて小さい。
【００１５】次に、図10に示すように外部より光強度を
増加していき波長1.57μｍ、光強度Ｐ1 の光を照射し、
光吸収層204 で吸収させる。これにより、光吸収層204
にはキャリアが誘起され、電子はn-InP 層203 を介して
活性層202 へ輸送され、他方、正孔はポテンシャルの低
いp-InGaAs又はp-InGaAsP 層205 に移動し、トラップさ
れる。その結果、p-InGaAs又はp-InGaAsP 層205 はポテ
ンシャルが下がり、バリアΔＥc は小さくなるため、電
子がn-InGaAlAs又はn-InP 層207 よりバリアを乗り越え
て右方向に流れる。このとき本発明のデバイスではi-In
GaAs又はi-InGaAsP 光吸収層204 で電子なだれを起こさ
せるため、ゲート層205 を越えた電子は電子なだれを起
こし正孔が発生する。そして発生した正孔はゲート層20
5 に向かって移動した後蓄積し、ゲート層205 のエネル
ギー障壁ΔＥc をさらに小さくする。これによりさらに
多くの電子が障壁を乗り越え、電子なだれが起き正孔が
発生する。このように正帰還が起き電流が急激に増える
ことにより、負性抵抗が生じるようになる。よって活性
層202 に電流が注入され発光が起きるか、又は光透過率
も大きくなる。ここでゲート層205 に蓄積した正孔はゲ
ート層205 の厚さが薄いため高速に抜けることができ
る。逆に光強度を小さくすると発生する正孔が減りエネ
ルギー障壁ΔＥc が大きくなる。これにより多数キャリ
アが減るため電子なだれが減り、ゲート層205 のポテン
シャルが上がりさらにエネルギー障壁ΔＥc が大きくな
るという正帰還が起き、電流は急激に減少する。よって
活性層202 へは電流が注入されず発光はなく、また光透
過率も小さくなる。
増加していき波長1.57μｍ、光強度Ｐ1 の光を照射し、
光吸収層204 で吸収させる。これにより、光吸収層204
にはキャリアが誘起され、電子はn-InP 層203 を介して
活性層202 へ輸送され、他方、正孔はポテンシャルの低
いp-InGaAs又はp-InGaAsP 層205 に移動し、トラップさ
れる。その結果、p-InGaAs又はp-InGaAsP 層205 はポテ
ンシャルが下がり、バリアΔＥc は小さくなるため、電
子がn-InGaAlAs又はn-InP 層207 よりバリアを乗り越え
て右方向に流れる。このとき本発明のデバイスではi-In
GaAs又はi-InGaAsP 光吸収層204 で電子なだれを起こさ
せるため、ゲート層205 を越えた電子は電子なだれを起
こし正孔が発生する。そして発生した正孔はゲート層20
5 に向かって移動した後蓄積し、ゲート層205 のエネル
ギー障壁ΔＥc をさらに小さくする。これによりさらに
多くの電子が障壁を乗り越え、電子なだれが起き正孔が
発生する。このように正帰還が起き電流が急激に増える
ことにより、負性抵抗が生じるようになる。よって活性
層202 に電流が注入され発光が起きるか、又は光透過率
も大きくなる。ここでゲート層205 に蓄積した正孔はゲ
ート層205 の厚さが薄いため高速に抜けることができ
る。逆に光強度を小さくすると発生する正孔が減りエネ
ルギー障壁ΔＥc が大きくなる。これにより多数キャリ
アが減るため電子なだれが減り、ゲート層205 のポテン
シャルが上がりさらにエネルギー障壁ΔＥc が大きくな
るという正帰還が起き、電流は急激に減少する。よって
活性層202 へは電流が注入されず発光はなく、また光透
過率も小さくなる。
【００１６】図11に動作を表す電流対電圧特性を示す。
このうち実線は種々の入力光量の場合の特性で、点線は
負荷直線である。ここでＶ0'は n-InP層203 とn-InGaAl
As又はn-InP 層207 の間にかかる電圧、Ｐ1 〜Ｐ4 は入
力光量である。入力光量をＰ1 からＰ2 に増加すると、
動作点はＡからＢへと移動しさらにＣへと遷移する。入
力光量をＰ2 からＰ1 に減少すると動作点はＣからＤへ
と移動しさらにＡへと遷移する。図12に出力光量対入力
光量特性を示す。入力光量の増減により出力光量に双安
定特性が得られる。これにより得られる光メモリ特性を
図13に示す。入力光のセットパルスとリセットパルスに
より出力光にメモリ特性が現れる。
このうち実線は種々の入力光量の場合の特性で、点線は
負荷直線である。ここでＶ0'は n-InP層203 とn-InGaAl
As又はn-InP 層207 の間にかかる電圧、Ｐ1 〜Ｐ4 は入
力光量である。入力光量をＰ1 からＰ2 に増加すると、
動作点はＡからＢへと移動しさらにＣへと遷移する。入
力光量をＰ2 からＰ1 に減少すると動作点はＣからＤへ
と移動しさらにＡへと遷移する。図12に出力光量対入力
光量特性を示す。入力光量の増減により出力光量に双安
定特性が得られる。これにより得られる光メモリ特性を
図13に示す。入力光のセットパルスとリセットパルスに
より出力光にメモリ特性が現れる。
【００１７】図14に実際の素子構造に適用した第2 の実
施例を示す。208 , 209 , 210 は電極である。入力光Ｐ
i により電子流Ｉe は変調を受ける。また、活性層202
の端面に例えばファブリ・ペロ共振器を設け、そのレー
ザしきい値を適度に設定することにより、活性層202 を
含むレーザ共振器を発振させることができ、従って、導
波路へのバイアス光Ｐb が無くても入力光Ｐi で変調さ
れたレーザ出力光Ｐ0を得ることができる。尚、活性層2
02 にレーザ共振器が設けられていなくても、LED 状態
で同様の変調された出力光Ｐ0 が得られることは言うま
でも無い。
施例を示す。208 , 209 , 210 は電極である。入力光Ｐ
i により電子流Ｉe は変調を受ける。また、活性層202
の端面に例えばファブリ・ペロ共振器を設け、そのレー
ザしきい値を適度に設定することにより、活性層202 を
含むレーザ共振器を発振させることができ、従って、導
波路へのバイアス光Ｐb が無くても入力光Ｐi で変調さ
れたレーザ出力光Ｐ0を得ることができる。尚、活性層2
02 にレーザ共振器が設けられていなくても、LED 状態
で同様の変調された出力光Ｐ0 が得られることは言うま
でも無い。
【００１８】以上は入力光Ｐi として１入力の場合につ
いて示したが、重要なのは制御光の全強度であって、入
力数が幾つであっても問題ではない。次に、２入力によ
り光論理素子として適用した例について説明する。ハー
フミラー、カップラー等を用いてＰi1，Ｐi2なる２入力
を合体して１入力Ｐi を構成したとする。ここで、Ｐi1
＝Ｐi2＝Ｐ1 、Ｐi1＋Ｐi2＝Ｐ2 とし、各光強度を図14
に示した光出力Ｐ0 がピークとなる入力光強度Ｐ1 で規
格化した値を用いて、入力光の関係を真理値表で表すと
表１のようになる。すなわち、２入力光Ｐi1，Ｐi2に対
し論理積（ＡＮＤ）に従った出力光Ｐ0 が得られる光論
理素子として機能させることができる。さらに入力光の
大きさを変えることにより論理和（ＯＲ）も得られる。
これを表２に示す。
いて示したが、重要なのは制御光の全強度であって、入
力数が幾つであっても問題ではない。次に、２入力によ
り光論理素子として適用した例について説明する。ハー
フミラー、カップラー等を用いてＰi1，Ｐi2なる２入力
を合体して１入力Ｐi を構成したとする。ここで、Ｐi1
＝Ｐi2＝Ｐ1 、Ｐi1＋Ｐi2＝Ｐ2 とし、各光強度を図14
に示した光出力Ｐ0 がピークとなる入力光強度Ｐ1 で規
格化した値を用いて、入力光の関係を真理値表で表すと
表１のようになる。すなわち、２入力光Ｐi1，Ｐi2に対
し論理積（ＡＮＤ）に従った出力光Ｐ0 が得られる光論
理素子として機能させることができる。さらに入力光の
大きさを変えることにより論理和（ＯＲ）も得られる。
これを表２に示す。
【００１９】
【表１】
【００２０】
【表２】
【００２１】また、応答特性としては、本素子に入射光
が入射し終われば、光吸収層204 に蓄積した正孔は数ns
という短いライフタイムで自然消滅し、次の新たな動作
が可能であるが、一層の高速動作を得るためには、図15
に示すように、適当なタイムクロックでp-InGaAs又はp-
InGaAsP 層205 にキャリア排斥用バイアス電圧Ｖr を印
加するか、もしくは、波長1.65μm 以上の光を照射する
ことにより正孔を強制的に排斥してやれば良い。すなわ
ち、電圧印加の場合、図14に示した実施例においては電
極209 と210 の間にＶr を印加すれば良い。本実施例で
は三角バリア(TBD) の構造の内部に光吸収層、外部に発
光層又は光変調層を含む場合について説明したが、これ
に限らず三角バリア(TBD) の構造の外部に光吸収層、内
部に発光層又は光変調層を含んでも良い。また出力とし
て電流又は電圧として取り出すならば、発光層は光変調
層は含まなくても良い。また本実施例では光吸収と電子
なだれが i-InGaAs 又は i-InGaAsP光吸収層204 で起こ
るとしたが、これに限らずそれぞれ別の組成の層、すな
わち光吸収層およびなだれ増倍層とに分離して構成して
も良い。
が入射し終われば、光吸収層204 に蓄積した正孔は数ns
という短いライフタイムで自然消滅し、次の新たな動作
が可能であるが、一層の高速動作を得るためには、図15
に示すように、適当なタイムクロックでp-InGaAs又はp-
InGaAsP 層205 にキャリア排斥用バイアス電圧Ｖr を印
加するか、もしくは、波長1.65μm 以上の光を照射する
ことにより正孔を強制的に排斥してやれば良い。すなわ
ち、電圧印加の場合、図14に示した実施例においては電
極209 と210 の間にＶr を印加すれば良い。本実施例で
は三角バリア(TBD) の構造の内部に光吸収層、外部に発
光層又は光変調層を含む場合について説明したが、これ
に限らず三角バリア(TBD) の構造の外部に光吸収層、内
部に発光層又は光変調層を含んでも良い。また出力とし
て電流又は電圧として取り出すならば、発光層は光変調
層は含まなくても良い。また本実施例では光吸収と電子
なだれが i-InGaAs 又は i-InGaAsP光吸収層204 で起こ
るとしたが、これに限らずそれぞれ別の組成の層、すな
わち光吸収層およびなだれ増倍層とに分離して構成して
も良い。
【００２２】
【実施例３】図16は、本発明による半導体光機能素子の
第３の実施例において無バイアス時のバンドダイアグラ
ムを示している。ここでは、波長１μｍ帯で動作するIn
GaAsP/InGaAlAs系半導体を用いて説明する。301 はp-In
P 層、302 は一方の界面にPN接合を有し、キャリア注入
により発光もしくは光透過率が変調できるInGaAsP 活性
層（禁制帯幅波長λg 〜1.55μm 、厚さ約0.5 μm ）、
303 はn-InP 層（厚さ約１〜２μm ）、304 は特定の波
長の光を照射することによりこれを吸収し、電子及び正
孔のキャリアを生成し得るi-InGaAs又はi-InGaAsP 光吸
収層（λg 〜1.65μm 、厚さ約１〜２μm ）、305 はp-
InGaAs又はp-InGaAsP 層（厚さ約６nm）、306 はi-InGa
AlAs又はi-InP 層（厚さ約50〜200nm ）、そして307 は
n-InGaAlAs又はn-InP 層で308 はn-InGaAs層、309 はi-
InAlAs又は歪i-AlAsトンネル障壁層（厚さ約３nm）、31
0 は歪InGaAs又は歪InAs量子井戸層（厚さ約７nm）、31
1はi-InAlAs又は歪i-AlAsトンネル障壁層（厚さ約３n
m）312 はn-InGaAs層である。309 , 310 及び311 はい
わゆる共鳴トンネルダイオード（RTD ）314 を、そして
314 , 315 及び316 はいわゆる三角バリアダイオード
（TBD ）313 を各々構成しており、すなわち RTD314 が
TBD313 の外部に設けられた構造となっている。なお、
破線はフェルミ準位である。本実施例では三角バリア(T
BD) の構造の内部に光吸収層、外部に共鳴トンネルダイ
オード（RTD ）及び発光層又は光変調層を含む場合につ
いて説明する。
第３の実施例において無バイアス時のバンドダイアグラ
ムを示している。ここでは、波長１μｍ帯で動作するIn
GaAsP/InGaAlAs系半導体を用いて説明する。301 はp-In
P 層、302 は一方の界面にPN接合を有し、キャリア注入
により発光もしくは光透過率が変調できるInGaAsP 活性
層（禁制帯幅波長λg 〜1.55μm 、厚さ約0.5 μm ）、
303 はn-InP 層（厚さ約１〜２μm ）、304 は特定の波
長の光を照射することによりこれを吸収し、電子及び正
孔のキャリアを生成し得るi-InGaAs又はi-InGaAsP 光吸
収層（λg 〜1.65μm 、厚さ約１〜２μm ）、305 はp-
InGaAs又はp-InGaAsP 層（厚さ約６nm）、306 はi-InGa
AlAs又はi-InP 層（厚さ約50〜200nm ）、そして307 は
n-InGaAlAs又はn-InP 層で308 はn-InGaAs層、309 はi-
InAlAs又は歪i-AlAsトンネル障壁層（厚さ約３nm）、31
0 は歪InGaAs又は歪InAs量子井戸層（厚さ約７nm）、31
1はi-InAlAs又は歪i-AlAsトンネル障壁層（厚さ約３n
m）312 はn-InGaAs層である。309 , 310 及び311 はい
わゆる共鳴トンネルダイオード（RTD ）314 を、そして
314 , 315 及び316 はいわゆる三角バリアダイオード
（TBD ）313 を各々構成しており、すなわち RTD314 が
TBD313 の外部に設けられた構造となっている。なお、
破線はフェルミ準位である。本実施例では三角バリア(T
BD) の構造の内部に光吸収層、外部に共鳴トンネルダイ
オード（RTD ）及び発光層又は光変調層を含む場合につ
いて説明する。
【００２３】まずＲＴＤの動作について説明する。エミ
ッタ層に対応するn-InGaAs層312 の伝導帯の電子はトン
ネル効果により量子井戸310 内にしみ込むことが可能で
あるが、量子井戸内で電子が多重反射するため通過し得
るエネルギー準位は離散的な量子エネルギー準位Ｅ1 に
限られる。従って、 RTD314 の両端にかかる電圧が小さ
い場合、すなわちRTD のコレクタ層に対応するn-InGaAs
層308 に印加される正極性の印加電圧が小さい場合に
は、エミッタ層312 において電子が存在し得る伝導帯底
のエネルギーＥ0 に対してＥ0 ＜Ｅ1 であるため、エミ
ッタ層312 から電子は殆ど流れない。ここで、徐々に R
TD314 の両端の電圧を増加するにつれＥ1とＥ0 との差
は減少するため電子は流れ始め、Ｅ0 ≒Ｅ1 となるとエ
ミッタ層312 と量子井戸層310 のエネルギー準位は一致
するため、電子は共鳴的に流れる。さらに、電圧を印加
すると今度はＥ0 ＞Ｅ1 となるため、電子は量子井戸内
で存在し難くなるためかえって電子流は低下する。
ッタ層に対応するn-InGaAs層312 の伝導帯の電子はトン
ネル効果により量子井戸310 内にしみ込むことが可能で
あるが、量子井戸内で電子が多重反射するため通過し得
るエネルギー準位は離散的な量子エネルギー準位Ｅ1 に
限られる。従って、 RTD314 の両端にかかる電圧が小さ
い場合、すなわちRTD のコレクタ層に対応するn-InGaAs
層308 に印加される正極性の印加電圧が小さい場合に
は、エミッタ層312 において電子が存在し得る伝導帯底
のエネルギーＥ0 に対してＥ0 ＜Ｅ1 であるため、エミ
ッタ層312 から電子は殆ど流れない。ここで、徐々に R
TD314 の両端の電圧を増加するにつれＥ1とＥ0 との差
は減少するため電子は流れ始め、Ｅ0 ≒Ｅ1 となるとエ
ミッタ層312 と量子井戸層310 のエネルギー準位は一致
するため、電子は共鳴的に流れる。さらに、電圧を印加
すると今度はＥ0 ＞Ｅ1 となるため、電子は量子井戸内
で存在し難くなるためかえって電子流は低下する。
【００２４】ここで本発明素子の各構成層の機能につい
て説明する。通常、本素子の両端には、少なくとも活性
層302 の界面のPN接合のエネルギーギャプを補償する全
体を適度にバイアスする程度の順バイアスＶ0 が印加さ
れている。そして活性層302は電流のバイアス注入によ
り発光するか又は光信号に対して光透過率の変調が起き
るようになっており、これにより出力光として外部に取
り出される。ここで光照射が無い場合は実施例２で示し
たようにＴＢＤに電流は流れないが、入力光量が一定以
上になるとなだれ増倍によりＴＢＤに電流が流れるよう
になり、出力光が増加する。このときバイアスＶ0 はＲ
ＴＤ部分で電子が共鳴的に流れるようにしておく。これ
を図17に示す。入力光量Ｐ2 においてＲＴＤは共鳴しＴ
ＢＤではなだれ増倍が起きている。さらに図18に示すよ
うに入力光量を増加しＰ4 とするとＲＴＤは共鳴しなく
なり結果として電流は流れなくなり出力光が減少する。
て説明する。通常、本素子の両端には、少なくとも活性
層302 の界面のPN接合のエネルギーギャプを補償する全
体を適度にバイアスする程度の順バイアスＶ0 が印加さ
れている。そして活性層302は電流のバイアス注入によ
り発光するか又は光信号に対して光透過率の変調が起き
るようになっており、これにより出力光として外部に取
り出される。ここで光照射が無い場合は実施例２で示し
たようにＴＢＤに電流は流れないが、入力光量が一定以
上になるとなだれ増倍によりＴＢＤに電流が流れるよう
になり、出力光が増加する。このときバイアスＶ0 はＲ
ＴＤ部分で電子が共鳴的に流れるようにしておく。これ
を図17に示す。入力光量Ｐ2 においてＲＴＤは共鳴しＴ
ＢＤではなだれ増倍が起きている。さらに図18に示すよ
うに入力光量を増加しＰ4 とするとＲＴＤは共鳴しなく
なり結果として電流は流れなくなり出力光が減少する。
【００２５】図19に動作を表す電流対電圧特性を示す。
このうち実線はＴＢＤ部分の種々の入力光量の場合の特
性で、点線は共鳴トンネルダイオードの特性である。Ｐ
1 〜Ｐ4 は入力光量である。入力光量をＰ1 からＰ2 に
増加すると、動作点はＡからＢへと移動した後Ｃへと遷
移する。さらに入力光量をＰ3 からＰ4 に増加すると、
動作点はＥからＦへと移動した後Ｇへと遷移する。入力
光量をＰ4 からＰ3 に減少すると、動作点はＧからＨへ
と移動した後Ｅへと遷移する。さらに入力光量をＰ2 か
らＰ1 に減少すると、動作点はＣからＤへと移動した後
Ａへと遷移する。図20に出力光量対入力光量特性を示
す。この特性は、入力光量が一定以上大きいか又は小さ
い場合には、出力光量をカットするリミッタとして動作
する。例えば正弦波の入力光を入れた場合には、その上
下の部分がカットされる。
このうち実線はＴＢＤ部分の種々の入力光量の場合の特
性で、点線は共鳴トンネルダイオードの特性である。Ｐ
1 〜Ｐ4 は入力光量である。入力光量をＰ1 からＰ2 に
増加すると、動作点はＡからＢへと移動した後Ｃへと遷
移する。さらに入力光量をＰ3 からＰ4 に増加すると、
動作点はＥからＦへと移動した後Ｇへと遷移する。入力
光量をＰ4 からＰ3 に減少すると、動作点はＧからＨへ
と移動した後Ｅへと遷移する。さらに入力光量をＰ2 か
らＰ1 に減少すると、動作点はＣからＤへと移動した後
Ａへと遷移する。図20に出力光量対入力光量特性を示
す。この特性は、入力光量が一定以上大きいか又は小さ
い場合には、出力光量をカットするリミッタとして動作
する。例えば正弦波の入力光を入れた場合には、その上
下の部分がカットされる。
【００２６】図21に実際の素子構造に適用した第3 の実
施例を示す。315 , 316 , 317 は電極である。入力光Ｐ
i により電子流Ｉe は変調を受ける。本実施例では三角
バリア(TBD) の構造の内部に光吸収層、外部に共鳴トン
ネルダイオード(RTD) 及び発光層又は光変調層を含む場
合について説明したが、これに限らず三角バリア(TBD)
の構造の外部に光吸収層、内部に共鳴トンネルダイオー
ド(RTD) 及び発光層又は光変調層を含んでも良い。ま
た、TBD とRTD は各々１つずつの場合のみ説明したが、
複数ずつ積層して形成することにより、さらに高度な機
能が得られる。また、上述の実施例では単一量子井戸か
らなる共鳴トンネルダイオードについて示したが、量子
井戸数が複数ある多重量子井戸型の共鳴トンネルダイオ
ードであっても同様の機能動作が得られる。また出力と
して電流又は電圧として取り出すならば、発光層又は光
変調層は含まなくても良い。また本実施例では光吸収と
電子なだれが i-InGaAs 又は i-InGaAsP光吸収層304 で
起こるとしたが、これに限らずそれぞれ別の組成の層、
すなわち光吸収層およびなだれ増倍層とに分離して構成
しても良い。
施例を示す。315 , 316 , 317 は電極である。入力光Ｐ
i により電子流Ｉe は変調を受ける。本実施例では三角
バリア(TBD) の構造の内部に光吸収層、外部に共鳴トン
ネルダイオード(RTD) 及び発光層又は光変調層を含む場
合について説明したが、これに限らず三角バリア(TBD)
の構造の外部に光吸収層、内部に共鳴トンネルダイオー
ド(RTD) 及び発光層又は光変調層を含んでも良い。ま
た、TBD とRTD は各々１つずつの場合のみ説明したが、
複数ずつ積層して形成することにより、さらに高度な機
能が得られる。また、上述の実施例では単一量子井戸か
らなる共鳴トンネルダイオードについて示したが、量子
井戸数が複数ある多重量子井戸型の共鳴トンネルダイオ
ードであっても同様の機能動作が得られる。また出力と
して電流又は電圧として取り出すならば、発光層又は光
変調層は含まなくても良い。また本実施例では光吸収と
電子なだれが i-InGaAs 又は i-InGaAsP光吸収層304 で
起こるとしたが、これに限らずそれぞれ別の組成の層、
すなわち光吸収層およびなだれ増倍層とに分離して構成
しても良い。
【００２７】
【実施例４】ここでは、波長１μｍ帯で動作するInGaAs
P/InGaAlAs系半導体を用いて光デバイス機能動作を説明
する。図22は、本発明による半導体機能素子の無バイア
ス時のバンドダイアグラムを示している。401 はn-InP
層、402 はn-InGaAlAs又はn-InGaAsP 層（厚さ約１〜２
μm ）、403 はi-InGaAs又はi-InGaAsP 光吸収層（λg
〜1.65μm 、厚さ約２〜３μm ）、403' はi-InGaAs又
はi-InGaAsP なだれ増倍層（λg 〜1.65μm 、厚さ約１
μm ）、404 はp-InGaAlAs又はp-InGaAsP 層（厚さ約６
nm）であるが、このドーピング層はバイアス電圧を印加
してもソース層に存在する多数キャリアである電子がΔ
Ｅc のエネルギー障壁を越えることができない程十分ド
ーピングされている。405 はi-InGaAlAs又はi-InP 層
（厚さ約50〜200nm ）、そして406 はn-InGaAlAs又はn-
InP 層である（厚さ約0.1 〜0.5 μm ）。なお、破線は
フェルミ準位である。本実施例では三角バリア(TBD) の
構造の内部に光吸収層を含む場合について説明する。
P/InGaAlAs系半導体を用いて光デバイス機能動作を説明
する。図22は、本発明による半導体機能素子の無バイア
ス時のバンドダイアグラムを示している。401 はn-InP
層、402 はn-InGaAlAs又はn-InGaAsP 層（厚さ約１〜２
μm ）、403 はi-InGaAs又はi-InGaAsP 光吸収層（λg
〜1.65μm 、厚さ約２〜３μm ）、403' はi-InGaAs又
はi-InGaAsP なだれ増倍層（λg 〜1.65μm 、厚さ約１
μm ）、404 はp-InGaAlAs又はp-InGaAsP 層（厚さ約６
nm）であるが、このドーピング層はバイアス電圧を印加
してもソース層に存在する多数キャリアである電子がΔ
Ｅc のエネルギー障壁を越えることができない程十分ド
ーピングされている。405 はi-InGaAlAs又はi-InP 層
（厚さ約50〜200nm ）、そして406 はn-InGaAlAs又はn-
InP 層である（厚さ約0.1 〜0.5 μm ）。なお、破線は
フェルミ準位である。本実施例では三角バリア(TBD) の
構造の内部に光吸収層を含む場合について説明する。
【００２８】まず本実施例の各構成層の基本機能につい
て説明する。ドレイン層に対応するn-InP 層401 に正極
性のバイアス電圧をかけ、光照射が無い場合のバンドダ
イアグラムを図23に示す。このときソース層406 に存在
する多数キャリアである電子はΔＥc のエネルギー障壁
を越えることができないため電流は流れない。次に、図
24に示すように外部より波長1.57μｍ、入力光量Ｐ1 の
光を照射し、光吸収層403 で吸収させる。これにより、
光吸収層403 にはキャリアが誘起され、発生した電子は
n-InGaAlAs又はn-InGaAsP 層402 へ輸送され、他方、正
孔はポテンシャルの低いp-InGaAs又はp-InGaAsP 層404
に移動する。このとき本発明のデバイスでは正孔がなだ
れ増倍層403'でなだれ増倍を起こし電子が発生する。そ
して発生した電子はn-InGaAlAs又はn-InGaAsP 層406 へ
移動する。ここでゲート層404 に蓄積した正孔はゲート
層404 の厚さが薄いためn-InGaAlAs又はn-InP 層406 に
向かって高速に抜けることができる。このうちn-InP 層
401 とn-InGaAlAs又はn-InP 層406 の間にかかる電圧を
Ｖ0'とした種々の入力光量の場合について場合の負荷特
性を図25に示す。入力光量を増加すると、動作点はＡか
らＢそしてＣへと移動する。
て説明する。ドレイン層に対応するn-InP 層401 に正極
性のバイアス電圧をかけ、光照射が無い場合のバンドダ
イアグラムを図23に示す。このときソース層406 に存在
する多数キャリアである電子はΔＥc のエネルギー障壁
を越えることができないため電流は流れない。次に、図
24に示すように外部より波長1.57μｍ、入力光量Ｐ1 の
光を照射し、光吸収層403 で吸収させる。これにより、
光吸収層403 にはキャリアが誘起され、発生した電子は
n-InGaAlAs又はn-InGaAsP 層402 へ輸送され、他方、正
孔はポテンシャルの低いp-InGaAs又はp-InGaAsP 層404
に移動する。このとき本発明のデバイスでは正孔がなだ
れ増倍層403'でなだれ増倍を起こし電子が発生する。そ
して発生した電子はn-InGaAlAs又はn-InGaAsP 層406 へ
移動する。ここでゲート層404 に蓄積した正孔はゲート
層404 の厚さが薄いためn-InGaAlAs又はn-InP 層406 に
向かって高速に抜けることができる。このうちn-InP 層
401 とn-InGaAlAs又はn-InP 層406 の間にかかる電圧を
Ｖ0'とした種々の入力光量の場合について場合の負荷特
性を図25に示す。入力光量を増加すると、動作点はＡか
らＢそしてＣへと移動する。
【００２９】図26に実際の素子構造に適用した第4 の実
施例を示す。407 , 408 , 409 は電極である。入力光Ｐ
i により電子流Ｉe は変調を受ける。
施例を示す。407 , 408 , 409 は電極である。入力光Ｐ
i により電子流Ｉe は変調を受ける。
【００３０】以上のように、本デバイスではなだれ増倍
を用いたアバランシェフォトダイオードとして用いるこ
とができる。従来のアバランシェフォトダイオードでは
内部に高電界を起こすために高電圧が必要となるが、本
デバイスの構造では低電圧でも十分内部に高電界を起こ
すことができ、取り扱いが容易となる。なお本実施例で
は光吸収層403 となだれ増倍層403'が同じ組成であった
が異なる組成で作製することも可能である。また多数キ
ャリアがエネルギー障壁を越えて流れなくするために
は、本実施例のようにn-i-p-i-n 構造でなくても p-i-n
-i-p、n-i-p-i-p、n-i-n-i-p 、 n-i-n-i-n、p-i-n-i-n
、p-i-p-i-p 、p-i-p-i-n 構造でも可能である。また
本実施例では三角バリア(TBD) の構造の内部に光吸収層
を含む場合について説明したが、これに限らず三角バリ
ア(TBD) の構造の外部に光吸収層を含んでも良い。
を用いたアバランシェフォトダイオードとして用いるこ
とができる。従来のアバランシェフォトダイオードでは
内部に高電界を起こすために高電圧が必要となるが、本
デバイスの構造では低電圧でも十分内部に高電界を起こ
すことができ、取り扱いが容易となる。なお本実施例で
は光吸収層403 となだれ増倍層403'が同じ組成であった
が異なる組成で作製することも可能である。また多数キ
ャリアがエネルギー障壁を越えて流れなくするために
は、本実施例のようにn-i-p-i-n 構造でなくても p-i-n
-i-p、n-i-p-i-p、n-i-n-i-p 、 n-i-n-i-n、p-i-n-i-n
、p-i-p-i-p 、p-i-p-i-n 構造でも可能である。また
本実施例では三角バリア(TBD) の構造の内部に光吸収層
を含む場合について説明したが、これに限らず三角バリ
ア(TBD) の構造の外部に光吸収層を含んでも良い。
【００３１】
【実施例５】本発明による第２の実施例の光機能素子を
複数個用い、論理演算素子として適用した実施例を図27
に示す。ここでは、波長1 μｍ帯で動作するInGaAsP/In
GaAlAs系半導体を用いて説明する。201 はp-InP 層、20
2 は一方の界面にPN接合を有し、キャリア注入により発
光もしくは光透過率が変調できるInGaAsP 活性層（禁制
帯幅波長λg 〜1.55μm 、厚さ約0.5 μm ）、203 はn-
InP （厚さ約１〜２μm ）、204 は特定の波長の光を照
射することによりこれを吸収し電子及び正孔のキャリア
を生成し得るi-InGaAs又はi-InGaAsP 光吸収層（λg 〜
1.65μm 、厚さ約１〜２μm ）、205 はp-InGaAlAs又は
p-InGaAsP 層（厚さ約6nm ）、206 はi-InGaAlAs又はi-
InP 層（厚さ約50〜200nm ）、207 はn-InGaAlAs又はn-
InP 層（厚さ約100 〜300nm ）、211 はλ/4シフト回折
格子であり、λ/4シフト回折格子211 は活性層202 に沿
って設けられDFB レーザ構造を形成している。212 はIn
P埋め込み層、213 はInGaAsP 出力導波路層、214 は合
波器、215 は出力用端面、216 は光照射用ファイバ、そ
して、208 、209 及び210 は電極である。本実施例では
５素子が同一基板上に集積化されており、各々５ビット
から成る２つの光パルス列の間のビットパターンの論理
積を取るＡＮＤ素子の構成について述べる。
複数個用い、論理演算素子として適用した実施例を図27
に示す。ここでは、波長1 μｍ帯で動作するInGaAsP/In
GaAlAs系半導体を用いて説明する。201 はp-InP 層、20
2 は一方の界面にPN接合を有し、キャリア注入により発
光もしくは光透過率が変調できるInGaAsP 活性層（禁制
帯幅波長λg 〜1.55μm 、厚さ約0.5 μm ）、203 はn-
InP （厚さ約１〜２μm ）、204 は特定の波長の光を照
射することによりこれを吸収し電子及び正孔のキャリア
を生成し得るi-InGaAs又はi-InGaAsP 光吸収層（λg 〜
1.65μm 、厚さ約１〜２μm ）、205 はp-InGaAlAs又は
p-InGaAsP 層（厚さ約6nm ）、206 はi-InGaAlAs又はi-
InP 層（厚さ約50〜200nm ）、207 はn-InGaAlAs又はn-
InP 層（厚さ約100 〜300nm ）、211 はλ/4シフト回折
格子であり、λ/4シフト回折格子211 は活性層202 に沿
って設けられDFB レーザ構造を形成している。212 はIn
P埋め込み層、213 はInGaAsP 出力導波路層、214 は合
波器、215 は出力用端面、216 は光照射用ファイバ、そ
して、208 、209 及び210 は電極である。本実施例では
５素子が同一基板上に集積化されており、各々５ビット
から成る２つの光パルス列の間のビットパターンの論理
積を取るＡＮＤ素子の構成について述べる。
【００３２】各素子は、基本的には図14に示した構造に
活性層に沿ってλ/4シフト回折格子が設けられたDFB レ
ーザ型であるが、本実施例では活性層202 のみならず、
出力用導波路213 も埋め込み構造について示してあり、
各素子からの出力は合波器214 で合波され、端面215 よ
りＰ0 として出力される。次に、本実施例の動作につい
て説明する。各素子には、ファイバカプラ付きの２入力
ファイバ216 から、ａ，Ａなる２種類のビットパターン
が各々入力する。この際、通常ビット列ａは時系列で入
力されるため、図28に示したような、例えばファイバ遅
延線を用いたシリアルーパラレル変換器により、同一時
刻に各ビットが空間的に分離されるようにし、各出力を
各々Ｐ1a, Ｐ2a，Ｐ3a，Ｐ4a，Ｐ5aに入力する。一方、
該ビットパターンは、別にＰ1A，Ｐ2A，Ｐ3A，Ｐ4A，Ｐ
5Aに各々パラレルに入力された他のビットパターンＡと
ファイバカプラで合波され、各素子に入射される。ここ
で各素子においては、合波された入射光は光吸収層204
で吸収され、生成したキャリアによりp-InGaAlAs又はp-
InGaAsP 層205 をバイアスする。この際、前述のように
入射光パターンに応じて活性層202 に注入される電子の
数が変化し、２つのビットの両方が“１”の時のみ活性
層202 は大きな利得を有し、λ/4シフト回折格子211 に
より発振し、その出力光は端面215 より出力される。他
方、２つのビットの両方が“１”でない場合は電子は活
性層202 に注入されず、従って、出力光は端面215 から
は出力されない。すなわち、本素子は、ａおよびＡの２
つのビット列がすべて一致した時のみ端面215 からの出
力はＰ0 ≠０となり、１つのビットでも不一致が生じれ
ばＰ0 ＝０なる出力が得られ、端面215 からの出力の有
無によりビットパターンの論理積が判断できる。また、
各DFB レーザの出力波長は、λ/4シフト回折格子211 の
周期に依存するため、各素子の回折格子の周期を変えて
おくことにより出力の波長をモニタし、各ビットの論理
積を判別することができる。
活性層に沿ってλ/4シフト回折格子が設けられたDFB レ
ーザ型であるが、本実施例では活性層202 のみならず、
出力用導波路213 も埋め込み構造について示してあり、
各素子からの出力は合波器214 で合波され、端面215 よ
りＰ0 として出力される。次に、本実施例の動作につい
て説明する。各素子には、ファイバカプラ付きの２入力
ファイバ216 から、ａ，Ａなる２種類のビットパターン
が各々入力する。この際、通常ビット列ａは時系列で入
力されるため、図28に示したような、例えばファイバ遅
延線を用いたシリアルーパラレル変換器により、同一時
刻に各ビットが空間的に分離されるようにし、各出力を
各々Ｐ1a, Ｐ2a，Ｐ3a，Ｐ4a，Ｐ5aに入力する。一方、
該ビットパターンは、別にＰ1A，Ｐ2A，Ｐ3A，Ｐ4A，Ｐ
5Aに各々パラレルに入力された他のビットパターンＡと
ファイバカプラで合波され、各素子に入射される。ここ
で各素子においては、合波された入射光は光吸収層204
で吸収され、生成したキャリアによりp-InGaAlAs又はp-
InGaAsP 層205 をバイアスする。この際、前述のように
入射光パターンに応じて活性層202 に注入される電子の
数が変化し、２つのビットの両方が“１”の時のみ活性
層202 は大きな利得を有し、λ/4シフト回折格子211 に
より発振し、その出力光は端面215 より出力される。他
方、２つのビットの両方が“１”でない場合は電子は活
性層202 に注入されず、従って、出力光は端面215 から
は出力されない。すなわち、本素子は、ａおよびＡの２
つのビット列がすべて一致した時のみ端面215 からの出
力はＰ0 ≠０となり、１つのビットでも不一致が生じれ
ばＰ0 ＝０なる出力が得られ、端面215 からの出力の有
無によりビットパターンの論理積が判断できる。また、
各DFB レーザの出力波長は、λ/4シフト回折格子211 の
周期に依存するため、各素子の回折格子の周期を変えて
おくことにより出力の波長をモニタし、各ビットの論理
積を判別することができる。
【００３３】以上のように本発明によれば、なだれ増倍
を起こさせ、また停止させることができる。これは電子
デバイスとして、ゲート電圧により出力電流が変調され
セット、リセットが可能な双安定素子が実現できる。ま
た光デバイスとして、入力光量に応じて出力光量が変調
され、光セット、リセットが可能な光双安定素子が実現
できる。また本素子は低電圧で使えるアバランシェフォ
トダイオードとしても用いることができる。さらに共鳴
トンネルダイオードと複数の量子準位の導入により多安
定状態をもつリミッタとしても使える。そして複数の素
子を用いることにより光パルス列のＡＮＤ又はＯＲ素子
が実現される。
を起こさせ、また停止させることができる。これは電子
デバイスとして、ゲート電圧により出力電流が変調され
セット、リセットが可能な双安定素子が実現できる。ま
た光デバイスとして、入力光量に応じて出力光量が変調
され、光セット、リセットが可能な光双安定素子が実現
できる。また本素子は低電圧で使えるアバランシェフォ
トダイオードとしても用いることができる。さらに共鳴
トンネルダイオードと複数の量子準位の導入により多安
定状態をもつリミッタとしても使える。そして複数の素
子を用いることにより光パルス列のＡＮＤ又はＯＲ素子
が実現される。
【００３４】以上の各実施例では、第１の導電型として
ｎ型、第２の導電型としてｐ型について述べたが、ｎ型
とｐ型を逆にしても同様の機能が得られる。すなわち三
角バリアの部分がn-i-p-i-n のみでなく、p-i-n-i-p 、
n-i-p-i-p 、n-i-n-i-p 、 n-i-n-i-n、p-i-n-i-n 、p-
i-p-i-p 、p-i-p-i-n でも同様にｉ層でなだれ増倍を起
こし、停止させることができる。また実施例では両側を
i 層にはさまれたドーピング層の厚さが小さい場合、
いわゆるデルタドープ層の場合について説明したが、こ
れに限らずなだれ増倍を起こさせ、また停止させること
ができれば、ドーピング層の厚さが大きくても良い。ま
たｉ層は多重量子井戸構造でもよく、これによる量子閉
じ込めシュタルク効果も用いることができる。ここで通
常質量の大きい正孔を多数キャリアとして用いた場合、
歪を導入することにより質量を低減化し、高速動作を得
ることができる。また、本素子を複数個用いることによ
りさらに複雑な機能を持たせることもできる。さらに、
材料としてInGaAlAs系、InGaAsP 系を用いて説明した
が、これに限らずAlGaAsなどや、非格子整合系からなる
半導体材料やSi系材料などその他の材料においても適用
することができる。そして必要ならばInP 等のエッチン
グストップ層を入れても同様の機能動作が得られる。
ｎ型、第２の導電型としてｐ型について述べたが、ｎ型
とｐ型を逆にしても同様の機能が得られる。すなわち三
角バリアの部分がn-i-p-i-n のみでなく、p-i-n-i-p 、
n-i-p-i-p 、n-i-n-i-p 、 n-i-n-i-n、p-i-n-i-n 、p-
i-p-i-p 、p-i-p-i-n でも同様にｉ層でなだれ増倍を起
こし、停止させることができる。また実施例では両側を
i 層にはさまれたドーピング層の厚さが小さい場合、
いわゆるデルタドープ層の場合について説明したが、こ
れに限らずなだれ増倍を起こさせ、また停止させること
ができれば、ドーピング層の厚さが大きくても良い。ま
たｉ層は多重量子井戸構造でもよく、これによる量子閉
じ込めシュタルク効果も用いることができる。ここで通
常質量の大きい正孔を多数キャリアとして用いた場合、
歪を導入することにより質量を低減化し、高速動作を得
ることができる。また、本素子を複数個用いることによ
りさらに複雑な機能を持たせることもできる。さらに、
材料としてInGaAlAs系、InGaAsP 系を用いて説明した
が、これに限らずAlGaAsなどや、非格子整合系からなる
半導体材料やSi系材料などその他の材料においても適用
することができる。そして必要ならばInP 等のエッチン
グストップ層を入れても同様の機能動作が得られる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明は、
三角バリア(TBD) のｉ層でなだれ増倍を起こさせ、また
停止させることができることを特徴とするものである。
電子デバイスの場合は、ゲート電圧が所定の大きさより
大きい場合は出力電流が得られ、またゲート電圧による
双安定特性が得られる。これによりセット、リセットパ
ルスによるメモリ特性が得られる。また光デバイスの場
合、光吸収層への入力光量が所定の大きさの場合に活性
層から出力光が得られ、他方、該入力光強度が所定の値
以外の場合は光が出力されないという特性を有する光機
能素子が実現される。これを２入力とすることによりＡ
ＮＤ又はＯＲの光論理素子、光セット及びリセットが可
能な光双安定素子となる。またこの素子は低電圧で使え
るアバランシェフォトダイオードとしても用いることが
できる。また共鳴トンネルダイオードを付加することに
より光リミッタとしても用いることができる。さらに複
数の素子を用いることにより極めて高速な光パルス列の
論理演算素子や多安定素子などの種々の光機能素子が実
現でき、光コンピューティングへの応用が可能となり、
その効果は極めて大きい。
三角バリア(TBD) のｉ層でなだれ増倍を起こさせ、また
停止させることができることを特徴とするものである。
電子デバイスの場合は、ゲート電圧が所定の大きさより
大きい場合は出力電流が得られ、またゲート電圧による
双安定特性が得られる。これによりセット、リセットパ
ルスによるメモリ特性が得られる。また光デバイスの場
合、光吸収層への入力光量が所定の大きさの場合に活性
層から出力光が得られ、他方、該入力光強度が所定の値
以外の場合は光が出力されないという特性を有する光機
能素子が実現される。これを２入力とすることによりＡ
ＮＤ又はＯＲの光論理素子、光セット及びリセットが可
能な光双安定素子となる。またこの素子は低電圧で使え
るアバランシェフォトダイオードとしても用いることが
できる。また共鳴トンネルダイオードを付加することに
より光リミッタとしても用いることができる。さらに複
数の素子を用いることにより極めて高速な光パルス列の
論理演算素子や多安定素子などの種々の光機能素子が実
現でき、光コンピューティングへの応用が可能となり、
その効果は極めて大きい。
【図１】本発明の半導体機能素子の第１の実施例を示す
熱平衡状態時のバンドダイアグラムである。
熱平衡状態時のバンドダイアグラムである。
【図２】本発明の第１の実施例におけるゲート電圧を印
加しない時のバンドダイアグラムである。
加しない時のバンドダイアグラムである。
【図３】本発明の第１の実施例におけるゲート電圧を印
加時のバンドダイアグラムである。
加時のバンドダイアグラムである。
【図４】本発明の第１の実施例における動作を表す異な
るゲート電圧時の電圧対電流特性である。
るゲート電圧時の電圧対電流特性である。
【図５】本発明の第１の実施例におけるゲート電圧対電
流特性である。
流特性である。
【図６】本発明の第１の実施例におけるメモリ特性であ
る。
る。
【図７】本発明の第１の実施例を示す縦断面図である。
【図８】本発明の半導体機能素子の第２の実施例を示す
熱平衡状態時のバンドダイアグラムである。
熱平衡状態時のバンドダイアグラムである。
【図９】本発明の第２の実施例における光無照射時のバ
ンドダイアグラムである。
ンドダイアグラムである。
【図１０】本発明の第２の実施例におけるＰ２なる強度
の光照射時のバンドダイアグラムである。
の光照射時のバンドダイアグラムである。
【図１１】本発明の第２の実施例における動作を表す異
なる強度の光照射時の電圧対電流特性である。
なる強度の光照射時の電圧対電流特性である。
【図１２】本発明の第２の実施例における出力光対入力
光特性である。
光特性である。
【図１３】本発明の第２の実施例における光メモリ特性
である。
である。
【図１４】本発明の第２の実施例を示す縦断面図であ
る。
る。
【図１５】本発明の第２の実施例においてキャリア排斥
用バイアス電圧を印加もしくは光を照射したときのバン
ドダイアグラムである。
用バイアス電圧を印加もしくは光を照射したときのバン
ドダイアグラムである。
【図１６】本発明の半導体機能素子の第３の実施例を示
す熱平衡状態時のバンドダイアグラムである。
す熱平衡状態時のバンドダイアグラムである。
【図１７】本発明の第３の実施例におけるＰ２なる強度
の光照射時のバンドダイアグラムである。
の光照射時のバンドダイアグラムである。
【図１８】本発明の第３の実施例におけるＰ４なる強度
の光照射時のバンドダイアグラムである。
の光照射時のバンドダイアグラムである。
【図１９】本発明の第３の実施例における動作を表す異
なる強度の光照射時の電圧対電流特性である。
なる強度の光照射時の電圧対電流特性である。
【図２０】本発明の第３の実施例におけるリミッタ特性
である。
である。
【図２１】本発明の第３の実施例を示す縦断面図であ
る。
る。
【図２２】本発明の半導体機能素子の第４の実施例を示
す熱平衡状態時のバンドダイアグラムである。
す熱平衡状態時のバンドダイアグラムである。
【図２３】本発明の第４の実施例における光無照射時の
バンドダイアグラムである。
バンドダイアグラムである。
【図２４】本発明の第４の実施例におけるＰ1 なる強度
の光照射時のバンドダイアグラムである。
の光照射時のバンドダイアグラムである。
【図２５】本発明の第４の実施例における異なる強度の
光照射時の電圧対電流特性である。
光照射時の電圧対電流特性である。
【図２６】本発明の第４の実施例を示す縦断面図であ
る。
る。
【図２７】本発明による半導体機能素子を光論理演算素
子に応用した実施例である。
子に応用した実施例である。
【図２８】図２７の実施例に用いるシリアル・パラレル
変換器の１例を示す図である。
変換器の１例を示す図である。
【図２９】従来技術の半導体電子素子の熱平衡状態時の
バンドダイアグラムである。
バンドダイアグラムである。
【図３０】従来技術の半導体電子素子における異なるゲ
ート電圧時の電圧対電流特性である。
ート電圧時の電圧対電流特性である。
【図３１】従来技術の半導体光素子の熱平衡状態時のバ
ンドダイアグラムである。
ンドダイアグラムである。
【図３２】従来技術の半導体光素子における異なる強度
の光照射時の電圧対電流特性である。
の光照射時の電圧対電流特性である。
【図３３】従来技術の半導体光機能素子の等価回路図で
ある。
ある。
【図３４】従来技術の半導体光機能素子の例を示す断面
図である。
図である。
１０１ n-InP 層 １０２ n-InGaAlAs又はn-InGaAsP 層 １０３ i-InGaAlAs又はi-InGaAsP 層 １０４ p-InGaAlAs又はp-InGaAsP 層 １０５ i-InGaAlAs又はi-InGaAsP 層 １０６ n-InGaAlAs又はn-InGaAsP 層 １０７，１０８，１０９ 電極 ２０１ p-InP 層 ２０２ InGaAsP 活性層 ２０３ n-InP 層 ２０４ i-InGaAs又はi-InGaAsP 光吸収層 ２０５ p-InGaAs又はp-InGaAsP 層 ２０６ i-InGaAlAs又はi-InP 層 ２０７ n-InGaAlAs又はn-InP 層 ２０８，２０９，２１０ 電極 ２１１ λ/4シフト回折格子 ２１２ Inp 埋め込み層 ２１３ InGaAsP 導波路層 ２１４ 合波器 ２１５ 出力用端面 ２１６ 光照射用ファイバ ３０１ p-InP 層 ３０２ InGaAsP 活性層 ３０３ n-InP 層 ３０４ i-InGaAs又はi-InGaAsP 光吸収層 ３０５ p-InGaAs層 ３０６ i-InGaAlAs又はi-InP 層 ３０７ n-InGaAlAs又はn-InP 層 ３０８ n-InGaAs層 ３０９，３１１ i-InAlAs又は歪i-AlAsトンネル障壁層 ３１０ 歪i-InGaAsもしく歪i-InAs量子井戸層 ３１２ n-InGaAs層 ３１３ 三角バリア ３１４ 共鳴トンネルダイオード ３１５，３１６，３１７ 電極 ４０１ n-InP 層 ４０２ n-InGaAlAs又はn-InGaAsP 層 ４０３ i-InGaAs又はi-InGaAsP 光吸収層 ４０３’ i-InGaAs又はi-InGaAsP なだれ増倍層 ４０４ p-InGaAlAs又はp-InGaAsP 層 ４０５ i-InGaAlAs又はi-InP 層 ４０６ n-InGaAlAs又はn-InP 層 ４０７，４０８，４０９ 電極 ５０１ n-GaAsP 層 ５０２ i-GaAs層 ５０３ p-GaAs層 ５０４ i-GaAs層 ５０５ n-GaAs層 ６０１ n-GaAs層 ６０２ i-GaAs層 ６０３ p-GaAs層 ６０４ i-GaAs層 ６０５ n-AlGaAs層 ７００，７００’ フォトトランジスタ（ＨＰＴ） ７０１，７０１’ 発光素子（ＬＥＤ） ７０２ 半絶縁性InP 層 ７０３ n-InP 層 ７０４ p-InGaAsP 層 ７０５ n-InP 層 ７０６ InGaAsP 層 ７０７ p-InP 層 ７０８ p-InGaAsP 層 ７０９ Ａｕ−Ｚｎ層 ７１０ Ａｕ−Ｓｎ層 ７１１ ポリイミド層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年８月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (13)
- 【請求項１】 第１又は第２の導電型の第１の半導体層
と、ｉ型の第２の半導体層と、第１又は第２の導電型の
第３の半導体層と、ｉ型の第４の半導体層と、第１又は
第２の導電型の第５の半導体層が順次積層され、該ｉ型
の第２又は第４の半導体層でなだれ増倍を起こさせ、ま
たなだれ増倍を停止させることを特徴とする半導体機能
素子。 - 【請求項２】 前記第１又は第２の導電型の第３の半導
体層のポテンシャルを制御することにより、前記ｉ型の
第２又は第４の半導体層でなだれ増倍を起こさせ、また
該なだれ増倍を停止させるように構成されたことを特徴
とする半導体機能素子。 - 【請求項３】 第１又は第２の導電型の前記第３の半導
体層の層厚が 0.1μｍ以下であることを特徴とする請求
項１又は２に記載の半導体機能素子。 - 【請求項４】 第１又は第２の導電型の前記第３の半導
体層のドーピング濃度が 1.0×1018cm-3以上であること
を特徴とする請求項１又は２に記載の半導体機能素子。 - 【請求項５】 第１又は第２の導電型の前記第３の半導
体層の層厚が 0.1μｍ以下であり、かつドーピング濃度
が 1.0×1018cm-3以上であることを特徴とする請求項１
又は２に記載の半導体機能素子。 - 【請求項６】 第１の導電型の第１の半導体層と、ｉ型
の第２の半導体層と、第２の導電型の第３の半導体層
と、ｉ型の第４の半導体層と、第１の導電型の第５の半
導体層が順次積層され、該ｉ型の第２又は第４の半導体
層でなだれ増倍を起こさせ、また該なだれ増倍を停止さ
せるように構成されたことを特徴とする半導体機能素
子。 - 【請求項７】 第２の導電型の前記第３の半導体層のポ
テンシャルを制御することにより、該ｉ型の第２又は第
４の半導体層でなだれ増倍を起こさせ、また該なだれ増
倍を停止させるように構成されたことを特徴とする請求
項６に記載の半導体機能素子。 - 【請求項８】 第２の導電型の前記第３の半導体層の層
厚が 0.1μｍ以下であることを特徴とする請求項６又は
７に記載の半導体機能素子。 - 【請求項９】 第２の前記第３の導電型の半導体層のド
ーピング濃度が 1.0×1018cm-3以上であることを特徴と
する請求項６又は７に記載の半導体機能素子。 - 【請求項１０】 第２の導電型の前記第３の半導体層の
層厚が 0.1μｍ以下であり、かつドーピング濃度が 1.0
×1018cm-3以上であることを特徴とする請求項６又は７
に記載の半導体機能素子。 - 【請求項１１】 該半導体層の内部又は外部に光吸収層
を含むことを特徴とする請求項１ないし１０のいずれか
に記載の半導体機能素子。 - 【請求項１２】 該半導体層の内部又は外部に光吸収層
と発光層もしくは光変調層を含むことを特徴とする請求
項１ないし１０のいずれかに記載の半導体機能素子。 - 【請求項１３】 該半導体層の内部又は外部に少なくと
も一つの共鳴トンネルダイオードを含むことを特徴とす
る請求項１ないし１２のいずれかに記載の半導体機能素
子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06162955A JP3141080B2 (ja) | 1994-06-22 | 1994-06-22 | 半導体機能素子 |
| DE69522510T DE69522510T2 (de) | 1994-06-22 | 1995-06-22 | Halbleiterbauelement mit einer Dreieckigen Sperrschichtdiodenstruktur |
| EP95304385A EP0689250B1 (en) | 1994-06-22 | 1995-06-22 | Semiconductor element with a triangular barrier diode structure |
| US08/892,775 US5952683A (en) | 1994-06-22 | 1997-07-15 | Functional semiconductor element with avalanche multiplication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06162955A JP3141080B2 (ja) | 1994-06-22 | 1994-06-22 | 半導体機能素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088443A true JPH088443A (ja) | 1996-01-12 |
| JP3141080B2 JP3141080B2 (ja) | 2001-03-05 |
Family
ID=15764455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06162955A Expired - Fee Related JP3141080B2 (ja) | 1994-06-22 | 1994-06-22 | 半導体機能素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5952683A (ja) |
| EP (1) | EP0689250B1 (ja) |
| JP (1) | JP3141080B2 (ja) |
| DE (1) | DE69522510T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112382670A (zh) * | 2020-10-10 | 2021-02-19 | 西安电子科技大学 | 一种基于高纯本征单晶金刚石的雪崩二极管及制备方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163039A (en) * | 1998-08-18 | 2000-12-19 | National Science Council | Triangular-barrier optoelectronic switch |
| GB9912178D0 (en) * | 1999-05-25 | 1999-07-28 | Univ Court Of The University O | Improved optical modulator |
| KR100463416B1 (ko) * | 2002-09-05 | 2004-12-23 | 한국전자통신연구원 | 아발란치 포토트랜지스터 |
| US7130013B2 (en) * | 2004-05-21 | 2006-10-31 | Eastman Kodak Company | Method of forming a display |
| US20080121866A1 (en) * | 2006-11-27 | 2008-05-29 | Ping Yuan | Avalanche photodiode detector |
| US20090007950A1 (en) * | 2007-07-05 | 2009-01-08 | Eliade Stefanescu | Longitudinal quantum heat converter |
| US20090007951A1 (en) * | 2007-07-05 | 2009-01-08 | Eliade Stefanescu | Quantum injection system |
| US20100019618A1 (en) * | 2007-07-05 | 2010-01-28 | Eliade Stefanescu | Transversal quantum heat converter |
| DE102008011280B4 (de) * | 2008-02-27 | 2010-01-28 | Ketek Gmbh | Strahlungsempfangendes Halbleiterbauelement, Verfahren zum Betreiben und Verwendung desselben sowie Strahlungsdetektor und Halbleiteranordung mit dem Halbleiterbauelement |
| US8572921B2 (en) * | 2009-03-27 | 2013-11-05 | Davinci Roofscapes, Llc | One piece hip and ridge shingle |
| WO2015142765A1 (en) | 2014-03-17 | 2015-09-24 | Coinbase, Inc | Bitcoin host computer system |
| CN111211182A (zh) * | 2018-11-19 | 2020-05-29 | 上海新微技术研发中心有限公司 | 一种波导型光电探测器及其制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2518817A1 (fr) * | 1981-12-23 | 1983-06-24 | Thomson Csf | Photodiode a zones d'absorption et d'avalanche separees |
| CA1228663A (en) * | 1984-04-10 | 1987-10-27 | Paul P. Webb | Photodetector with isolated avalanche region |
| US4600935A (en) * | 1984-11-14 | 1986-07-15 | Rca Corporation | Back-to-back diodes |
| JPH0738457B2 (ja) * | 1986-07-18 | 1995-04-26 | 株式会社東芝 | 光・電子双安定素子 |
| JPH0783108B2 (ja) * | 1986-07-25 | 1995-09-06 | 株式会社日立製作所 | 半導体装置 |
| US4839706A (en) * | 1986-08-07 | 1989-06-13 | Polaroid Corporation | Avalanche photodetector |
| JPH05158085A (ja) * | 1991-12-05 | 1993-06-25 | Fujitsu Ltd | 光変調装置及びその製造方法 |
-
1994
- 1994-06-22 JP JP06162955A patent/JP3141080B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-22 EP EP95304385A patent/EP0689250B1/en not_active Expired - Lifetime
- 1995-06-22 DE DE69522510T patent/DE69522510T2/de not_active Expired - Fee Related
-
1997
- 1997-07-15 US US08/892,775 patent/US5952683A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112382670A (zh) * | 2020-10-10 | 2021-02-19 | 西安电子科技大学 | 一种基于高纯本征单晶金刚石的雪崩二极管及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5952683A (en) | 1999-09-14 |
| DE69522510D1 (de) | 2001-10-11 |
| DE69522510T2 (de) | 2002-04-11 |
| EP0689250A1 (en) | 1995-12-27 |
| JP3141080B2 (ja) | 2001-03-05 |
| EP0689250B1 (en) | 2001-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4833511A (en) | Phototransistor device | |
| JP3141080B2 (ja) | 半導体機能素子 | |
| JPH0654815B2 (ja) | オプトエレクトロニクス・デバイス | |
| Odoh et al. | A review of semiconductor quantum well devices | |
| Feng et al. | Tunneling modulation of transistor lasers: Theory and experiment | |
| US5160993A (en) | High speed optosemiconductor device having multiple quantum wells | |
| US8970126B2 (en) | Opto-electronic devices and methods | |
| JP3071630B2 (ja) | 半導体光機能素子 | |
| US10283933B1 (en) | Transistor laser electrical and optical bistable switching | |
| US6573530B1 (en) | Multiple quantum well optoelectronic devices | |
| Feng et al. | Room temperature operation of electro-optical bistability in the edge-emitting tunneling-collector transistor laser | |
| JP2720136B2 (ja) | 半導体光機能素子 | |
| US6807214B2 (en) | Integrated laser and electro-absorption modulator with improved extinction | |
| KR100818632B1 (ko) | 부밴드 천이 반도체 레이저 | |
| JP2678698B2 (ja) | 半導体光機能素子 | |
| Slight et al. | Integration of a resonant tunneling diode and an optical communications laser | |
| CN114336270B (zh) | 硅基半导体激光器及其制作方法 | |
| EP0385638A2 (en) | Semiconductor superlattice self-electrooptic effect device | |
| JP2866683B2 (ja) | 双安定発光素子 | |
| Sheikhi et al. | Physical model for the transient response of a voltage‐tunable optoelectronic integrated functional device | |
| Li et al. | Hybrid Integration of a Tunneling Diode and a 1310 nm DFB Semiconductor Laser | |
| JPS63292683A (ja) | 多重量子井戸負性抵抗素子及び双安定発光素子 | |
| JPH04343273A (ja) | 共鳴トンネル型フォトトランジスタ及び光双安定素子 | |
| WO2015159630A1 (ja) | 半導体レーザ | |
| JPH0563105B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |