JPH0884058A - パワーオンリセット信号発生回路及びパワーオンリセット信号発生回路を有する半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、電源電圧が低くても高精度で安定
して動作するパワーオンリセット回路が実現を目的とす
る。 【構成】 電源電圧ＶＣＣが正確な第１レベルに達した
時に出力信号が切り換わるが、電源電圧が第１レベルよ
り低いレベルで出力信号が一時的に不正確になる第１コ
ンパレータ１と、電源電圧が第２レベルに達した時に出
力信号が切り換わるが、第２レベルが十分に正確でない
第２コンパレータ２と、第１と第２コンパレータの出力
を合成する合成回路３とを備え、電源電圧ＶＣＣが第１
レベルに達した時に初めて出力信号が切り換わるパワー
オンリセット信号発生回路において、第２コンパレータ
２の第２レベルは、第１コンパレータ１内部の信号によ
り、第１レベルより低くなるように制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源電圧が立ち上がる
時にマイクロコンピュータ等に初期化動作をさせるため
のパワーオンリセット信号を発生するパワーオンリセッ
ト信号発生回路に関し、特に低電圧駆動される装置での
パワーオンリセット信号の発生に使用されるパワーオン
リセット信号発生回路に関する。

【０００２】

【従来の技術】マイクロコンピュータやマイクロプロセ
ッサが組み込まれた回路の電源を立ち上げる場合には、
電源が十分に立ち上がってからマイクロコンピュータや
マイクロプロセッサを動作状態にする必要があり、その
ためにマイクロコンピュータやマイクロプロセッサの／
ＲＥＳＥＴ端子に入力されるパワーオンリセット信号を
発生するパワーオンリセット信号発生回路が使用され
る。マイクロコンピュータやマイクロプロセッサがパワ
ーオンリセット信号を受けた時には、各部に供給される
電源が必要なレベルにまで立ち上がっており、その状態
でマイクロコンピュータやマイクロプロセッサが初期化
動作を開始する。

【０００３】図６は従来のパワーオンリセット信号発生
回路の構成を示す図である。図６において、参照番号１
は第１コンパレータを、２は第２コンパレータを、３は
ＡＮＤゲートを、ＶＲＥＦ１は高精度の第１基準電圧を
発生する第１基準電圧電源を、ＶＲＥＦ２はあまり精度
の高くない第２基準電圧を発生する第２基準電圧電源
を、ＶＳは電源電圧ＶＣＣを分圧した電圧を示す。な
お、ＶＲＥＦ１とＶＲＥＦ２は、同時に第１基準電圧と
第２基準電圧も示すものとする。各要素の構成及び動作
を説明した上で、図６の動作を説明する。

【０００４】図７は図６の第１コンパレータの回路図で
ある。図７に示すように、差動増幅回路を構成する２つ
のＰＮＰ型バイポーラトランジスタ（以下、ＰＮＰ型ト
ランジスタに省略する。）Ｑ０１とＱ０２のベースに
は、第１基準電圧ＶＲＥＦ１と、電源電圧ＶＣＣを抵抗
Ｒ４１とＲ４２で分圧した電圧ＶＳが印加される。Ｑ０
１とＱ０２の共通の定電流源１１が流す電流Ｉ０１と、
Ｑ０１とＱ０２に流れる電流をそれぞれ規定する定電流
源１２と１３が流す電流Ｉ０２とＩ０３は、すべて等し
くなるように設定されている。すなわち、Ｉ０１＝Ｉ０
２＝Ｉ０３である。いま、ＶＳがＶＲＥＦ１より小さい
とすると、Ｑ０２がオン状態になり、Ｑ０１はオフ状態
になり、定電流源１１からＱ０２、定電流源１３にＩ０
１の電流が流れるため、定電流源１３が流すことができ
る電流Ｉ０３はすべてこれに使用されることになる。従
って、ＮＰＮ型トランジスタＱ０３とＰＭＯＳ型トラン
ジスタＭ０１には電流は流れないことになる。同時に、
Ｑ０１はオフ状態であるから、定電流源１２は、ＮＰＮ
型トランジスタＱ０４から電流を引こうとする。ＰＭＯ
Ｓ型トランジスタＭ０１とＭ０２はカレントミラー型回
路を構成するのでそれぞれには等しい電流が流れる。上
記のようにＭ０１は電流は流れないから、定電流源１２
がＱ０４から引こうとする電流はなく、Ｑ０４が飽和し
て出力は「低（Ｌ）」になる。

【０００５】逆に、ＶＳがＶＲＥＦ１より大きい時に
は、Ｑ０１がオン状態になり、Ｑ０２はオフ状態にな
り、定電流源１１からＱ０１、定電流源１２にＩ０１の
電流が流れるため、定電流源１２が流すことができる電
流Ｉ０２はすべてこれに使用されることになる。従っ
て、Ｑ０４には電流は流れないことになる。同時に、Ｑ
０２はオフ状態であるから、定電流源１３は、Ｑ０３か
ら電流を引こうとするため、Ｍ０１を通して流れる。Ｍ
０２はＭ０１とカレントミラーを構成してるため、Ｍ０
２も電流を流そうとするが、Ｑ０４は電流を引っ張らな
いため、Ｍ０２が飽和し出力が「Ｈ」になる。以上のよ
うに、第１コンパレータ１はＶＳがＶＲＥＦ１より小さ
い状態から大きくなる時に出力が切り換わる。

【０００６】図８は高精度の第１基準電圧を発生する第
１基準電圧電源ＶＲＥＦ１の回路構成を示す図であり、
一般にバンドギャップレファレンスと呼ばれる基準電圧
発生回路である。図８の回路の動作を簡単に説明する。
ＰＮＰ型トランジスタＱ５３とＱ５４はカレントミラー
型回路を構成するので、それぞれに流れる電流Ｉは等し
い。ＮＰＮ型トランジスタＱ５１とＱ５２のベースには
共通の電圧が印加されているから、Ｑ５１とＱ５２のベ
ースとエミッタ間の電圧差は、電流Ｉによって抵抗Ｒ５
１で生じる電圧降下に等しくなるため、次の式（１）が
成り立つ。

【０００７】

【数１】

【０００８】漏れ電流をＩＳ、コレクタ電流をＩＣ、Ｑ
５２のＱ５１に対するエミッタ比をｎとすると、式
（１）は次の式（２）のように表される。

【０００９】

【数２】

【００１０】ここで、ＶＴはｋＴ／ｑである。式（２）
は、更に式（３）のように表される。

【００１１】

【数３】

【００１２】Ｑ５１のＱ５２は同じ特性になるように作
られており、ＩＣ１とＩＣ２、ＩＳ１とＩＳ２は等しく
なるから、式（３）は式（４）のようになる。

【００１３】

【数４】

【００１４】従って、得られる電圧ＶＲＥＦ１は式
（５）で表される。

【００１５】

【数５】

【００１６】ここで、ＶＢＥは温度に対して比例する
が、負の係数を有し、ＶＴはｋＴ／ｑであるから正の係
数を有する。従って、Ｒ５２を適当に定めれば、ＶＲＥ
Ｆ１が温度変化に対して一定にできる。このように、図
８の回路は高精度の基準電圧を発生する。この回路が発
生するＶＲＥＦ１は小さな電圧である。従って、電源電
圧ＶＣＣを大きな比で分圧してＶＳを小さくすれば、第
１コンパレータ１は、ＶＳが所定の電圧ＶＲＥＦ１に達
した時に「Ｌ」から「Ｈ」に出力が変化する。

【００１７】しかし、第１コンパレータ１の出力は、図
１０に実線で示すように、低いレベルで一時的に「Ｈ」
に立ち上がる部分がある。そこで、この部分を除くた
め、図６に示す第２コンパレータ２を組み合わせた回路
が使用されていた。図９は第２コンパレータ２の回路構
成とその特性を示す図である。図９の回路においては、
抵抗Ｒ６１の値がＲ６２より大きくなるように設定さて
いる。ＶＣＣが約０．７Ｖ以上では、ＮＰＮ型トランジ
スタＱ６１のベース・エミッタ間電圧が０．７Ｖ以上に
なるため、Ｑ６１はオン状態になり、ＶＣＣの増加に従
って、図９の（２）に示すように流れる電流Ｉ６１も増
加する。ＰＭＯＳ型トランジスタＭ６１とＭ６２はカレ
ントミラー型回路を構成しているが、ダイオードＤ６１
があるため、ＶＣＣが０．７Ｖではオン状態にならず、
それより高いレベルになると電流Ｉ６２が流れ出し、Ｖ
ＣＣの増加に従って増加する。上記のように、Ｒ６１は
Ｒ６２より大きいため、Ｉ６２はＩ６１より増加率が大
きく、ある時点でＩ６２がＩ６１より大きくなる。

【００１８】Ｉ６２がＩ６１より小さい場合には、ＮＰ
Ｎ型トランジスタＱ６２は飽和しており、出力は「Ｌ」
になる。Ｉ６２がＩ６１より大きくなると、ＰＭＯＳ型
トランジスタＭ６２が飽和し、出力は「Ｈ」になる。従
って、図１０に示すような出力が得られる。第２コンパ
レータ２の出力は上記のように変化するが、回路を構成
する抵抗の抵抗値、トランジスタのベース・エミッタ間
電圧ＶＢＥの製造上のばらつき、及び温度変化等の影響
で出力が「Ｈ」に変化するＶＣＣのレベルは不安定であ
る。

【００１９】第２コンパレータ２は、第１コンパレータ
１の低レベルで一時的に「Ｈ」に変化する部分を除くた
めのものであり、第１コンパレータ１よりＶＣＣが低い
レベルで「Ｈ」に立ち上がるならば、図６の回路の出力
は、ＶＣＣが所定の電圧に達した時に正確に「Ｈ」に変
化する。従って、第２コンパレータの出力が「Ｈ」に変
化するＶＣＣのレベルは不安定であっても、特に問題は
なかった。

【００２０】

【発明が解決しようとする課題】近年、パーソナル・ハ
ンディ・ホン（ＰＨＰ）等の携帯端末が実用化されてい
るが、このような装置はマイクロコンピュータ等を内蔵
しており、コンピュータシステム内部の電源監視を行う
リセット回路には、パワーオンリセット信号発生回路が
設けられている。このような装置においては、低電圧化
が図られており、内部の集積回路（ＩＣ）も低電圧で動
作することが求められている。従って、リセット回路も
低電圧で動作する必要がある。

【００２１】図６乃至図１０に示したようなパワーオン
リセット信号発生回路を、小さな電源電圧の回路で使用
する場合、第１コンパレータ１に入力されるＶＳを調整
して、低いＶＣＣで第１コンパレータ１の出力が「Ｈ」
に変化するようにする。しかし、上記のように、ＶＣＣ
が所定の電圧に達した時に正確に出力が「Ｈ」に切り換
わるためには、第１コンパレータ１の出力が「Ｈ」に切
り換わる前に、第２コンパレータ２の出力が「Ｈ」に切
り換わる必要がある。第２コンパレータ２の出力が
「Ｈ」に切り換わるのは、製造工程によってばらつくが
ＶＣＣが約０．７Ｖに達した時である。従って、例え
ば、電源電圧ＶＣＣが１．５Ｖで、パワーオンリセット
信号発生回路の出力はＶＣＣが０．８Ｖになった時に
「Ｈ」に変化するように設定するとすると、第１コンパ
レータ１の出力が「Ｈ」に切り換わるＶＣＣの電圧と、
第２コンパレータ２の出力が「Ｈ」に切り換わるＶＣＣ
の電圧が近似しており、製造のばらつき具合によって
は、第１コンパレータ１の出力が第２コンパレータ２の
出力より先に「Ｈ」に変化することが起こり得る。この
ようなことが起きると、パワーオンリセット信号発生回
路の出力は、不正確な第２コンパレータ２の出力変化に
応じて変化することになる。すなわち、パワーオンリセ
ット信号が所定のＶＣＣでない時に発生され、安定しな
いという問題が生じる。

【００２２】本発明は、上記問題点に鑑みてなされたも
のであり、たとえ電源電圧が低電圧化されても、電源電
圧が所定の電圧に達した時に正確に且つ安定的にパワー
オンリセット信号を発生するパワーオンリセット信号発
生回路の実現を目的とする。

【００２３】

【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１に示すように、本発明のパワーオ
ンリセット信号発生回路は、電源電圧が正確な第１の所
定のレベルに達した時に出力信号が切り換わるが、電源
電圧が前記第１の所定のレベルより低いレベルである時
に前記出力信号が一時的に不正確になる第１コンパレー
タ１と、電源電圧が第２の所定のレベルに達した時に出
力信号が切り換わるが、第２の所定のレベルは十分に正
確でない第２コンパレータ２と、第１コンパレータ１と
第２コンパレータ２の出力を合成する合成回路３とを備
え、電源電圧が第１の所定のレベルに達した時に初めて
出力信号が切り換わるパワーオンリセット信号発生回路
において、第２コンパレータ２の第２の所定のレベル
は、第１コンパレータ１の内部の信号により、第１の所
定のレベルより低くなるように制御されることを特徴と
する。

【００２４】より具体化した第２の態様では、第１コン
パレータ１は、第１の所定のレベルに対応する第１基準
電圧ＶＲＥＦ１と電源電圧を分圧した電圧ＶＳが入力さ
れる差動増幅回路を有する前段と、２つのトランジスタ
で構成される第１カレントミラー回路と、この第１カレ
ントミラー回路の２つの端子と差動増幅回路の２つの出
力の間に直列に接続された２つの出力調整用トランジス
タとを有する後段を備えており、第２コンパレータ２
は、第２カレントミラー回路と、この第２カレントミラ
ー回路の一方の端子に直列に接続された第２出力用トラ
ンジスタを備え、第２カレントミラー回路の一方の端子
と前記第２出力用トランジスタの接続点から出力が得ら
れるように構成されており、第１カレントミラー回路の
２つのトランジスタと第２出力用トランジスタは、更に
カレントミラー回路を構成し、第２出力用トランジスタ
に流れる電流は第１カレントミラー回路に流れる電流よ
り小さくなるように設定されていることを特徴とする。

【００２５】更に、第２の態様において、第１カレント
ミラー回路を構成する２つのトランジスタと、第２出力
用トランジスタは、ＰＭＯＳ型電界効果トランジスタで
もＰＮＰ型バイポーラトランジスタでも実現できる。ま
た、２つの出力調整用トランジスタは、ＮＰＮ型バイポ
ーラトランジスタで実現できる。

【００２６】更に、２つの出力調整用トランジスタは、
ＮＭＯＳ型電界効果トランジスタで実現でき、その場合
には、差動増幅回路の２つのトランジスタに一定の電流
を流す定電流源もＮＭＯＳ型電界効果トランジスタで構
成し、第１コンパレータ１は、差動増幅回路に共通に供
給される電流に等しい電流を供給する定電流源と、定電
流源に接続されるＮＭＯＳ型電界効果トランジスタとを
備え、ＮＭＯＳ型電界効果トランジスタのゲートは、出
力調整用ＮＭＯＳ型電界効果トランジスタ及び定電流源
を構成するＮＭＯＳ型電界効果トランジスタのゲートと
共通に接続されるようにする。このように構成すると、
出力調整用ＮＭＯＳ型電界効果トランジスタ及び定電流
源を構成するＮＭＯＳ型電界効果トランジスタのゲート
幅／ゲート長の比を調整することにより、定電流源を構
成するＮＭＯＳ型電界効果トランジスタが定電流状態を
保持できるようにゲートに任意の電圧を供給することが
出来る。

【００２７】更に、上記のようなパワーオンリセット信
号発生回路を有する半導体集積回路（ＩＣ）の場合、第
１の所定のレベルに対応する基準電圧を発生する基準電
圧発生回路も一緒に有することが望ましい。

【００２８】

【作用】従来のパワーオンリセット信号発生回路では、
第１と第２のコンパレータは別々に動作し、第２のコン
パレータは電源電圧が約Ｏ．７Ｖになると出力が変化す
るが、その切り換わるレベルは不安定であった。そのた
め、第１コンパレータの切り換わるレベルを第２のコン
パレータの出力が切り換わるレベル付近にすると、第１
コンパレータの出力が切り換わった後、第２のコンパレ
ータの出力が切り換わることが起きた。２つのコンパレ
ータの出力は、例えば、ＡＮＤゲートで論理積をとるよ
うに処理されるが、第２のコンパレータの出力が高いレ
ベルで切り換わると、出力の切り換えレベルは第２のコ
ンパレータの出力が切り換わるレベルで決定されること
になり、切り換えレベルが不安定であった。しかし、本
発明によれば、第２のコンパレータの出力が切り換わる
レベルは、第１コンパレータの内部の信号によって、第
１コンパレータの出力が切り換わるレベルより小さくな
る。すなわち、第２のコンパレータの出力の方が第１コ
ンパレータの出力より先に切り換わる。従って、出力の
切り換えレベルは、第１のコンパレータの出力が切り換
わるレベルで決定されることになる。第１のコンパレー
タの出力が切り換わるレベルは高精度であり、温度変化
に対しても安定しているので、切り換えレベルが安定す
る。

【００２９】

【実施例】図２は本発明の第１実施例のパワーオンリセ
ット信号発生回路の構成を示す回路図である。図２にお
いて、Ｒ１１とＲ１２は電源電圧ＶＣＣを分圧してＶＳ
を生成するための抵抗である。ＰＮＰ型トランジスタＱ
０１、Ｑ０２、ＮＰＮ型トランジスタＱ０３、Ｑ０４、
ＰＭＯＳ型トランジスタＭ０１、Ｍ０２、定電流源１
１、１２、１３、電圧源ＶＲ１は第１のコンパレータを
構成する部分であり、図７の回路と同じ構成を有するの
で、ここでは説明を省略する。また、ＶＲＥＦ１は図８
の回路で発生された第１の基準電圧である。

【００３０】ＰＭＯＳ型トランジスタＭ２１、ＮＰＮ型
トランジスタＱ２１、Ｑ２２、及び抵抗Ｒ２２が第２の
コンパレータを構成し、Ｍ２１のゲートは第１のコンパ
レータのＭ０１、Ｍ０２のゲートに接続されている。こ
れにより、第２のコンパレータの出力の切り換わりが、
第１のコンパレータによって制御されることになる。以
下、図２の回路の動作を説明する。

【００３１】図２の回路においては、図７及び図９と同
様に定電流源１１、１２、１３の電流Ｉ０１、Ｉ０２、
Ｉ０３は、Ｉ０１＝Ｉ０２＝Ｉ０３に設定されており、
更に第２のコンパレータのＭ２１とＱ２２に流れる電流
Ｉ２１は、Ｉ０１、Ｉ０２、Ｉ０３より小さくなるよう
に設定されている。ＶＳがＶＲＥＦ１より小さい時、図
７で説明したように、Ｑ０４が飽和し、ＡＮＤゲートに
入力される第１のコンパレータの出力Ｂは「Ｌ」にな
る。ＶＣＣが増加し、ＶＳがＶＲＥＦ１に近づくと、Ｑ
０１がオン、Ｑ０２がオフに変化し始め、Ｍ０１とＱ０
３を通して定電流源１３に電流Ｉ０３が流れるようにな
る。Ｍ０１とＭ０２はカレントミラーの関係にあり、Ｍ
０２にも同じだけの電流が流れようとするが、定電流源
１２はＱ０１に流す電流で一杯であるから、Ｍ０２が飽
和を始める。

【００３２】Ｍ０１とＭ０２はＭ２１ともカレントミラ
ーの関係にあり、Ｍ２１にもＭ０１と同じだけの電流が
流れようとする。上記のように、Ｉ２１は、Ｉ０３より
小さくなるように設定されているので、Ｍ０２が飽和を
始める前にＭ２１が飽和することになる。従って、第２
のコンパレータの出力Ａは、第１のコンパレータの出力
Ｂが「Ｈ」に変化する前に「Ｈ」に変化することにな
る。

【００３３】図３は図２の回路の出力を示す図である。
このように、第２のコンパレータの出力が第１のコンパ
レータの出力Ｂが「Ｈ」に変化する前に確実に「Ｈ」に
変化するため、ＡＮＤゲートの出力は、ＶＳが正確なＶ
ＲＥＦ１に達した時に切り換わることになる。図２の第
１実施例では、第１のコンパレータの２段目のカレント
ミラー回路をＰＭＯＳ型トランジスタＭ０１とＭ０２で
構成し、Ｍ０１とＭ０２とカレントミラーを構成する第
２のコンパレータのトランジスタをＰＭＯＳトランジス
タＭ２１で構成したが、これらをバイポーラトランジス
タで構成することもできる。第２実施例はこのような例
であり、図４に第２実施例の回路構成を示す。

【００３４】図４で明らかなように、第２実施例の回路
は第１実施例の回路のＭＯＳトランジスタをバイポーラ
トランジスタで置き換えたものであり、ほぼ同様の動作
を行うので説明は省略する。図５は第３実施例の回路構
成を示す図であり、第１コンパレータの部分のみを示
し、ＶＳの生成部分や第２コンパレータ、ＡＮＤゲート
は第１実施例と同様である。

【００３５】図５に示すように、第３実施例の回路は、
第１実施例のＮＰＮ型トランジスタＱ０３とＱ０４をＮ
ＭＯＳトランジスタＭ４６とＭ４７に置き換えたもので
ある。この回路においては、第２定電流源１２と第３定
電流源１３をＮＭＯＳトランジスタＭ４１とＭ４２で実
現する。１４は定電流源であり、ＰＮＰ型トランジスタ
Ｑ４１とＱ４２の共通エミッタに供給する電流Ｉ４１に
等しい電流Ｉ４２を、ゲートとドレインを接続したＮＭ
ＯＳトランジスタＭ４３に供給する。Ｍ４１、Ｍ４２、
Ｍ４３はゲートが共通に接続されており、カレントミラ
ー回路を構成するので、Ｍ４１とＭ４２にはＩ４１、Ｉ
４２に等しい電流が供給される。コンパレータの出力電
圧を調整しているＮＭＯＳトランジスタＭ４６とＭ４７
のゲートは、Ｍ４１、Ｍ４２、Ｍ４３のゲートと共通に
接続されている。Ｍ４１とＭ４２のゲート・ソース間電
圧ＶＧＳをＶ１、Ｍ４６とＭ４７のゲート・ソース間電
圧をＶ２とすると、ゲートが共通に接続され、Ｍ４６と
Ｍ４７のソースがそれぞれＭ４１とＭ４２のドレインに
接続されているので、Ｍ４１とＭ４２のドレイン・ソー
ス間電圧ＶＤＳはＶ２−Ｖ１となる。Ｍ４１とＭ４２の
カレントミラー回路が定電流状態を保持できるようにＶ
２−Ｖ１、すなわちＶＤＳを設定すれば、定電流源が実
現できる。Ｍ４１とＭ４２のドレイン・ソース間電圧Ｖ
ＤＳは、両方のＮＭＯＳトランジスタＭ４１とＭ４７、
Ｍ４２とＭ４６のゲート幅／ゲート長（Ｗ／Ｌ）の比を
変化させることによって変えることができる。具体的に
は、Ｗ／Ｌを大きくすると、ＶＧＳが小さくなる。この
ような回路を実現する他の方法として、出力電圧を調整
するＮＭＯＳトランジスタＭ４６とＭ４７のゲートと、
定電流源を構成するＮＭＯＳのゲートの間に抵抗やダイ
オード等の電圧発生素子を設けることが考えられるが、
本実施例のように、両方のＮＭＯＳトランジスタのＷ／
Ｌを調整するようにすることで、電圧発生素子が不要に
なる。

【００３６】Ｍ４６とＭ４７の動作については第１実施
例と同様に、ＶＳがＶＲＥＦ１より小さく、Ｑ４２がオ
ン状態でＱ４１がオフ状態の時には、Ｍ４１は、Ｍ４７
から電流を引っ張ろうとするが、Ｍ４２の電流は大部分
がＱ４２からの電流であり、Ｍ４２がＭ４４、Ｍ４６を
介して得る電流は小さいため、Ｍ４５の流す電流も小さ
く、Ｍ４７が飽和して出力が「Ｌ」になる。ＶＳがＶＲ
ＥＦ１より大きく、Ｑ４１がオン状態でＱ４２がオフ状
態の時には、Ｑ４２からの電流が小さいため、Ｍ４２は
Ｍ４４、Ｍ４６を介して得る電流は大きいが、Ｍ４１の
電流は大部分がＱ４１からであり、Ｍ４１がＭ４７から
引っ張ろうとする電流は小さいため、Ｍ４５が飽和して
出力は「Ｈ」になる。

【００３７】更に、第１実施例と同様に、Ｍ４４とＭ４
５のゲートは第２コンパレータに接続され、第２コンパ
レータの出力部のＰＭＯＳトランジスタに接続される。
ここでも、Ｉ４１、Ｉ４２は第２コンパレータのＰＭＯ
Ｓトランジスタに流れる電流より大きくなるように設定
されており、第１コンパレータの出力が「Ｈ」に切り換
わる前に確実に「Ｈ」に切り換わる。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
電源電圧が低くても高精度で安定して動作するパワーオ
ンリセット回路が実現される。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の第１実施例の回路構成を示す図であ
る。

【図３】第１実施例における各コンパレータの出力を示
す図である。

【図４】本発明の第２実施例の回路構成を示す図であ
る。

【図５】本発明の第３実施例の回路構成を示す図であ
る。

【図６】従来のパワーオンリセット信号発生回路の構成
図である。

【図７】従来の第１コンパレータの回路構成を示す図で
ある。

【図８】第１基準電圧発生回路（ＶＲＥＦ１）の回路図
である。

【図９】従来の第２コンパレータの回路構成及び各部の
電流特性を示す図である。

【図１０】従来のパワーオンリセット信号発生回路にお
ける各コンパレータの出力を示す図である。

【符号の説明】

１…第１コンパレータ ２…第２コンパレータ ３…ＡＮＤゲート ＶＲＥＦ１…第１基準電圧 ＶＲＥＦ２…第２基準電圧

Claims (8)

【特許請求の範囲】
1. 【請求項１】 電源電圧（ＶＣＣ）が正確な第１の所定
   のレベルに達した時に出力信号が切り換わるが、電源電
   圧（ＶＣＣ）が前記第１の所定のレベルより低いレベル
   である時に前記出力信号が一時的に不正確になる第１コ
   ンパレータ（１）と、 前記電源電圧（ＶＣＣ）が第２の所定のレベルに達した
   時に出力信号が切り換わるが、前記第２の所定のレベル
   が十分に正確でない第２コンパレータ（２）と、 前記第１コンパレータ（１）と前記第２コンパレータ
   （２）の出力を合成する合成回路（３）とを備え、前記
   電源電圧（ＶＣＣ）が前記第１の所定のレベルに達した
   時に初めて出力信号が切り換わるパワーオンリセット信
   号発生回路において、 前記第２コンパレータ（２）の前記第２の所定のレベル
   は、前記第１コンパレータ（１）内部の信号により、前
   記第１の所定のレベルより低くなるように制御されるこ
   とを特徴とするパワーオンリセット信号発生回路。
2. 【請求項２】 前記第１コンパレータ（１）は、 前記第１の所定のレベルに対応する第１基準電圧（ＶＲ
   ＥＦ１）と電源電圧を分圧した電圧（ＶＳ）が入力され
   る差動増幅回路を有する前段と、 ２つのトランジスタ（Ｍ０１，Ｍ０２；Ｑ０５，Ｑ０
   ６；Ｍ４４，Ｍ４５）で構成される第１カレントミラー
   回路と、該第１カレントミラー回路の２つの端子と前記
   差動増幅回路の２つの出力の間に直列に接続された２つ
   の出力調整用トランジスタ（Ｑ０３，Ｑ０４；Ｍ４６，
   Ｍ４７）とを有する後段を備え、 前記第２コンパレータ（２）は、 第２カレントミラー回路（Ｑ２１，Ｑ２２）と、 該第２カレントミラー回路の一方の端子に直列に接続さ
   れた第２出力用トランジスタ（Ｍ２１；Ｑ２３）を備
   え、前記第２カレントミラー回路の一方の端子と前記第
   ２出力用トランジスタの接続点から出力が得られるよう
   に構成されており、 前記第１カレントミラー回路の２つのトランジスタと前
   記第２出力用トランジスタは、更にカレントミラー回路
   を構成し、前記第２出力用トランジスタに流れる電流
   （Ｉ２１）は前記第１カレントミラー回路に流れる電流
   （Ｉ０２；Ｉ０３）より小さくなるように設定されてい
   ることを特徴とする請求項１に記載のパワーオンリセッ
   ト信号発生回路。
3. 【請求項３】 前記第１カレントミラー回路を構成する
   ２つのトランジスタ（Ｍ０１，Ｍ０２；Ｍ４４，Ｍ４
   ５）と、前記第２出力用トランジスタ（Ｍ２１）は、Ｐ
   ＭＯＳ型電界効果トランジスタであることを特徴とする
   請求項２に記載のパワーオンリセット信号発生回路。
4. 【請求項４】 前記第１カレントミラー回路を構成する
   ２つのトランジスタ（Ｑ０５，Ｑ０６）と、前記第２出
   力用トランジスタ（Ｑ２３）は、ＰＮＰ型バイポーラト
   ランジスタであることを特徴とする請求項２に記載のパ
   ワーオンリセット信号発生回路。
5. 【請求項５】 前記２つの出力調整用トランジスタ（Ｑ
   ０３，Ｑ０４）は、ＮＰＮ型バイポーラトランジスタで
   あることを特徴とする請求項２に記載のパワーオンリセ
   ット信号発生回路。
6. 【請求項６】 前記２つの出力調整用トランジスタ（Ｍ
   ４６，Ｍ４７）は、ＮＭＯＳ型電界効果トランジスタで
   あり、 前記差動増幅回路の２つのトランジスタに一定の電流を
   流す定電流源もＮＭＯＳ型電界効果トランジスタ（Ｍ４
   １，Ｍ４２）で構成され、 前記第１コンパレータ（１）は、前記差動増幅回路に共
   通に供給される電流（Ｉ４１）に等しい電流（Ｉ４２）
   を供給する定電流源（１４）と、該定電流源に接続され
   るＮＭＯＳ型電界効果トランジスタ（Ｍ４３）とを備
   え、 該ＮＭＯＳ型電界効果トランジスタ（Ｍ４３）のゲート
   は、前記出力調整用ＮＭＯＳ型電界効果トランジスタ
   （Ｍ４６，Ｍ４７）及び前記定電流源を構成するＮＭＯ
   Ｓ型電界効果トランジスタ（Ｍ４１，Ｍ４２）のゲート
   と共通に接続されることを特徴とする請求項２に記載の
   パワーオンリセット信号発生回路。
7. 【請求項７】 出力調整用ＮＭＯＳ型電界効果トランジ
   スタを構成するＮＭＯＳ型電界効果トランジスタのゲー
   ト幅／ゲート長の比が、前記定電流源を構成するＮＭＯ
   Ｓ型電界効果トランジスタのゲート幅／ゲート長の比よ
   り大きく、設定されていることを特徴とする請求項６に
   記載のパワーオンリセット信号発生回路。
8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
   パワーオンリセット信号発生回路と、 前記第１の所定
   のレベルに対応する基準電圧を発生する基準電圧発生回
   路とを備えることを特徴とする半導体集積回路。