JPH0883236A - コンピュータシステムおよびバスインタフェース装置を動作する方法 - Google Patents

コンピュータシステムおよびバスインタフェース装置を動作する方法

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JPH0883236A
JPH0883236A JP7121188A JP12118895A JPH0883236A JP H0883236 A JPH0883236 A JP H0883236A JP 7121188 A JP7121188 A JP 7121188A JP 12118895 A JP12118895 A JP 12118895A JP H0883236 A JPH0883236 A JP H0883236A
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cycle
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memory
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JP7121188A
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Gerard T Mckee
ジェラード・ティ・マッキー
Victor F Andrade
ビクター・エフ・アンドレイド
Kelly Mccord Horton
ケリー・マクコード・ホートン
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    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
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Abstract

(57)【要約】 【目的】 アドレスデコードを１つのロケーションに統
合し、アドレスデコードのための回路およびオンチップ
のスペースを低減する。 【構成】 プロセッサが所与のローカルバスサイクルを
開始するとき、プロセッサはアドレスバスにアドレスを
アサートし、ローカルバスサイクルの開始を知らせる。
メモリ制御装置および入出力制御装置内のデコード論理
は、アドレスがそれぞれメモリまたは入出力アドレスス
ペースに方向付けられているかどうかを決定する。もし
そうであれば、それぞれの制御装置はヒット信号をアサ
ートし、バスインタフェース装置に、現在のサイクルが
ＣＰＵローカルバスにあるデバイスに向けられており、
バスインタフェース装置は外部ＰＣＩバスサイクルを開
始すべきでないことを知らせる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明はコンピュータシステム内での
アドレスのデコードに関し、より特定的には、アドレス
デコードを１つのロケーションに統合し、アドレスデコ
ードのために必要とされる回路を減少させ、したがって
必要とされるオンチップのスペースを減少させるための
方法および装置に関する。
【０００２】
【関連技術の説明】コンピュータシステム設計は、構成
部品のサイズの減少に加えて、性能の向上を強調し続け
ている。コンピュータシステムの様々な構成部品のサイ
ズを減少させ、様々な論理素子をシングルチップに統合
することにより、構成部品間の距離が減少し、したがっ
て伝搬遅延が低減してシステムの性能が向上することが
可能となる。現在のマイクロプロセッサを基本としたア
ーキテクチャにおいては、システムの性能を改良する上
で、メモリおよび入出力スペースの高速かつ効率的なデ
コードがますます重要となっている。
【０００３】ＩＢＭ互換コンピュータ（すなわち産業標
準ＰＣアーキテクチャを利用するコンピュータ）に対し
ては、システムメモリスペースおよび入出力スペース
は、いくつかの物理デバイスにわたって分散しているか
もしれない。ＩＢＭ互換コンピュータは、既存のハード
ウェアおよびソフトウェアとの後方互換性を維持するた
めに、メモリおよび入出力スペースのマッピングに関し
ては、複雑な発展の経路を辿ってきた。この複雑な発展
の過程の結果として、ＩＢＭ互換コンピュータには、メ
モリおよび入出力スペース全体にわたって分散する数多
くの独立したアドレスのデコードが必要である。さらに
複雑なのは、物理デバイスへのアドレスのマッピングは
典型的に、製品の開発中に設定されるのではなく、むし
ろアドレスのマッピングは、デバイスの追加または除去
に伴い変化するエンドユーザのハードウェア構成次第だ
ということである。したがって、ＩＢＭ互換コンピュー
タにおいては、メモリおよび入出力スペースデコード論
理は、数多くのソフトウェアプログラム可能な構成のレ
ジスタを必要とし、非常に多くの独立したアドレス領域
のデコードを含む。これには多数の回路が必要であり、
したがって、チップダイ上で大きな領域を占めることに
なる。
【０００４】コンピュータシステムアーキテクチャにお
いて最近発達した点は、周辺構成部品相互接続（ＰＣ
Ｉ）バスを含め、様々なローカルバス標準を採用したこ
とである。ＩＢＭ互換コンピュータ内にＰＣＩバスを採
用するには、ＣＰＵローカルバスをＰＣＩバスに接続す
る、ＰＣＩブリッジと称される論理ユニットが必要であ
る。ＰＣＩブリッジは、ＣＰＵローカルバスからＰＣＩ
バスへ、およびその反対への、様々なバスサイクルの転
送を調整する。コンピュータシステムはまた典型的に、
ＣＰＵローカルバスを介してマイクロプロセッサに接続
されたメモリ制御装置を含む。メモリ制御装置は、シス
テムメモリスペースにインタフェースを設ける。メモリ
制御装置もＰＣＩブリッジも、アドレスデコード論理を
含み、所与のサイクルのアドレスが、ＣＰＵバス上に位
置付けられたメモリスペース内のロケーションに対応す
るか、またはＰＣＩバス上に位置付けられたデバイスに
対応するかを決定する。しかしながら、このアドレスデ
コード論理に必要なダイスペースの量が大きいため、コ
ンピュータシステム内に組入れられるアドレスデコード
論理の量を低減する方法および装置が望まれる。アドレ
スデコード論理の量を低減することにより、それに対応
してダイサイズが減少し、したがって製造における歩留
りが向上しコストが削減される。アドレスデコード論理
の量を低減することにより、さらに、その他の構成部品
をシングルチップまたはダイに統合し、したがって、シ
ステムの性能を向上させることができる。
【０００５】
【発明の概要】上記の問題の大部分は、この発明に従
う、バスインタフェース装置に対する改良されたアドレ
スデコードのための方法および装置により解決される。
１つの実施例において、プロセッサがＣＰＵローカルバ
スを通してバスインタフェース装置に接続される。メモ
リ制御装置および入出力（Ｉ／Ｏ）制御装置がまた、Ｃ
ＰＵローカルバスに接続される。メモリ制御装置および
入出力制御装置はそれぞれ、メモリスペースおよび入出
力スペースへのインタフェースとなる。バスインタフェ
ース装置は、ＰＣＩバスといった外部バスへのインタフ
ェースを与える。プロセッサ、メモリ制御装置、入出力
制御装置、およびバスインタフェース装置は、共通の半
導体ダイ上に製造されて集積プロセッサを形成してもよ
い。プロセッサが、所与のローカルバスサイクル（すな
わちメモリまたは入出力のいずれか）を開始するとき、
マイクロプロセッサは、アドレスバスにアドレスをアサ
ートし、またアドレスストローブ信号ＡＤＳをアサート
してローカルバスサイクルの開始を信号で知らせる。ア
ドレスが安定した後、メモリ制御装置および入出力制御
装置内のデコード論理により、アドレスがそれぞれ、メ
モリまたは入出力アドレススペースに方向付けられてい
るかどうかが決定される。もしそうであれば、それぞれ
の制御装置は、ヒット信号をアサートし、バスインタフ
ェース装置に現在のサイクルの宛先はＣＰＵローカルバ
ス上にあるデバイスであることを知らせ、したがって、
バスインタフェース装置は外部ＰＣＩバスサイクルを開
始すべきでないことを告げる。その反対にもし、アドレ
スがメモリまたは入出力アドレススペースに方向付けら
れていないことが決定されれば（すなわちもしアドレス
がＰＣＩバス上のスレーブデバイスに対応すれば）、そ
れぞれの制御装置はヒット信号をアサートしない。した
がって、ヒット信号がアサートされないため、バスイン
タフェース装置は、外部ＰＣＩバスで対応するサイクル
を開始し、ＰＣＩスレーブデバイスにアクセスする。
【０００６】外部ＰＣＩマスタは、ＰＣＩサイクルの開
始を示すＦＲＡＭＥ信号とともにアドレス信号をＰＣＩ
バスにアサートすることにより、ＰＣＩバスでサイクル
（メモリまたは入出力のいずれか）を開始してもよい。
アドレスが安定した後、バスインタフェース装置はアド
レス信号をＣＰＵローカルバスに転送する。しかしなが
ら、バスインタフェース装置は、このときにはアドレス
ストローブ信号ＡＤＳのアサートまたは駆動は行なわ
ず、したがってＣＰＵローカルバスサイクルは開始され
ない。メモリまたは入出力制御装置内のデコード論理
が、それに応答してアドレス信号をデコードし、アドレ
スがそれぞれの制御装置のアドレススペース内にマッピ
ングされているかどうかを決定する。もしアドレスがそ
れぞれの制御装置のマッピングされたスペース内になけ
れば、制御装置はヒット信号をアサートせず、したがっ
てバスインタフェース装置は、対応するＣＰＵローカル
バスサイクルを開始せず、ＰＣＩデバイス選択信号ＤＥ
ＶＳＥＬを駆動しない。したがってＰＣＩバスサイクル
は通常どおりに進行してもよく、その場合は別のＰＣＩ
スレーブがデバイス選択ＤＥＶＳＥＬ信号をアサートし
サイクルに応答していることを示してもよく、そうでな
ければサイクルはＰＣＩマスタにより打切られるだろ
う。もしアドレスがそれぞれの制御装置のマッピングさ
れたスペース内にあることが決定されれば、制御装置は
ヒット信号をアサートし、バスインタフェース装置に、
アドレスがＣＰＵローカルバス上に位置付けられたデバ
イスにマッピングされていることを知らせる。バスイン
タフェース装置はしたがって、デバイス選択信号ＤＥＶ
ＳＥＬをアサートして現在のサイクルの実行を要求し、
対応するサイクル、メモリまたは入出力サイクルをＣＰ
Ｕローカルバスで開始する。アドレスデコード方法およ
び装置の改良の結果として、バスインタフェース装置内
のアドレスデコード論理は排除され、したがって必要と
されるダイサイズが減少し、製造上の歩留りが向上し、
コストが削減される。
【０００７】概して、この発明は、ローカルバスを介し
て結合された、処理装置と、ローカルバスから第２のバ
スへのインタフェースとなるバスインタフェース装置と
を含むコンピュータシステムを意図する。メモリ制御装
置がまた、ローカルバスとシステムメモリとに結合さ
れ、メモリ制御装置はローカルバスにアドレス信号をデ
コードすることができ、かつアドレス信号がシステムメ
モリ内のアドレスロケーションに対応するかどうかを示
す制御信号を発生することができる。周辺装置がさら
に、第２のバスを介してバスインタフェース装置に結合
され、バスインタフェース装置は、もし制御信号がアド
レス信号がシステムメモリ内のアドレスロケーションに
対応しないことを示せば、ローカルバス上の対応するサ
イクルに応答して、第２のバスでメモリサイクルを開始
することができる。
【０００８】この発明はさらに、ローカルバスを介して
結合された、処理装置と、ローカルバスから第２のバス
へのインタフェースとなるバスインタフェース装置とを
含むコンピュータシステムを意図する。入出力制御装置
がローカルバスに結合され、アドレス信号が入出力制御
装置に関連する入出力スペースのアドレスロケーション
に対応するかどうかを示す制御信号を発生することがで
きる。周辺デバイスがさらに、第２のバスを介してバス
インタフェース装置に結合され、バスインタフェース装
置は、もし制御信号がアドレス信号が入出力スペースの
アドレスロケーションに対応しないことを示せば、ロー
カルバス上の対応するサイクルに応答して、第２のバス
で入出力サイクルを開始することができる。
【０００９】この発明はさらに、ローカルバスと第２の
バスとの間にインタフェースを設けるバスインタフェー
ス装置を動作するための方法を意図し、メモリ制御装置
はローカルバスに結合され、周辺デバイスは第２のバス
に結合される。この方法は、ローカルバスでメモリサイ
クルを開始するステップと、メモリサイクルに関連する
アドレス信号をデコードするステップと、もしアドレス
信号がメモリ制御装置に結合されたシステムメモリ内の
アドレスロケーションに対応すれば、制御信号をアサー
トするステップとを含む。この方法は、もし制御信号が
アサートされなければ、バスインタフェース装置に呼び
かけて外部バスで対応するメモリサイクルを開始させる
さらなるステップを含む。
【００１０】この発明は最後に、ローカルバスと第２の
バスとの間にインタフェースを設けるバスインタフェー
ス装置を動作するための方法を意図し、入出力制御装置
はローカルバスに結合され、周辺デバイスは第２のバス
に結合される。この方法は、ローカルバスで入出力サイ
クルを開始するステップと、入出力サイクルに関連する
アドレス信号をデコードするステップと、もしアドレス
信号が入出力制御装置に関連する入出力スペース内のア
ドレスロケーションに対応すれば、制御信号をアサート
するステップとを含む。この方法は、もし制御信号がア
サートされなければ、バスインタフェース装置に呼びか
けて外部バスで対応する入出力サイクルを開始させるさ
らなるステップを含む。
【００１１】この発明には様々な修正および代替形が適
用されやいすが、特定的な実施例が図面により例示さ
れ、以下で詳細に述べられる。しかしながら、図面およ
び詳細な説明は、この発明を開示された特定の形式に限
定することを意図するものではなく、反対に、前掲の特
許請求の範囲により規定されたこの発明の精神および範
囲内のすべての修正、等価物および代替形を含むことを
意図するものであることを理解されたい。
【００１２】
【発明についての説明】次に図面を参照すれば、図１
は、内部バス１０７を介してバスインタフェース装置１
０４およびメモリ制御装置１０６に結合された処理装置
１０２を含む、コンピュータシステム１００の一部分の
ブロック図である。システムメモリ１０８がまた、メモ
リ制御装置１０６に結合されて示される。ＰＣＩターゲ
ット（スレーブ）デバイス１１０が、外部バス１１２を
介してバスインタフェース装置１０４の第２のポートに
結合される。
【００１３】処理装置１０２は、予め定められた命令セ
ットを実現するデータ処理装置である。処理装置１０２
は、たとえば８０４８６モデルマイクロプロセッサを図
示するものである。
【００１４】メモリ制御装置１０６は、内部バス１０７
で開始されるメモリサイクルに応答し、内部バス１０７
とシステムメモリ１０８との間のデータの転送を調整す
る。したがって、メモリ制御装置１０６は、内部アドレ
スデコーダ１０９を含み、外部バス１１２で実行されて
いる特定のメモリサイクルがシステムメモリ１０８のメ
モリロケーションに対応するかどうかを決定する。この
内部アドレスデコード回路は、従来の技術および構成に
従ってプログラム可能であってもよい。
【００１５】図示された形式では、外部バス１１２はＰ
ＣＩ（周辺構成部品相互接続）バスである。しかしなが
ら、ＩＳＡ（産業標準アーキテクチャ）およびＥＩＳＡ
（拡大産業標準アーキテクチャ）バスをその代わりとし
て採用できることが理解される。さらに、内部バス１０
７は８０４８６モデルＣＰＵローカルバスであるが、シ
ステム次第で、その他のローカルバス標準をその代わり
として採用できる。
【００１６】コンピュータシステム１００の動作の間、
もし処理装置１０２がメモリサイクルを実行していれ
ば、処理装置１０２は有効アドレス信号で内部バス１０
７のアドレスラインを駆動し、アドレスストローブ信号
ＡＤＳをアサートする。バスインタフェース装置１０４
およびメモリ制御装置１０６はそれに応答して、有効ア
ドレス信号をラッチする。メモリ制御装置１０６内のア
ドレスデコーダ１０９はしたがって、アドレス信号をデ
コードし、サイクルがシステムメモリ１０８内のメモリ
ロケーションに方向付けられているかどうかを決定す
る。メモリサイクルは読出サイクルまたは書込サイクル
のいずれかであり得ることを、当業者は理解するであろ
う。
【００１７】もしアドレス信号がシステムメモリ１０８
内のロケーションに対応すれば、メモリ制御装置１０６
は、ライン１１４を介してバスインタフェース装置１０
４により受取られる、ＭＥＭＨＩＴとラベル付けられた
制御信号をアサートする。バスインタフェース装置１０
４は、アドレスストローブ信号のアサーションの後ライ
ン１１４をサンプリングする。アサートされたＭＥＭＨ
ＩＴ信号の検出に応答して、バスインタフェース装置１
０４が外部バス１１２で対応するＰＣＩバスサイクルを
行なうことが妨げられる。その代わりとしてメモリサイ
クルが、内部バス１０７を介してメモリ制御装置１０６
によりサービスされる。
【００１８】他方もし、メモリアドレスがシステムメモ
リ１０８内のロケーションに対応しなければ、メモリ制
御装置１０６は、ＭＥＭＨＩＴ信号をデアサートする。
したがって、アドレスストローブ信号がアサートされた
後バスインタフェース装置がライン１１４をサンプリン
グし、ＭＥＭＨＩＴ信号がデアサートされたことを検出
したとき、バスインタフェース装置１０４は、外部バス
１１２で対応するメモリサイクルを開始する。ＰＣＩ型
バスに対し、外部バス１１２でのサイクルの開始は、Ｐ
ＣＩフレーム信号のアサーションにより表わされ、一方
同時に有効アドレスでＰＣＩアドレス信号を駆動する。
内部バス１０７と外部バス１１２との間のデータのハン
ドシェイクおよび転送は、その後従来の態様で進行す
る。
【００１９】次に図２を参照すれば、ＰＣＩマスタデバ
イス２０２がメモリサイクルを開始するときのアドレス
デコード方式を図示する、コンピュータシステム２００
の一部分を示すブロック図である。簡潔化および明確化
のため、図１の回路部分に対応する回路部分は同じ番号
が付けられている。
【００２０】ＰＣＩマスタ２０２がメモリサイクルを開
始するとき、外部バス１１２は有効アドレスで駆動さ
れ、ＰＣＩフレーム信号がアサートされる。それに応答
してバスインタフェース装置１０４が、有効アドレス信
号で内部バス１０７の対応するアドレスラインを駆動す
る。しかしながら、バスインタフェース装置１０４はこ
のときアドレスストローブ信号をアサートしない。有効
アドレス信号に応答して、メモリ制御装置１０６のアド
レスデコーダ１０９は、アドレス信号がシステムメモリ
１０８内のアドレスロケーションに対応するかどうかを
決定する。もしアドレスがシステムメモリ１０８に含ま
れていなければ、メモリ制御装置１０６はライン１１４
にＭＥＭＨＩＴ信号をアサートしない。結果として、バ
スインタフェース装置１０４はデバイス選択信号ＤＥＶ
ＳＥＬをアサートせず、ＰＣＩバスサイクルは通常どお
りに進行する。すなわち、別のＰＣＩスレーブがＤＥＶ
ＳＥＬ信号をアサートし得るか、またはサイクルがＰＣ
Ｉマスタ２０２により打ち切られるかいずれかである。
【００２１】もしアドレスがシステムメモリ１０８に含
まれれば、メモリ制御装置１０６はＭＥＭＨＩＴ信号を
アサートし、アドレスがシステムメモリ１０８内にマッ
ピングされていることをバスインタフェース装置１０４
に知らせる。それに応答して、バスインタフェース装置
１０４はＰＣＩ ＤＥＶＳＥＬ信号をアサートし、現在
のサイクルを要求し、バスインタフェース装置１０４
は、アドレスストローブ信号をアサートすることによ
り、内部バス１０７で対応するメモリサイクルを開始す
る。その後、内部バスサイクルもＰＣＩバスサイクルも
従来の態様で進行する。
【００２２】図１および２のバスインタフェース装置１
０４はまた、バーストサイクルのデータ転送をサポート
し得ることに注目されたい。バスインタフェース装置１
０４は、所与のバーストサイクルの間ただ一度だけＭＥ
ＭＨＩＴラインをサンプリングし、サイクルがシステム
メモリ１０８のアドレスに対応するかどうかを決定する
ように構成されてもよい。しかしながら、もしバースト
サイクルがページの境界（すなわち１つの実施例におい
ては、システムメモリ１０８のページの境界は１６ｋ間
隔で生じる）を超えれば、バスインタフェース装置１０
４は、ＭＥＭＨＩＴ信号を再サンプリングすることを要
求されるかもしれない。さらには、ＰＣＩマスタ２０２
により実行される所与のバーストサイクルの間にＭＥＭ
ＨＩＴ信号が最初にアサートされ、もしシステムメモリ
１０８のページの境界を超える際にＭＥＭＨＩＴ信号が
デアサートされれば、バスインタフェース装置１０４
は、外部バス１１２でＰＣＩ再試行信号をアサートする
ことが要求されるかもしれない。再試行信号に応答し
て、ＰＣＩマスタ２０２は、効果的に停止された点でバ
ーストサイクルを再開し、バスインタフェース装置１０
４はもはやサイクルを内部バス１０７に転送しない（す
なわち、ＭＥＭＨＩＴ信号がもはやアサートされないた
め）だろう。
【００２３】図１および２を参照して先に述べた方式と
同様のアドレスデコード方式を、ＰＣＩターゲットへの
入出力サイクルの間およびＰＣＩマスタの入出力サイク
ルの間に採用してもよい。このようなアドレスデコード
方式を実現するコンピュータシステムの部分は、図３お
よび４に示されている。簡潔化のため、図１および２の
回路部分に対応する回路部分は、同じ番号が付けられて
いる。
【００２４】図３を参照すれば、内部バス１０７に結合
された入出力制御装置３０２を含む、コンピュータシス
テム３００の一部分が示されている。コンピュータシス
テム３００の動作の間、もし処理装置１０２が入出力サ
イクルを実行すれば、処理装置１０２は、有効アドレス
信号で内部バス１０７のアドレスラインを駆動し、アド
レスストローブ信号ＡＤＳをアサートする。それに応答
して、バスインタフェース装置１０４および入出力制御
装置３０２は、有効アドレス信号をラッチする。入出力
前記装置３０２内のアドレスデコーダ３０４はしたがっ
て、アドレス信号をデコードし、サイクルが対応する入
出力スペース３０８内の入出力ロケーションに方向付け
られているかどうかを決定する。入出力サイクルは、読
出サイクルまたは書込サイクルのいずれかであり得るこ
とを、当業者は理解するであろう。
【００２５】もしアドレス信号が入出力スペース３０８
内のロケーションに対応すれば、入出力制御装置３０２
は、ライン３１０を介してバスインタフェース装置１０
４により受取られる、ＩＯＨＩＴとラベル付けられた制
御信号をアサートする。バスインタフェース装置１０４
は、アドレスストローブ信号のアサーション後１クロッ
ク端縁でライン３１０をサンプリングする。アサートさ
れたＩＯＨＩＴ信号の検出に応答して、バスインタフェ
ース装置１０４は、外部バス１１２で対応するＰＣＩバ
スサイクルを行なうことが妨げられる。入出力サイクル
がその代わりに、内部バス１０７を介して入出力制御装
置３０２によりサービスされる。
【００２６】他方、もし入出力アドレスが入出力スペー
ス３０８内のロケーションに対応しなければ、入出力制
御装置３０２はＩＯＨＩＴ信号をデアサートする。した
がって、バスインタフェース装置が、アドレスストロー
ブ信号がアサートされた後１クロック端縁でライン３１
０をサンプリングし、ＩＯＨＩＴ信号がデアサートされ
たことを検出するとき、バスインタフェース装置１０４
は、外部バス１１２で対応する入出力サイクルを開始す
る。外部バス１１２でのサイクルの開始は、ＰＣＩフレ
ーム信号のアサーションにより表わされ、一方同時に有
効信号でＰＣＩアドレス信号を駆動する。内部バス１０
７と外部バス１１２との間のデータのハンドシェイクお
よび転送は、その後従来の態様で進行する。
【００２７】次に図４を参照すれば、ＰＣＩマスタデバ
イス２０２が入出力サイクルを開始するときのアドレス
デコード方式を図示する、コンピュータシステム４００
の一部分を表わすブロック図が示される。ＰＣＩマスタ
２０２が入出力サイクルを開始するとき、外部バス１１
２は有効アドレスで駆動され、ＰＣＩフレーム信号がア
サートされる。バスインタフェース装置１０４はそれに
応答して有効アドレス信号で内部バス１０７の対応する
アドレスラインを駆動する。しかしながら、バスインタ
フェース装置１０４はこのとき、アドレスストローブ信
号をアサートしない。有効アドレス信号に応答して、入
出力制御装置３０２のアドレスデコーダ３０４は、アド
レス信号が入出力スペース３０８内のアドレスロケーシ
ョンに対応するかどうかを決定する。もしアドレスが入
出力スペース３０８に含まれていなければ、入出力制御
装置３０２はライン３１０にＩＯＨＩＴ信号をアサート
しない。結果として、バスインタフェース装置１０４は
デバイス選択信号ＤＥＶＳＥＬをアサートせず、ＰＣＩ
バスサイクルは通常どおりに進行する。すなわち、その
他のＰＣＩスレーブがＤＥＶＳＥＬ信号をアサートし得
るか、またはサイクルがＰＣＩマスタ２０２により打切
られるかいずれかである。
【００２８】もしアドレスが入出力スペース３０８に含
まれていれば、入出力制御装置３０２はＩＯＨＩＴ信号
をアサートし、アドレスが入出力スペース３０８内にマ
ッピングされていることをバスインタフェース装置１０
４に知らせる。それに応答し、バスインタフェース装置
１０４は、ＰＣＩ ＤＥＶＳＥＬ信号をアサートし、現
在のサイクルを要求し、バスインタフェース装置１０４
は、アドレスストローブ信号をアサートすることにより
内部バス１０７で対応する入出力サイクルを開始する。
その後、内部バスサイクルもＰＣＩバスサイクルも従来
の態様で進行する。
【００２９】次に図５を参照すれば、この発明のさらな
る実施例に従う、バスインタフェース装置に対する改良
されたアドレスデコード方式を採用する集積プロセッサ
５０１を含むコンピュータシステム５００のブロック図
が示される。集積プロセッサ５０１は、ＣＰＵローカル
バス５０８を介して、メモリ制御装置５０４と入出力制
御装置５０６とに結合される、ＣＰＵコア５０２を含
む。ＰＣＩバスインタフェース装置５１０がさらに、Ｃ
ＰＵローカルバス５０８を介してＣＰＵ５０２に結合さ
れる。集積プロセッサ５０１はさらに、入出力制御装置
５０６の第２のポートに結合される、ＤＭＡコントロー
ラ５１２、タイマ５１３、および割込コントローラ５１
４を含む。外部システムメモリ５１５はメモリ制御装置
５０４に結合され、外部周辺デバイス５１６はＰＣＩバ
ス５１８を介してバスインタフェース装置５１０に結合
される。
【００３０】ＣＰＵコア５０２は、８０４８６モデルプ
ロセッサのコアを図示する。しかしながら、その他のＣ
ＰＵコアが実現可能であることが理解される。付け加え
て、入出力制御装置５０６は、ＣＰＵローカルバス５０
８と、ＤＭＡコントローラ５１２、タイマ５１３、およ
び割込コントローラ５１４との間にインタフェースを与
えるが、その他のまたはさらなるオンチップの周辺デバ
イスが、入出力制御装置５０６の第２のポートに結合可
能であることに注意されたい。
【００３１】図５の実施例において、周辺デバイス５１
６は、バススレーブデバイスまたはバスマスタデバイス
のいずれかとして動作してもよい。例示の周辺デバイス
は、ディスクドライブおよびローカルエリアネットワー
ク（ＬＡＮ）デバイスを含む。さらなる周辺デバイス
（スレーブおよび／またはマスタデバイスの両方）が、
ＰＣＩバス５１８に結合され得ることを、当業者は認識
するであろう。
【００３２】メモリ制御装置５０４、入出力制御装置５
０６、およびバスインタフェース装置５１０は、図１な
いし４を参照して先に述べられた各システムに従って、
集合的に動作するように構成される。すなわち、メモリ
制御装置５０４は、もし所与のメモリサイクルの間にア
ドレスがシステムメモリ５１５内にマッピングされたス
ペースに対応すればライン５２０にＭＥＭＨＩＴ信号を
アサートするように構成され、入出力制御装置５０６は
もし所与の入出力サイクルの間にアドレスがオンチップ
の周辺デバイス５１２ないし５１４のいずれかの中にマ
ッピングされた入出力スペースに対応すればライン５２
２にＩＯＨＩＴ信号をアサートするように構成される。
起こり得るＭＥＭＨＩＴ信号またはＩＯＨＩＴ信号のア
サーション、ならびに開始されるサイクルの形式（すな
わちメモリまたは入出力）およびサイクルの起点（すな
わちＣＰＵローカルバス５０８またはＰＣＩバス５１
８）次第で、バスインタフェース装置５１０は選択的
に、ＣＰＵローカルバス５０８でのサイクルをＰＣＩバ
ス５１８へ、およびその反対に転送する。バスインタフ
ェース装置５１０によるＰＣＩバス５１８でのスレーブ
サイクルの開始、およびバスインタフェース装置５１０
のＰＣＩバス５１８で実行されるマスタサイクルへの応
答は、図１ないし４を参照して上に述べた対応するサイ
クルに従って処理される。
【００３３】図５の集積プロセッサ５０１に従って、バ
スインタフェース装置５１０がアドレスデコード論理な
しで実現されてもよい。結果として、バスインタフェー
ス装置に必要とされる全体のダイサイズは減少し、した
がって製造上の歩留りが向上し、コストが削減されるで
あろう。
【００３４】一旦上記の開示が十分に理解されれば、数
多くの変形および修正が当業者には明らかとなるであろ
う。前掲の特許請求の範囲は、そういった変形および修
正すべてを含むものとして解釈されることが意図されて
いる。
【図面の簡単な説明】
【図１】ＰＣＩターゲットへのメモリサイクルの間アド
レスデコード方式を実現するコンピュータシステムの一
部分のブロック図である。
【図２】ＰＣＩマスタのメモリサイクルの間アドレスデ
コード方式を実現するコンピュータシステムの一部分の
ブロック図である。
【図３】ＰＣＩターゲットへの入出力サイクルの間アド
レスデコード方式を実現するコンピュータシステムの一
部分のブロック図である。
【図４】ＰＣＩマスタの入出力サイクルの間アドレスデ
コード方式を実現するコンピュータシステムの一部分の
ブロック図である。
【図５】この発明に従うアドレスデコード技術を実現す
る集積プロセッサのブロック図である。
【符号の説明】
１０２ 処理装置 １０４ バスインタフェース装置 １０６ メモリ制御装置 １０８ システムメモリ １０９ アドレスデコーダ
フロントページの続き (72)発明者 ジェラード・ティ・マッキー アメリカ合衆国、78705 テキサス州、オ ースティン、イー・サーティース・ストリ ート、306、アパートメント・ナンバー・ 208 (72)発明者 ビクター・エフ・アンドレイド アメリカ合衆国、78720 テキサス州、オ ースティン、フォン・ヘルフ・コート、 12400 (72)発明者 ケリー・マクコード・ホートン アメリカ合衆国、78749 テキサス州、オ ースティン、サリダ・ドライブ、10317

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータシステムであって、 処理装置と、 ローカルバスを介して前記処理装置に結合されたバスイ
    ンタフェース装置とを含み、前記バスインタフェース装
    置は前記ローカルバスから第２のバスへのインタフェー
    スとなるためのものであり、さらに、 システムメモリと、 前記ローカルバスと前記システムメモリとに結合された
    メモリ制御装置とを含み、前記メモリ制御装置はアドレ
    ス信号を前記ローカルバスにデコードすることができ、
    かつ前記アドレス信号が前記システムメモリ内のアドレ
    スロケーションに対応するかどうかを示す制御信号を発
    生することができ、さらに、 前記第２のバスを介して前記バスインタフェース装置に
    結合された周辺デバイスを含み、 前記バスインタフェース装置は、もし前記制御信号が前
    記アドレス信号が前記システムメモリ内の前記アドレス
    ロケーションに対応しないことを示せば、前記ローカル
    バスの対応するサイクルに応答して前記第２のバスでメ
    モリサイクルを開始することができる、コンピュータシ
    ステム。
  2. 【請求項２】 前記第２のバスはＰＣＩ（周辺構成部品
    相互接続）標準構成バスである、請求項１に記載のコン
    ピュータシステム。
  3. 【請求項３】 前記対応するサイクルは前記処理装置に
    より開始される、請求項１に記載のコンピュータシステ
    ム。
  4. 【請求項４】 前記メモリ制御装置は、前記アドレス信
    号をデコードするための、前記ローカルバスに結合され
    たアドレスデコーダを含む、請求項１に記載のコンピュ
    ータシステム。
  5. 【請求項５】 前記バスインタフェース装置は、もし前
    記制御信号が前記アドレス信号が前記システムメモリ内
    の前記アドレスロケーションに対応することを示せば、
    前記ローカルバスの前記対応するサイクルに応答して、
    前記第２のバスでの前記メモリサイクルの開始を禁止す
    る、請求項１に記載のコンピュータシステム。
  6. 【請求項６】 前記処理装置、前記バスインタフェース
    装置、および前記メモリ制御装置は、共通の集積回路上
    に製造される、請求項１に記載のコンピュータシステ
    ム。
  7. 【請求項７】 コンピュータシステムであって、 処理装置と、 ローカルバスを介して前記処理装置に結合されたバスイ
    ンタフェース装置とを含み、前記バスインタフェース装
    置は前記ローカルバスから第２のバスへのインタフェー
    スの役割を果たすためのものであり、さらに、 前記ローカルバスに結合された入出力制御装置を含み、
    前記入出力制御装置は、アドレス信号を前記ローカルバ
    スにデコードすることができ、かつ前記アドレス信号が
    前記入出力制御装置に関連する入出力スペースのアドレ
    スロケーションに対応するかどうかを示す制御信号を発
    生することができ、さらに、 前記第２のバスを介して前記バスインタフェース装置に
    結合された周辺デバイスを含み、 前記バスインタフェース装置は、もし前記制御信号が前
    記アドレス信号が前記入出力スペースの前記アドレスロ
    ケーションに対応しないことを示せば、前記ローカルバ
    スの対応するサイクルに応答して入出力サイクルを前記
    第２のバスで開始することができる、コンピュータシス
    テム。
  8. 【請求項８】 前記第２のバスはＰＣＩ標準構成バスで
    ある、請求項７に記載のコンピュータシステム。
  9. 【請求項９】 前記対応するサイクルは前記処理装置に
    より開始される、請求項７に記載のコンピュータシステ
    ム。
  10. 【請求項１０】 前記入出力制御装置は、前記アドレス
    信号をデコードするための、前記ローカルバスに結合さ
    れたアドレスデコーダを含む、請求項７に記載のコンピ
    ュータシステム。
  11. 【請求項１１】 前記バスインタフェース装置は、もし
    前記制御信号が前記アドレス信号が前記入出力スペース
    の前記アドレスロケーションに対応することを示せば、
    前記ローカルバスの前記対応するサイクルに応答して、
    前記第２のバスでの前記入出力サイクルの開始を禁止す
    る、請求項７に記載のコンピュータシステム。
  12. 【請求項１２】 前記処理装置、前記バスインタフェー
    ス装置、および前記入出力制御装置は、共通の集積回路
    上に製造される、請求項７に記載のコンピュータシステ
    ム。
  13. 【請求項１３】 前記入出力スペースは、ＤＭＡコント
    ローラ内に構成される、請求項７に記載のコンピュータ
    システム。
  14. 【請求項１４】 前記入出力スペースは、割込コントロ
    ーラ内に組入れられる、請求項７に記載のコンピュータ
    システム。
  15. 【請求項１５】 ローカルバスと第２のバスとの間にイ
    ンタフェースを設けるバスインタフェース装置を動作す
    るための方法であって、メモリ制御装置は前記ローカル
    バスに結合され、周辺デバイスは前記第２のバスに結合
    され、バスインタフェース装置を動作するための方法
    は、 前記ローカルバスでメモリサイクルを開始するステップ
    と、 前記メモリサイクルに関連するアドレス信号をデコード
    するステップと、 もし前記アドレス信号が、前記メモリ制御装置に結合さ
    れたシステムメモリ内のアドレスロケーションに対応す
    れば、制御信号をアサートするステップと、 もし前記制御信号がアサートされなければ、前記バスイ
    ンタフェース装置に呼びかけて前記第２のバスで対応す
    るメモリサイクルを開始させるステップとを含む、バス
    インタフェース装置を動作するための方法。
  16. 【請求項１６】 もし前記制御信号がアサートされれ
    ば、前記バスインタフェース装置が前記第２のバスで前
    記対応するメモリサイクルを開始することを禁止するさ
    らなるステップを含む、請求項１５に記載のバスインタ
    フェース装置を動作するための方法。
  17. 【請求項１７】 前記アドレス信号をデコードする前記
    ステップは、前記メモリ制御装置内で実行される、請求
    項１５に記載のバスインタフェース装置を動作するため
    の方法。
  18. 【請求項１８】 ローカルバスと第２のバスとの間にイ
    ンタフェースを設けるバスインタフェース装置を動作す
    るための方法であって、入出力制御装置は前記ローカル
    バスに結合され、周辺デバイスは前記第２のバスに結合
    され、バスインタフェース装置を動作するための方法
    は、 前記ローカルバスで入出力サイクルを開始するステップ
    と、 前記入出力サイクルに関連するアドレス信号をデコード
    するステップと、 もし前記アドレス信号が前記入出力制御装置に関連する
    入出力スペース内のアドレスロケーションに対応すれ
    ば、制御信号をアサートするステップと、 もし前記制御信号がアサートされなければ、前記バスイ
    ンタフェース装置に呼びかけて前記第２のバスで対応す
    る入出力サイクルを開始させるステップとを含む、バス
    インタフェース装置を動作するための方法。
  19. 【請求項１９】 もし前記制御信号がアサートされれ
    ば、前記バスインタフェース装置が前記外部バスで前記
    対応する入出力サイクルを開始することを抑止するさら
    なるステップを含む、請求項１８に記載のバスインタフ
    ェース装置を動作するための方法。
  20. 【請求項２０】 前記アドレス信号をデコードする前記
    ステップは、前記入出力制御装置内で実行される、請求
    項１８に記載のバスインタフェース装置を動作するため
    の方法。
JP7121188A 1994-05-20 1995-05-19 コンピュータシステムおよびバスインタフェース装置を動作する方法 Withdrawn JPH0883236A (ja)

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JP2008159075A (ja) * 1999-02-23 2008-07-10 Renesas Technology Corp 集積回路及びそれを用いた情報処理装置
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