JPH088261B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH088261B2 JPH088261B2 JP63291451A JP29145188A JPH088261B2 JP H088261 B2 JPH088261 B2 JP H088261B2 JP 63291451 A JP63291451 A JP 63291451A JP 29145188 A JP29145188 A JP 29145188A JP H088261 B2 JPH088261 B2 JP H088261B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路に関し、特に駆動トランジス
タを内在した半導体集積回路に関するものである。The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit having a driving transistor therein.
（ロ）従来の技術 最近、周波数や信号レベルが異なり、相互に信号干渉
を生じやすい複数のブロックが同一半導体基板に集積さ
れた半導体集積回路が開発されて来ている。(B) Conventional Technology Recently, a semiconductor integrated circuit has been developed in which a plurality of blocks having different frequencies and signal levels and easily causing signal interference with each other are integrated on the same semiconductor substrate.
これは最近の動向として、多機能化のICをユーザーが
要求しているためである。その結果、本来相互干渉を生
じやすい回路は、別々のICで形成するのが今までの方法
であったが、この相互干渉の生じやすい回路を１チップ
化することで、更に多機能ICを追求する必要が半導体メ
ーカーにとって必要となった。This is because, as a recent trend, users are demanding multifunctional ICs. As a result, it has been the conventional method to form circuits that tend to cause mutual interference using separate ICs, but by pursuing a multi-function IC by integrating this circuit that tends to cause mutual interference into a single chip. It became necessary for semiconductor manufacturers to do so.
この一例としては特開昭59−84542号公報や特願昭63
−153122号等がある。これらはブロック間の相互干渉を
防止するものである。One example of this is JP-A-59-84542 and Japanese Patent Application No. 63-63.
-153122 and so on. These prevent mutual interference between blocks.
一方、第５図の如く、駆動トランジスタ（101）がこ
の近傍に形成されたブロックに何らかの影響を与える場
合がある。On the other hand, as shown in FIG. 5, the drive transistor (101) may have some influence on the block formed in the vicinity thereof.
第５図に於いて、半導体チップ（102）の周辺に設け
られた第１のパッド（103）と第２のパッド（104）があ
る。In FIG. 5, there are a first pad (103) and a second pad (104) provided around the semiconductor chip (102).
第１のパッド（103）は第１の配線（105）を介して、
NPN型の前記駆動トランジスタ（101）のコレクタ領域と
接続され、また第１のパッド（103）はこのパッドと接
続されたリードを介してランプやLED等の外付部品に接
続されている。The first pad (103) is connected via the first wiring (105),
The first pad (103) is connected to the collector region of the NPN drive transistor (101), and is also connected to an external component such as a lamp or LED via a lead connected to this pad.
また駆動トランジスタ（101）のエミッタ領域は、第
２の配線（106）を介して、グランドパッドとなる第２
のパッド（104）に接続されている。この第２のパッド
（104）は、第３の配線（107）を介して、半導体チップ
（102）に設けられた一点鎖線で示す第１のブロック（1
08）のグランドライン（109）に接続され、このグラン
ドライン（109）はこの第１のブロック（108）内に形成
された破線で示す分離領域（110）と電気的に接続して
いる。In addition, the emitter region of the drive transistor (101) is a second pad serving as a ground pad via the second wiring (106).
Connected to the pad (104). The second pad (104) is provided on the semiconductor chip (102) via the third wiring (107), and the first block (1)
08) ground line (109), and this ground line (109) is electrically connected to the isolation region (110) formed in the first block (108) indicated by the broken line.
前記駆動トランジスタ（101）は、一点鎖線で示す第
２のブロック（111）よりトリガーされて、動作状態と
なり、前記外付部品を駆動することができる。The drive transistor (101) is activated by being triggered by the second block (111) indicated by the alternate long and short dash line to drive the external component.
ここで第５図に示す黒丸は、電気的に接続された接続
部を示し、実線（112）は、駆動トランジスタ（101）と
第１のブロック（108）の下層に設けられた分離領域（1
10）が、サブストレートを介して接続されていることを
示す。Here, the black circles shown in FIG. 5 represent electrically connected connections, and the solid line (112) represents the drive transistor (101) and the isolation region (1) provided below the first block (108).
10) indicates that they are connected via the substrate.
（ハ）発明が解決しようとする課題 前述の構造に於いて、トリガーが入った瞬間に大電流
が流れると、第２の配線（106）の抵抗成分および駆動
トランジスタの飽和によって電圧が上昇し、この電圧上
昇によって、前記駆動トランジスタ（101）のコレクタ
−エミッタ間電圧は小さくなる。(C) Problem to be Solved by the Invention In the above structure, when a large current flows at the moment when the trigger is applied, the voltage rises due to the resistance component of the second wiring (106) and the saturation of the drive transistor, This increase in voltage reduces the collector-emitter voltage of the drive transistor (101).
従ってエミッタへ流れる電流は、少なくなる。そのた
めに流しきれなかった電流は、破線で示した分離領域
（110）やサブストレートを介して第１のブロック（10
8）等へ浸入し、このブロックの動作に影響を与える問
題があった。Therefore, the current flowing to the emitter is reduced. The current that could not be flown therethrough passes through the separation region (110) and the substrate indicated by the broken line to the first block (10).
8) There was a problem that it invaded into etc. and affected the operation of this block.
（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、駆動トランジス
タ（２）の周囲に設けられた分離領域（７）に、この駆
動トランジスタ（２）の出力を電気的に接続することで
解決するものである。(D) Means for Solving the Problems The present invention has been made in view of the above problems, and electrically outputs the output of the drive transistor (2) to an isolation region (7) provided around the drive transistor (2). The solution is to connect to.
（ホ）作用 第１のブロック（３）へ流れ出す電流は、駆動トラン
ジスタ（２）の周囲に設けられた分離領域（７）を水平
に横切るか、分離領域（７）と電気的に接続されたサブ
ストレートに流れるため、駆動トランジスタ（２）のエ
ミッタ電極（35）、第２の配線（11）がこの分離領域
（７）と接続されることで、前記リーク電流を吸い取る
ことができる。(E) Action The current flowing out to the first block (3) horizontally crosses the isolation region (7) provided around the driving transistor (2) or is electrically connected to the isolation region (7). Since the current flows to the substrate, the emitter electrode (35) of the drive transistor (2) and the second wiring (11) are connected to the isolation region (7), so that the leak current can be absorbed.
（ヘ）実施例 以下に本発明の実施例を図面を参照して説明する。(F) Example An example of the present invention will be described below with reference to the drawings.
第６図は本発明の半導体集積回路の概略的な平面図を
示すものである。FIG. 6 is a schematic plan view of the semiconductor integrated circuit of the present invention.
先ず半導体集積回路（１）には、半導体素子、例えば
トランジスタ、ダイオード、コンデンサおよび抵抗等が
通常の製造方法によって集積されている。その結果この
半導体集積回路（１）には複数のブロックが形成されて
いる。First, semiconductor elements such as transistors, diodes, capacitors and resistors are integrated in the semiconductor integrated circuit (1) by an ordinary manufacturing method. As a result, a plurality of blocks are formed in this semiconductor integrated circuit (1).
次に前記ブロックの中、あるいはブロック領域外に形
成される駆動トランジスタ（２）がある。Then there is the drive transistor (2) formed in the block or outside the block area.
この駆動トランジスタ（２）の周辺には、一点鎖線で
示した第１のブロック（３）および第２のブロック
（４）がある。Around the drive transistor (2), there are a first block (3) and a second block (4) indicated by a chain line.
ここで第１のブロック（３）は、本発明に於いて問題
となるリーク電流の浸入するブロックである。第２のブ
ロック（４）は、前記駆動トランジスタ（２）を駆動す
る信号が作られるブロックである。ただしこれらのブロ
ック以外からこの信号が作られても良い。またブロック
（５）で示したように、第１のブロック（３）および第
２のブロック（４）以外にも多数のブロックが形成され
ている。Here, the first block (3) is a block into which a leak current, which is a problem in the present invention, enters. The second block (4) is a block in which a signal for driving the drive transistor (2) is produced. However, this signal may be generated from other than these blocks. Further, as shown by the block (5), a large number of blocks are formed in addition to the first block (3) and the second block (4).
続いて、半導体集積回路（１）には、分離を目的と
し、サブストレートと同導電型であるＰ型の分離領域が
ある。Subsequently, the semiconductor integrated circuit (1) has a P-type isolation region having the same conductivity type as the substrate for the purpose of isolation.
ここでは、説明の都合上、第１のブロック（３）内に
形成される鎖線で示した分離領域（６）を第１の分離領
域とし、前記駆動トランジスタ（２）に隣接して形成さ
れる鎖線で示した分離領域（７）を第２の分離領域とす
る。Here, for convenience of description, the isolation region (6) formed in the first block (3) and indicated by a chain line is defined as the first isolation region, and is formed adjacent to the drive transistor (2). The separation area (7) indicated by the chain line is the second separation area.
続いて、第１のブロック（３）には、このブロック回
路のグランドライン（８）が設けてあり、黒丸で示した
コンタクトで前記第１の分離領域（６）とオーミックコ
ンタクトしている。もちろん各ブロックには、電源ライ
ンもグランドラインも延在されているが、図面では省略
する。Subsequently, the ground line (8) of this block circuit is provided in the first block (3), and the contact shown by the black circle makes ohmic contact with the first isolation region (6). Of course, each block has a power supply line and a ground line, but they are omitted in the drawing.
更に前記駆動トランジスタ（２）の入力側（コレク
タ）には、第１の配線（９）を介して半導体チップ
（１）の周辺に設けられた第１のパッド（10）があり、
前記駆動トランジスタ（２）の出力側（エミッタ）に
は、第２の配線（11）を介して半導体チップ（１）の周
辺に設けられたグランドパッドとなる第２のパッド（1
2）がある。Further, on the input side (collector) of the drive transistor (2), there is a first pad (10) provided around the semiconductor chip (1) via a first wiring (9),
On the output side (emitter) of the drive transistor (2), a second pad (1) serving as a ground pad is provided around the semiconductor chip (1) via a second wiring (11).
There is 2).
最後に、前記第２のパッド（12）と前記グランドライ
ン（８）とを接続する第３の配線（13）が設けられてい
る。Finally, a third wiring (13) is provided which connects the second pad (12) and the ground line (8).
ここで前記第２の配線（11）に示されている黒丸（1
4）は、駆動トランジスタ（２）のエミッタ電極とオー
ミックコンタクトしていることを示している。また実線
（15）は、第１の分離領域（６）と第２の分離領域
（７）が、サブストレートを介して接続されている事を
示す。Here, the black circles (1
4) shows that it is in ohmic contact with the emitter electrode of the driving transistor (2). The solid line (15) indicates that the first separation region (6) and the second separation region (7) are connected via the substrate.
本発明の特徴となる点は、前記駆動トランジスタ
（２）のエミッタ電極あるいは前記第２の配線（11）が
前記第２の分離領域（７）と電気的に接続されている点
にある。ここでは黒丸（16）でこのことを示している。A feature of the present invention is that the emitter electrode of the drive transistor (2) or the second wiring (11) is electrically connected to the second isolation region (7). Here, this is indicated by a black circle (16).
ここで第１のパッド（10）と電気的に接続されたリー
ドを介して、外付の電流供給手段（外付部品）によっ
て、この第１のパッド（10）に大電流が流れたと仮定す
る。Here, it is assumed that a large current has flowed to the first pad (10) by an external current supply means (external component) via a lead electrically connected to the first pad (10). .
すると第２の配線（11）の抵抗成分および駆動トラン
ジスタの飽和によって駆動トランジスタ（２）の駆動能
力は低下し、前記大電流の内、流しきれなくなった電流
は、第２の分離領域（７）へ水平方向に浸入するか、ま
たはサブストレートへ流れ、第１のブロック（３）へ浸
入しようとする。Then, due to the resistance component of the second wiring (11) and the saturation of the driving transistor, the driving ability of the driving transistor (2) is reduced, and the current which cannot be completely flowed out of the large current flows into the second separation region (7). To the first block (3) or to flow into the substrate and try to penetrate into the first block (3).
この時前記第２の配線（11）は、前記第２の分離領域
（７）と電気的に接続されているため、前記駆動トラン
ジスタ（２）より前記第１のブロック（３）へ流れ込む
電流における分離領域およびサブストレートの抵抗分よ
りは、第２の配線（11）の抵抗分の方が小さくなるの
で、前記第２の分離領域（７）へ水平方向に流れ込む電
流およびサブストレートへ流れ込む電流は、前記第２の
配線（11）へ流れる。従って第１のブロック（３）には
電流が流れ込まなくなる。At this time, since the second wiring (11) is electrically connected to the second isolation region (7), the current flowing from the drive transistor (2) into the first block (3) is Since the resistance of the second wiring (11) is smaller than the resistance of the isolation region and the substrate, the current flowing horizontally into the second isolation region (7) and the current flowing into the substrate are , To the second wiring (11). Therefore, no current flows into the first block (3).
次に第１図乃至第４図を参照しながら本発明の特徴と
なる駆動トランジスタ（２）と分離領域（７）について
具体的に説明をする。Next, the drive transistor (2) and the isolation region (7), which are the features of the present invention, will be specifically described with reference to FIGS. 1 to 4.
第１図はこの平面図であり、第２図は第１図のＡ−
Ａ′線における断面図である。FIG. 1 is this plan view, and FIG. 2 is A- of FIG.
It is sectional drawing in the A'line.
先ずＰ型の半導体基板（21）上には、Ｎ型のエピタキ
シャル層（22）が積層されており、このエピタキシャル
層（22）と前記半導体基板（21）との間には、N+型の埋
込み層（23）が多数設けてある。First, an N type epitaxial layer (22) is laminated on a P type semiconductor substrate (21), and an N + type epitaxial layer (22) is provided between the epitaxial layer (22) and the semiconductor substrate (21). A large number of buried layers (23) are provided.
この埋込み層（23）の周囲には、前記エピタキシャル
層（22）表面より前記半導体基板（21）に到達するＰ型
の分離領域（24）が形成されている。Around the buried layer (23), a P-type isolation region (24) reaching the semiconductor substrate (21) from the surface of the epitaxial layer (22) is formed.
従ってこの分離領域（24）によって囲まれたアイラン
ドが多数形成され、この中に、前述した半導体集積回路
（１）のブロックが集積化される。Therefore, a large number of islands surrounded by the isolation regions (24) are formed, and the blocks of the semiconductor integrated circuit (1) described above are integrated therein.
この内の１つのアイランドが第１図の実線で示す（2
5）である。このアイランド（25）の周囲には、分離領
域（24）によって囲まれたダミーアイランド（26）が形
成されている。One of these islands is shown by the solid line in Figure 1 (2
5). A dummy island (26) surrounded by the isolation region (24) is formed around the island (25).
次に、前記アイランド（25）の中には、Ｐ型のベース
領域（27）およびＮ型のエミッタ領域（28）が通常の拡
散法で形成され、コレクタとなるエピタキシャル層（2
2）には、N+型のコレクタコンタクト領域（29）が形成
される。Next, in the island (25), a P-type base region (27) and an N-type emitter region (28) are formed by a normal diffusion method to form an epitaxial layer (2
In 2), an N + type collector contact region (29) is formed.
続いて、前記半導体基板表面には、例えばシリコン酸
化膜の如き第１層目の絶縁膜（30）が形成され、この絶
縁膜（30）上には、一点鎖線で示す第１層目の電極が形
成されている。Subsequently, a first-layer insulating film (30) such as a silicon oxide film is formed on the surface of the semiconductor substrate, and a first-layer electrode indicated by a chain line is formed on the insulating film (30). Are formed.
コレクタ電極（31）は、×印で示すコレクタコンタク
ト（32）を介してコレクタ領域（29）とコンタクトさ
れ、右へ延在されており、第６図の如く第１のパッド
（10）と接続されている。ベース電極（33）は、×印で
示すベースコンタクト（34）を介してベース領域（27）
とコンタクトされており、上方へ延在され、第６図の如
く第２のブロック（４）へ伸びている。エミッタ電極
（35），（36）は、前記ベース電極（33）と前記コレク
タ電極（31）とのショートを防止するために２つに分割
されている。左側の電極（35）は、×印で示したエミッ
タコンタクト（37）を介してエミッタ領域（28）とコン
タクトし、また分離領域（24）にもコンタクトしてい
る。そして左側に延在されて、第６図の第２のパッド
（12）と接続されている。右上に設けられた電極（36）
は、単に分離領域（24）とコンタクトしている。The collector electrode (31) is in contact with the collector region (29) through the collector contact (32) shown by X and extends to the right, and is connected to the first pad (10) as shown in FIG. Has been done. The base electrode (33) is connected to the base region (27) through the base contact (34) shown by X.
, And extends upwardly to the second block (4) as shown in FIG. The emitter electrodes (35) and (36) are divided into two in order to prevent a short circuit between the base electrode (33) and the collector electrode (31). The electrode (35) on the left side is in contact with the emitter region (28) through the emitter contact (37) shown by X, and is also in contact with the separation region (24). Then, it is extended to the left side and connected to the second pad (12) in FIG. Electrodes provided on the upper right (36)
Are only in contact with the isolation region (24).
更に半導体基板表面に第２の絶縁膜（38）が形成さ
れ、この第２の絶縁膜（38）上に、更に第２層目のエミ
ッタ電極（39）が形成されている。Further, a second insulating film (38) is formed on the surface of the semiconductor substrate, and a second-layer emitter electrode (39) is further formed on the second insulating film (38).
この第２のエミッタ電極（39）は、２分割された第１
層目のエミッタ電極（35），（36）をコンタクトし、左
上の電極（36）の電流吸い取りを可能としたものであ
る。This second emitter electrode (39) is divided into two first electrodes.
By making contact with the emitter electrodes (35) and (36) of the layer, it is possible to absorb the current from the upper left electrode (36).
最後に、樹脂等のジャケットコートが施され、パッシ
ベートされている。Finally, a jacket coat of resin or the like is applied and passivated.
次に第３図および第４図を用いて説明する。第３図は
駆動トランジスタ（２）の平面図であり、第４図は第３
図のＢ−Ｂ′線における断面図である。Next, description will be made with reference to FIGS. 3 and 4. FIG. 3 is a plan view of the driving transistor (2), and FIG.
It is sectional drawing in the BB 'line of a figure.
本実施例では、半導体チップ（１）周辺に設けられた
第１のパッド（10）と第２のパッド（12）を近接させ、
このパッド（10），（12）間に駆動トランジスタ（２）
が設けてある。In this embodiment, the first pad (10) and the second pad (12) provided around the semiconductor chip (1) are brought close to each other,
Drive transistor (2) between the pads (10) and (12)
Is provided.
基本的には第１図および第２図と同じであるので、こ
こでは異なる部分だけ述べておく。Since it is basically the same as FIG. 1 and FIG. 2, only different parts will be described here.
第４図からも解る通り、分離領域（51）が、第２のパ
ッド（12）の下に設けられ、実質的に第２のパッド（1
2）の全領域に設けられ、この領域だけで、第１層目の
エミッタ電極（52）とコンタクトしている。更に第２層
目に形成されている電極（12）は、第１図における第２
層目のエミッタ電極（39）と第２のパッド（12）の２つ
の役割をするものである。一方、第１層目のコレクタ電
極（53）は、前記第１のパッド（10）下まで延在され、
このパッド（10）とオーミックコンタクトしている。As can be seen from FIG. 4, the isolation region (51) is provided below the second pad (12) and is substantially the second pad (1).
It is provided in the entire region of 2), and only this region is in contact with the emitter electrode (52) of the first layer. Further, the electrode (12) formed on the second layer is the second electrode shown in FIG.
It serves as the emitter electrode (39) of the second layer and the second pad (12). On the other hand, the collector electrode (53) of the first layer extends below the first pad (10),
It is in ohmic contact with this pad (10).
従って、第６図における第１の配線（９）および第２
の配線（11）を無くすことができる。特に第２の配線
（11）を無くすことで、この配線（11）の抵抗分を無く
すことができるので、エミッタ電圧の上昇も防止でき、
しかも駆動トランジスタの飽和によるリーク電流が生じ
た場合でもこの電流を最短で吸い取ることができる。Therefore, the first wiring (9) and the second wiring in FIG.
Wiring (11) can be eliminated. In particular, by eliminating the second wiring (11), the resistance of this wiring (11) can be eliminated, so that the rise of the emitter voltage can be prevented,
Moreover, even if a leak current is generated due to the saturation of the drive transistor, this current can be absorbed in the shortest time.
（ト）発明の効果 以上の説明からも明らかな如く、駆動トランジスタ
（２）の周囲に設けられた分離領域（24）とこの駆動ト
ランジスタ（２）のエミッタ電極（35）をオーミックコ
ンタクトすることで、この駆動トランジスタ（２）から
のリーク電流を吸収でき、この駆動トランジスタ（２）
の近傍に設けられたブロックの干渉を防止できる。(G) Effect of the Invention As is clear from the above description, the ohmic contact is made between the isolation region (24) provided around the driving transistor (2) and the emitter electrode (35) of the driving transistor (2). , The leakage current from this drive transistor (2) can be absorbed, and this drive transistor (2)
It is possible to prevent interference of blocks provided in the vicinity of.
また駆動トランジスタ（２）に周囲に、ダミーアイラ
ンド（22）を設けることで、このダミーアイランドの抵
抗成分によって、水平方向へ流れるリーク電流を抑制で
きる。従って更にブロック干渉を防止できる。Further, by providing the dummy island (22) around the drive transistor (2), the leak current flowing in the horizontal direction can be suppressed by the resistance component of the dummy island. Therefore, block interference can be further prevented.
更に、第３図の如くこの駆動トランジスタ（２）を第
１のパッド（10）と第２のパッド（12）との間に設ける
ことで、分離領域（51）を介しての電流吸い取り能力を
更に向上できる。Further, as shown in FIG. 3, by providing the drive transistor (2) between the first pad (10) and the second pad (12), the current absorption capability via the isolation region (51) is improved. It can be further improved.
第１図は本発明の半導体集積回路の中の駆動トランジス
タを示す平面図、第２図は第１図のＡ−Ａ′線における
断面図、第３図は本発明の他の実施例である半導体集積
回路の中の駆動トランジスタを示す平面図、第４図は第
３図のＢ−Ｂ′線における断面図、第５図は従来の半導
体集積回路の概略平面図、第６図は本発明の半導体集積
回路の概略平面図である。1 is a plan view showing a driving transistor in a semiconductor integrated circuit of the present invention, FIG. 2 is a sectional view taken along the line AA 'in FIG. 1, and FIG. 3 is another embodiment of the present invention. FIG. 4 is a plan view showing a driving transistor in a semiconductor integrated circuit, FIG. 4 is a sectional view taken along the line BB ′ of FIG. 3, FIG. 5 is a schematic plan view of a conventional semiconductor integrated circuit, and FIG. 2 is a schematic plan view of the semiconductor integrated circuit of FIG.
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 29/73 Ｈ０１Ｌ 27/06 １０１ Ｂ Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 27/06 29/73 H01L 27/06 101 B
Claims (2)
ランジスタと、 前記駆動トランジスタのエミッタ領域と電気的に接続さ
れ、配線を介して接続されたGNDパッドと、 この駆動トランジスタのコレクタ領域と電気的に接続さ
れたVCCパッドと、 この駆動トランジスタの周辺に設けられたブロックとを
少なくとも備えた半導体集積回路であり、 前記駆動トランジスタの分離領域と隣接して周囲を囲
み、更にこの分離領域の周囲をある距離隔てて別の分離
領域で囲むことでＮ型のダミーアイランドが設けられ、
これにより前記ブロックと前記駆動トランジスタとの間
には、前記分離領域および前記ダミーアイランドが配置
され、前記エミッタ電極が前記ブロックと前記駆動トラ
ンジスタとの間にある前記分離領域とコンタクトしたこ
とを特徴とする半導体集積回路。1. A NPN drive transistor surrounded by a P type isolation region, a GND pad electrically connected to an emitter region of the drive transistor and connected via a wiring, and a collector of the drive transistor. A semiconductor integrated circuit having at least a VCC pad electrically connected to a region and a block provided around the driving transistor, surrounding the periphery adjacent to the isolation region of the driving transistor, and further separating the isolation. An N-type dummy island is provided by surrounding the region with a certain distance and another isolation region.
Thus, the isolation region and the dummy island are arranged between the block and the drive transistor, and the emitter electrode is in contact with the isolation region between the block and the drive transistor. Integrated semiconductor circuit.
ランジスタと、 前記駆動トランジスタを囲んだ分離領域上に設けられた
GNDパッドと、駆動トランジスタのエミッタ領域と電気
的に接続され、前記GNDパッドと電気的に接続されその
下層に設けられたエミッタ電極と、 この駆動トランジスタのコレクタ領域と電気的に接続さ
れたVCCパッドと、 この駆動トランジスタの周辺に設けられたブロックとを
少なくとも備えた半導体集積回路であり、 前記駆動トランジスタの分離領域と隣接して周囲を囲
み、更にこの分離領域の周囲をある距離隔てて別の分離
領域で囲むことでＮ型のダミーアイランドが設けられ、
前記エミッタ電極は下層に設けられた前記駆動トランジ
スタを囲む分離領域とコンタクトされることを特徴とす
る半導体集積回路。2. An NPN-type drive transistor surrounded by a P-type isolation region, and provided on the isolation region surrounding the drive transistor.
A GND pad, an emitter electrode electrically connected to the emitter region of the drive transistor, electrically connected to the GND pad and provided in the lower layer, and a VCC pad electrically connected to the collector region of the drive transistor. And a block provided in the periphery of the drive transistor, the semiconductor integrated circuit including at least a block provided around the drive transistor, surrounding the periphery adjacent to the isolation region of the drive transistor, and further separating the periphery of the isolation region with a certain distance. An N-type dummy island is provided by surrounding it with an isolation region,
The semiconductor integrated circuit according to claim 1, wherein the emitter electrode is in contact with an isolation region surrounding the driving transistor provided in a lower layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291451A JPH088261B2 (en) | 1988-11-17 | 1988-11-17 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291451A JPH088261B2 (en) | 1988-11-17 | 1988-11-17 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137232A JPH02137232A (en) | 1990-05-25 |
| JPH088261B2 true JPH088261B2 (en) | 1996-01-29 |
Family
ID=17769038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291451A Expired - Lifetime JPH088261B2 (en) | 1988-11-17 | 1988-11-17 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088261B2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731173A (en) * | 1980-08-01 | 1982-02-19 | Sanyo Electric Co Ltd | Semiconductor device |
| JPS5984542A (en) * | 1982-11-08 | 1984-05-16 | Nec Corp | High-frequency semiconductor integrated circuit |
| JPS61234075A (en) * | 1985-04-10 | 1986-10-18 | Sanyo Electric Co Ltd | Semiconductor integrated circuit for driving coil load |
-
1988
- 1988-11-17 JP JP63291451A patent/JPH088261B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731173A (en) * | 1980-08-01 | 1982-02-19 | Sanyo Electric Co Ltd | Semiconductor device |
| JPS5984542A (en) * | 1982-11-08 | 1984-05-16 | Nec Corp | High-frequency semiconductor integrated circuit |
| JPS61234075A (en) * | 1985-04-10 | 1986-10-18 | Sanyo Electric Co Ltd | Semiconductor integrated circuit for driving coil load |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02137232A (en) | 1990-05-25 |
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