JPH0821617B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH0821617B2 JPH0821617B2 JP63291450A JP29145088A JPH0821617B2 JP H0821617 B2 JPH0821617 B2 JP H0821617B2 JP 63291450 A JP63291450 A JP 63291450A JP 29145088 A JP29145088 A JP 29145088A JP H0821617 B2 JPH0821617 B2 JP H0821617B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路に関し、特に信号干渉を防止
した半導体集積回路に関するものである。TECHNICAL FIELD The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit in which signal interference is prevented.
（ロ）従来の技術 一般に半導体チップの相互の干渉を防止する技術とし
ては、例えば特開昭59-84542号公報がある。(B) Conventional Technology As a technology for preventing mutual interference of semiconductor chips, for example, there is JP-A-59-84542.
この公報で述べられている半導体集積回路（51）は、
夫々取扱う周波数や信号レベルが異なる回路ブロックが
複数個集積されているものである。The semiconductor integrated circuit (51) described in this publication is
A plurality of circuit blocks having different frequencies and signal levels to be handled are integrated.
第４図の如く、P-型の半導体基板（52）があり、この
半導体基板（52）上にはＮ型の領域（53）、例えばエピ
タキシャル層が形成される。As shown in FIG. 4, there is a P − type semiconductor substrate (52), and an N type region (53), for example, an epitaxial layer is formed on this semiconductor substrate (52).
このエピタキシャル層（53）内には、例えばトランジ
スタ、ダイオード、コンデンサおよび抵抗等が集積さ
れ、前述の回路ブロックが構成されている。In the epitaxial layer (53), for example, transistors, diodes, capacitors, resistors and the like are integrated to form the above-mentioned circuit block.
この回路ブロックの周辺には、高濃度のP+型領域（5
4）が設けられ、このP+型領域（54）は、前記Ｎ型の領
域（53）上に設けられた絶縁膜（55）の開口部（56）を
介してグランドライン（57）と電気的に接続されてい
た。A high concentration P + type region (5
4) is provided, and the P + type region (54) is electrically connected to the ground line (57) through the opening (56) of the insulating film (55) provided on the N type region (53). Were connected to each other.
第４図では、左端のＮ型領域（53）が第１の回路ブロ
ック（58）であり、右端のＮ型領域（53）が第２の回路
ブロック（59）である。従って電流は矢印の如く流れ相
互干渉を防止している。In FIG. 4, the N-type region (53) at the left end is the first circuit block (58), and the N-type region (53) at the right end is the second circuit block (59). Therefore, the currents flow as shown by the arrows to prevent mutual interference.
（ハ）発明が解決しようとする課題 前述の構成に於いて、相互干渉を発生するリーク電流
が吸収しきれず、例えば第１の回路ブロック（58）より
第２の回路ブロック（59）へ前記リーク電流が浸入し、
相互干渉を発生させる問題は未だ残っていた。(C) Problems to be Solved by the Invention In the above-mentioned configuration, the leak currents that cause mutual interference cannot be completely absorbed, and for example, the leak from the first circuit block (58) to the second circuit block (59). Current intrudes,
The problem of causing mutual interference still remained.
これはリーク電流量が多くなると、P+型領域（54）に
流れる電流量が多くなり、その結果グランドラインのイ
ンピーダンスによりP+型領域の電位が上昇してしまうた
めである。This is because as the leak current amount increases, the current amount flowing in the P + type region (54) also increases, and as a result, the potential of the P + type region increases due to the impedance of the ground line.
電位が上昇するリーク電流を完全に吸収できず、例え
ば半導体基板（52）を介して第２の回路ブロック（59）
へ浸入してしまう結果となる。The leak current whose potential rises cannot be completely absorbed, and for example, the second circuit block (59) is provided via the semiconductor substrate (52).
Will result in the
（ニ）課題を解決するための手段 本発明は前述の問題点に鑑みてなされ、第１のブロッ
ク（11）と第２のブロック（12）を夫々囲んだ第１のダ
ミーアイランド（13）と第２のダミーアイランド（14）
を設け、この第１のダミーアイランド（13）と第２のダ
ミーアイランド（14）を電源電圧（Vcc）とする。また
この第１のダミーアイランド（13）と第２のダミーアイ
ランド（14）との間には分離領域（15）を設け、この分
離領域（15）はグランド電圧（GND）とすることで解決
するものである。(D) Means for Solving the Problems The present invention has been made in view of the above problems, and includes a first dummy island (13) surrounding a first block (11) and a second block (12), respectively. Second dummy island (14)
Are provided, and the first dummy island (13) and the second dummy island (14) are used as the power supply voltage (Vcc). In addition, an isolation region (15) is provided between the first dummy island (13) and the second dummy island (14), and this isolation region (15) is set to the ground voltage (GND) to solve the problem. It is a thing.
（ホ）作用 前記分離領域（15）をGNDとし、第１のダミーアイラ
ンド（13）と第２のダミーアイランド（14）とをVccと
することで、第１のダミーアイランド（13）第２のダミ
ーアイランド（14）の周囲には空乏層が形成される。(E) Action By setting the isolation region (15) to GND and the first dummy island (13) and the second dummy island (14) to Vcc, the first dummy island (13) and the second dummy island (13) A depletion layer is formed around the dummy island (14).
この空乏層は、前記第１のダミーアイランド（13）と
第２のダミーアイランド（14）を横切って分離領域（1
5）で吸収されるリーク電流の発生を抑制する。The depletion layer crosses the first dummy island (13) and the second dummy island (14) to form an isolation region (1
Suppresses the generation of leakage current absorbed in 5).
その為、分離領域（15）のリーク電流吸収量はこの分
減少をするので電位上昇を防ぐことができる。Therefore, the amount of leakage current absorbed in the isolation region (15) is reduced by this amount, and the potential rise can be prevented.
従って半導体基板（２）を介して第２のブロック（1
2）および第１のブロック（11）へ浸入する電流を、前
記分離領域（15）で効率良く吸収できる。Therefore, through the semiconductor substrate (2), the second block (1
The current penetrating into 2) and the first block (11) can be efficiently absorbed in the separation region (15).
（ヘ）実施例 以下に本発明の半導体集積回路（１）を図面を参照し
ながら詳述する。(F) Example A semiconductor integrated circuit (1) of the present invention will be described in detail below with reference to the drawings.
第１図は第１の実施例であり、半導体ICの中の一領域
を平面図で示したものであり、第２図は第１図のA-A′
線における断面図である。FIG. 1 shows the first embodiment, which is a plan view showing one region in the semiconductor IC, and FIG. 2 shows AA 'in FIG.
It is sectional drawing in a line.
先ず第２図より、Ｐ型の半導体基板（２）があり、こ
の半導体基板（２）上にはエピタキシャル成長させたＮ
型のエピタキシャル層（３）がある。First, as shown in FIG. 2, there is a P-type semiconductor substrate (2), and an epitaxially grown N substrate is formed on this semiconductor substrate (2).
There is an epitaxial layer (3) of the type.
このエピタキシャル層（３）と前記半導体基板（２）
との間に形成されるN+型の埋込み層（４）があり、この
埋込み層（４）の周囲には、前記エピタキシャル層
（３）表面より、前記半導体基板（２）に到達するよう
に形成されるP+型の分離領域（５）がある。そしてこの
分離領域（５）によって複数の島領域（６）が形成され
る。This epitaxial layer (3) and the semiconductor substrate (2)
There is an N + -type buried layer (4) formed between the buried layer (4) and the periphery of the buried layer (4) so as to reach the semiconductor substrate (2) from the surface of the epitaxial layer (3). There is a P + type isolation region (5) formed. Then, a plurality of island regions (6) are formed by this separation region (5).
前記島領域（６）には、通常の半導体の製造方法によ
って作り込まれるトランジスタ、ダイオード、コンデン
サおよび抵抗等があり、前記エピタキシャル層（３）表
面の絶縁膜（７）を介して前記トランジスタ、ダイオー
ド、コンデンサおよび抵抗等と電気的に接続される配線
が設けられる。The island region (6) has a transistor, a diode, a capacitor, a resistor, etc., which are formed by an ordinary semiconductor manufacturing method, and the transistor, the diode are provided through the insulating film (7) on the surface of the epitaxial layer (3). A wiring electrically connected to the capacitor, the resistor, and the like is provided.
ここで前記配線を形成する金属電極は、２層構造を採
用しており、前記トランジスタ、ダイオード、コンデン
サおよび抵抗等をつなぐ配線は、実質的に第１層目に形
成され、クロスを生じる領域のみを第２層目に形成して
いる。また後述するが、シールド電極は第２層目に形成
されている。Here, the metal electrode forming the wiring has a two-layer structure, and the wiring connecting the transistors, diodes, capacitors, resistors, etc. is substantially formed in the first layer, and only in the area where a cross occurs. Is formed on the second layer. As will be described later, the shield electrode is formed on the second layer.
以上の構成によって本半導体集積回路（１）が形成さ
れ、この平面図を第１図に示す。This semiconductor integrated circuit (1) is formed by the above structure, and its plan view is shown in FIG.
先ず破線で囲まれる方形状の領域が第１のブロック
（11）と第２のブロック（12）である。First, the rectangular regions surrounded by broken lines are the first block (11) and the second block (12).
このブロック（11），（12）内には、前述のように半
導体素子が集積化され、これらの半導体素子を電気的に
接続する配線、また半導体素子を形成する際に形成され
る拡散領域が描かれるべきであるが、ここでは省略をし
た。In the blocks (11) and (12), the semiconductor elements are integrated as described above, and the wiring for electrically connecting these semiconductor elements and the diffusion region formed when the semiconductor elements are formed are formed. It should be drawn, but omitted here.
次にこの第１のブロック（11）と第２のブロック（1
2）との周囲には、２本の破線間に設けられたＮ型のダ
ミーアイランド（13），（14）があり、詳しくは前記第
１のブロック（11）には第１のダミーアイランド（13）
が、前記第２のブロック（12）には第２のダミーアイラ
ンド（14）がある。Next, the first block (11) and the second block (1
2) and N-type dummy islands (13) and (14) provided between the two broken lines are provided around the first block (11). 13)
However, there is a second dummy island (14) in the second block (12).
続いて前記第１のダミーアイランド（13）と前記第２
のダミーアイランド（14）との間には、P+型の分離領域
（15）がある。Then, the first dummy island (13) and the second dummy island (13)
A P + type isolation region (15) is provided between the dummy island (14) and the dummy island (14).
続いて前記第１のダミーアイランド（13）上には、絶
縁膜（７）のコンタクト孔を介して、この第１のダミー
アイランド（13）と電気的に接続される第１の電源ライ
ン（16）がある。また前記第２のダミーアイランド（1
4）上には、前述と同様に第２の電源ライン（17）があ
る。Then, on the first dummy island (13), a first power supply line (16) electrically connected to the first dummy island (13) through a contact hole of the insulating film (7). ). The second dummy island (1
4) Above, there is a second power supply line (17) as before.
この第１の電源ライン（16）と第２の電源ライン（1
7）は、半導体チップ（１）の周辺に設けられた電源パ
ッド（18）へ延在されている。そして夫々のブロック内
に、パッドより延在された別々の配線により電源を供給
している。The first power line (16) and the second power line (1
7) extends to a power supply pad (18) provided around the semiconductor chip (1). Then, power is supplied to each block by separate wiring extending from the pad.
続いて前記分離領域（15）上には、絶縁膜（７）のコ
ンタクト孔を介して、前記分離領域（15）と電気的に接
続された第１のグランドライン（19）がある。Then, on the isolation region (15), there is a first ground line (19) electrically connected to the isolation region (15) through the contact hole of the insulating film (7).
このグランドライン（19）は、半導体チップ（１）の
周辺に設けられた第１のグランドパッド（20）へ延在さ
れている。The ground line (19) extends to the first ground pad (20) provided around the semiconductor chip (1).
続いて半導体チップ（１）の周辺に設けられた第２の
グランドパッド（21）より延在されているグランドライ
ン（22），（23）は、第１のブロック（11）の左側と、
第２のブロック（12）の右側に設けられ回路のグランド
ラインとして機能している。Subsequently, the ground lines (22) and (23) extending from the second ground pad (21) provided around the semiconductor chip (1) are provided on the left side of the first block (11),
It is provided on the right side of the second block (12) and functions as a circuit ground line.
ここで第２のブロック（12）へ延在されるグランドラ
イン（23）は、途中で前記第１のグランドライン（19）
と交差するので、×印で示したコンタクト孔（24），
（25）を介して第２層目に回避している。Here, the ground line (23) extending to the second block (12) is in the middle of the first ground line (19).
Since it intersects with the contact hole (24),
It avoids the second layer via (25).
更に第１のブロック（11）と第２のブロック（12）上
を全て被覆している第１のシールド電極（26）と第２の
シールド電極（27）がある。Further, there are a first shield electrode (26) and a second shield electrode (27) which cover the entire surface of the first block (11) and the second block (12).
ここで第１のシールド電極（26）と第２のシールド電
極（27）は、第１図では実線で示されており、第２層目
に形成されている。この第１のシールド電極（26）と第
２のシールド電極（27）は、夫々下側辺より延在され
て、前記第１のグランドパッド（20）と電気的に接続さ
れている。Here, the first shield electrode (26) and the second shield electrode (27) are shown by the solid line in FIG. 1 and are formed on the second layer. The first shield electrode (26) and the second shield electrode (27) respectively extend from the lower side and are electrically connected to the first ground pad (20).
ここで前記シールド電極（26），（27）は、第２層目
に形成されているので、×印で示したコンタクト孔（2
8）を介して、第１層目の電極と接続されている。Here, since the shield electrodes (26) and (27) are formed on the second layer, the contact holes (2
It is connected to the electrode of the first layer via 8).
本発明の特徴とする点は、前記第１のダミーアイラン
ド（13）、第２のダミーアイランド（14）および分離領
域（15）にある。The features of the present invention reside in the first dummy island (13), the second dummy island (14), and the isolation region (15).
第１のダミーアイランド（13）と第２のダミーアイラ
ンド（14）は、電源ラインVccに接続され、分離領域（1
5）はグランドラインGNDに接続されているために、分離
領域（15）と第１のダミーアイランド（13）、分離領域
（15）と第２のダミーアイランド（14）は逆バイアスさ
れる。The first dummy island (13) and the second dummy island (14) are connected to the power supply line Vcc, and the isolation region (1
Since 5) is connected to the ground line GND, the isolation region (15) and the first dummy island (13) and the isolation region (15) and the second dummy island (14) are reverse biased.
その結果、分離領域（15）と第１のダミーアイランド
（13）の接合領域および分離領域（15）と第２のダミー
アイランド（14）の接合領域には空乏層が形成される。As a result, a depletion layer is formed in the junction region between the isolation region (15) and the first dummy island (13) and in the junction region between the isolation region (15) and the second dummy island (14).
そして第１のブロック（11）より第２図の矢印アの方
向へ流れる電流は空乏層抑えられる。また第２のブロッ
ク（12）より第２図の矢印イの方向へ流れる電流は空乏
層で抑えられる。そのためにここで述べた電流は、分離
領域（15）へ流れないので、この分離領域（15）の電圧
上昇は抑えられる。The depletion layer suppresses the current flowing from the first block (11) in the direction of arrow A in FIG. Further, the current flowing from the second block (12) in the direction of arrow A in FIG. 2 is suppressed by the depletion layer. Therefore, the current described here does not flow to the isolation region (15), so that the voltage increase in the isolation region (15) is suppressed.
従って電位上昇を抑制した分離領域（15）は、半導体
基板（２）中を隣接するブロックへ流れ込むリーク電流
を矢印のウ，エの如く、完全に吸い出すことができる。Therefore, the isolation region (15) in which the potential rise is suppressed can completely absorb the leakage current flowing into the adjacent block in the semiconductor substrate (2) as indicated by arrows c and d.
一方、前記シールド電極（26），（27）は、不要輻射
を防止すると共にブロック内の分離領域とオーミックコ
ンタクトし電位上昇を防ぎ、更に相互干渉を防止できる
ものである。On the other hand, the shield electrodes (26) and (27) are capable of preventing unnecessary radiation, making ohmic contact with the isolation region in the block to prevent a potential rise, and further preventing mutual interference.
またブロックの回路用パッド（21）とリーク吸収用の
パッド（20）とを別々にして、リーク電流の帰還を防止
している。In addition, the circuit pad (21) of the block and the leak absorbing pad (20) are separated to prevent the leak current from returning.
第３図は本発明の第２の実施例であり、第１図と基本
的に同じであるので断面図は省略をした。FIG. 3 shows a second embodiment of the present invention, and since it is basically the same as FIG. 1, its sectional view is omitted.
第１の電源ライン（16）と第２の電源ライン（17）を
別々のパッド、つまり第１の電源パッド（31）と第２の
電源パッド（32）に接続している。The first power supply line (16) and the second power supply line (17) are connected to different pads, that is, the first power supply pad (31) and the second power supply pad (32).
また第１のブロック（11）の左側、第２のブロック
（12）の右側に設けられたグランドライン（22），（2
3）を、別々のグランドパッド（33），（34）に接続し
ている。The ground lines (22), (2) provided on the left side of the first block (11) and on the right side of the second block (12).
3) is connected to separate ground pads (33) and (34).
ここでは、第１のブロック（11）と第２のブロック
（12）の電源ラインとグランドラインとを別々にしてい
るので、第１のブロックと第２のブロックの変動が他の
ブロックへ伝わらない構成となっている。Here, since the power supply line and the ground line of the first block (11) and the second block (12) are separated, the fluctuations of the first block and the second block are not transmitted to other blocks. It is composed.
（ト）発明の効果 以上の説明からも明らかな如く、第１のブロック（1
1）と第２のブロック（１）との間に、空乏層が形成さ
れている第１のダミーアイランド（13）と第２のダミー
アイランド（14）を設けることで、エピタキシャル層内
を横方向へ横切り分離領域（15）へ流れる電流を防止し
ている。(G) Effect of the Invention As is clear from the above description, the first block (1
By providing the first dummy island (13) and the second dummy island (14) in which the depletion layer is formed between 1) and the second block (1), the lateral direction in the epitaxial layer is increased. The current flowing to the isolation region (15) is cut off.
そのため、相互干渉を発生する半導体基板（３）内の
リーク電流を、相対するブロックへ流れる前に、完全に
吸収することができる。Therefore, the leak current in the semiconductor substrate (3) which causes mutual interference can be completely absorbed before flowing to the opposing block.
従って半導体チップ内に形成された複数のブロックの
内、相互干渉を発生するブロック間に、本構成を取入る
ことで、相互干渉に弱い高周波回路等を１チップに集積
化することが可能となる。またこの方法は、上下左右、
どのブロックにも適用可能であり応用範囲が広い。Therefore, by incorporating this configuration between the blocks that generate mutual interference among the plurality of blocks formed in the semiconductor chip, it becomes possible to integrate a high-frequency circuit, which is vulnerable to mutual interference, into one chip. . In addition, this method
It can be applied to any block and has a wide range of applications.
第１図は本発明の第１の実施例である半導体集積回路の
平面、第２図は第１図のA-A′線における断面図、第３
図は本発明の第２の実施例である半導体集積回路の平面
図、第４図は従来の半導体集積回路の断面図である。1 is a plan view of a semiconductor integrated circuit according to a first embodiment of the present invention, FIG. 2 is a sectional view taken along the line AA 'in FIG. 1, and FIG.
FIG. 4 is a plan view of a semiconductor integrated circuit according to a second embodiment of the present invention, and FIG. 4 is a sectional view of a conventional semiconductor integrated circuit.
Claims (2)
ブロックおよび第２のブロックと、 この第１のブロックを囲んだ第１のダミーアイランド
と、 前記第２のブロックを囲んだ第２のダミーアイランド
と、 前記第１のダミーアイランドと第２のダミーアイランド
との間に設けられた分離領域とを備え、 前記第１のダミーアイランドと前記第２のダミーアイラ
ンドのそれぞれの抵抗成分により、前記第１のブロック
と前記第２のブロックとの相互干渉を防止したことを特
徴とした半導体集積回路。1. A first block and a second block integrated adjacently in a semiconductor substrate, a first dummy island surrounding the first block, and a first dummy island surrounding the second block. Two dummy islands and an isolation region provided between the first dummy island and the second dummy island, and the resistance component of each of the first dummy island and the second dummy island A semiconductor integrated circuit, wherein mutual interference between the first block and the second block is prevented.
ブロックおよび第２のブロックと、 この第１のブロックおよび第２のブロックをそれぞれ囲
んだ第１のダミーアイランドおよび第２のダミーアイラ
ンドと、 前記第１のブロックと第２のブロック間に設けられた第
１のダミーアイランドと電気的に接続する第１の電源ラ
インと、 前記第１のブロックと第２のブロック間に設けられた第
２のダミーアイランドと電気的に接続する第２の電源ラ
インと、 前記第１のダミーアイランドと第２のダミーアイランド
との間に設けられた分離領域と電気的に接続する第１の
グランドラインとを備え、 前記第１のダミーアイランドと前記分離領域、前記第２
のダミーアイランドと前記分離領域は、逆バイアスされ
ることを特徴とした半導体集積回路。2. A first block and a second block, which are integrated adjacently in a semiconductor substrate, and a first dummy island and a second dummy surrounding the first block and the second block, respectively. An island, a first power supply line electrically connected to a first dummy island provided between the first block and the second block, and provided between the first block and the second block A second power supply line electrically connected to the second dummy island, and a first ground electrically connected to an isolation region provided between the first dummy island and the second dummy island. A line, the first dummy island, the isolation region, and the second dummy island
The dummy integrated island and the isolation region are reverse-biased.
Priority Applications (6)
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|---|---|---|---|
| JP63291450A JPH0821617B2 (en) | 1988-11-17 | 1988-11-17 | Semiconductor integrated circuit |
| US07/378,397 US5050238A (en) | 1988-07-12 | 1989-07-11 | Shielded front end receiver circuit with IF amplifier on an IC |
| DE68915072T DE68915072T2 (en) | 1988-07-12 | 1989-07-12 | Integrated semiconductor circuit for a radio. |
| KR1019890010005A KR920005802B1 (en) | 1988-07-12 | 1989-07-12 | Semiconductor intergrated circuit |
| EP89112788A EP0354371B1 (en) | 1988-07-12 | 1989-07-12 | Semiconductor integrated circuit for a radio |
| US07/602,184 US5111274A (en) | 1988-07-12 | 1990-10-23 | Semiconductor integrated circuit with circuit blocks, dummy islands, and bias and shield electrodes |
Applications Claiming Priority (1)
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| JP63291450A JPH0821617B2 (en) | 1988-11-17 | 1988-11-17 | Semiconductor integrated circuit |
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Families Citing this family (1)
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|---|---|---|---|---|
| JPS6212147A (en) * | 1985-07-10 | 1987-01-21 | Hitachi Ltd | Master slice type semiconductor device |
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1988
- 1988-11-17 JP JP63291450A patent/JPH0821617B2/en not_active Expired - Lifetime
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