JPH02137232A - Semiconductor integrated circuit - Google Patents
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- JPH02137232A JPH02137232A JP29145188A JP29145188A JPH02137232A JP H02137232 A JPH02137232 A JP H02137232A JP 29145188 A JP29145188 A JP 29145188A JP 29145188 A JP29145188 A JP 29145188A JP H02137232 A JPH02137232 A JP H02137232A
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Landscapes
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- Element Separation (AREA)
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路に関し、特に駆動トランジスタ
を内在した半導体集積回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to a semiconductor integrated circuit, and particularly to a semiconductor integrated circuit incorporating a driving transistor.
く口）従来の技術
最近、周波数や信号レベルが異なり、相互に信号干渉を
生じやすい複数のブロックが同一半導体基板に集積され
た半導体集積回路が開発されて来ている。2. Description of the Related Art Recently, semiconductor integrated circuits have been developed in which a plurality of blocks having different frequencies and signal levels and which tend to cause mutual signal interference are integrated on the same semiconductor substrate.
これは最近の動向として、多機能化のＩＣをユーザーが
要求しているためである。その結果、本来相互干渉を生
じやすい回路は、別々のＩＣで形成するのが今までの方
法であったが、この相互干渉の生じやすい回路を１チツ
プ化することで、更に多機能ＩＣを追求する必要が半導
体メーカーにとって必要となった。This is because, as a recent trend, users are demanding multifunctional ICs. As a result, the conventional method was to form circuits that are likely to cause mutual interference using separate ICs, but by integrating these circuits that are likely to cause mutual interference into a single chip, we are pursuing even more multifunctional ICs. It has become necessary for semiconductor manufacturers to do so.
この−例としては特開昭５９−８４５４２号公報や特願
昭６３−１５３１２２号等がある。これらはブロック間
の相互干渉を防止するものである。Examples of this include Japanese Patent Laid-Open No. 59-84542 and Japanese Patent Application No. 63-153122. These prevent mutual interference between blocks.
一方、第５図の如く、駆動トランジスタ（１０１）がこ
の近傍に形成されたブロックに何らかの影響を与える場
合がある。On the other hand, as shown in FIG. 5, the drive transistor (101) may have some influence on blocks formed in its vicinity.
第５図に於いて、半導体チップ（１０２）の周辺に設け
られた第１のパッド（１０３）と第２のパッド（１０４
）がある。In FIG. 5, a first pad (103) and a second pad (104) provided around a semiconductor chip (102) are shown.
).
第１のパッド（１０３）は第１の配線（１０５）を介し
て、ＮＰＮ型の前記駆動トランジスタ（１０１）のコレ
クタ領域と接続され、また第１のパッド（１０３）はこ
のパッドと接続されたリードを介してランプやＬＥＤ等
の外付部品に接続されている。A first pad (103) is connected to the collector region of the NPN type drive transistor (101) via a first wiring (105), and the first pad (103) is connected to this pad. It is connected to external components such as lamps and LEDs via leads.
また駆動トランジスタ（１０１）のエミッタ領域は、第
２の配線（１０６）を介して、グランドパッドとなる第
２のパッド（１０４）に接続されている。この第２のパ
ッド（１０４）は、第３の配線（１０７）を介して、半
導体チップ（１０２）に設けられた一点鎖線で示す第１
のブロック（１０８）のグランドライン（１０９）に接
続され、このグランドライン（１０９）はこの第１のブ
ロック（１０８）内に形成された破線で示す分離領域（
１１０）と電気的に接続している。Further, the emitter region of the drive transistor (101) is connected to a second pad (104) serving as a ground pad via a second wiring (106). This second pad (104) is connected to the first pad (104) shown by a dashed line provided on the semiconductor chip (102) via a third wiring (107).
The ground line (109) is connected to the ground line (109) of the first block (108), and this ground line (109) is connected to the isolation region (shown by a broken line) formed in this first block (108).
110).
前記駆動トランジスタ（１０１）は、−点鎖線で示す第
２のブロック（１１１）よりトリガーされて、動作状態
となり、前記外付部品を駆動することができる。The drive transistor (101) is triggered by the second block (111) indicated by a dashed line and enters an operating state, so that it can drive the external component.
ここで第５図で示す黒丸は、電気的に接続された接続部
を示し、実線＜１１２）は、駆動トランジスタ（１０１
）と第１のブロック（１０ｇ）の下層に設けられた分離
領域（１１０）が、サブストレートを介して接続されて
いることを示す。Here, the black circles shown in FIG. 5 indicate electrically connected connections, and the solid line <112) indicates the drive transistor (101
) and the isolation region (110) provided in the lower layer of the first block (10g) are connected through the substrate.
（ハ）発明が解決しようとした課題
前述の構造に於いて、トリガーが入った瞬間に犬を流が
流れると、第２の配線（１０６）の抵抗成分および駆動
トランジスタの飽和によって電圧が上昇し、この電圧上
昇によって、前記駆動トランジスタ（１０１）のコレク
ターエミッタ間電圧は小さくなる。(c) Problems that the invention sought to solve In the above-mentioned structure, when a current flows through the dog at the moment the trigger is applied, the voltage increases due to the resistance component of the second wiring (106) and the saturation of the drive transistor. , Due to this voltage increase, the collector-emitter voltage of the drive transistor (101) becomes smaller.
従ってエミッタへ流れる電流は、少なくなる。Therefore, the current flowing to the emitter is reduced.
そのために流しきれなかった電流は、破線で示した分離
領域（１１０）やサブストレートを介して第１のブロッ
ク（１０ｇ）等へ浸入し、このブロックの動作に影響を
与える問題があった。Therefore, there was a problem in that the current that could not be completely passed infiltrated into the first block (10g) etc. through the separation region (110) shown by the broken line and the substrate, affecting the operation of this block.
（ニ）課題を解決するための手段
本発明は前述の課題に鑑みてなされ、駆動トランジスタ
（２）の周囲に設けられた分離領域（７）に、この駆動
トランジスタフ２）の出力を電気的に接続することで解
決するものである。(d) Means for Solving the Problems The present invention has been made in view of the above-mentioned problems, and the output of the drive transistor (2) is electrically connected to the isolation region (7) provided around the drive transistor (2). This can be solved by connecting to.
くホ）イ乍 用
第１のブロック（３）へ流れ出す電流は、駆動トランジ
スタ（２）の周囲に設けられた分離領域（７）を水平に
横切るか、分離領域（７）と１気的に接続されたサブス
トレートに流れるため、駆動トランジスタ（２）のエミ
ッタ電極（３５）、第２の配線（１１）がこの分離領域
（７）と接続されることで、前記リーク電流を吸い取る
ことができる。The current flowing into the first block (3) either horizontally crosses the isolation region (7) provided around the drive transistor (2), or flows in one direction with the isolation region (7). Since it flows through the connected substrate, the leakage current can be absorbed by connecting the emitter electrode (35) of the drive transistor (2) and the second wiring (11) to this isolation region (7). .
（へ〉実施例 以下に本発明の実施例を図面を参照して説明する。(to) Examples Embodiments of the present invention will be described below with reference to the drawings.
第６図は本発明の半導体集積回路の概略的な平面図を示
すものである。FIG. 6 shows a schematic plan view of the semiconductor integrated circuit of the present invention.
先ず半導体集積回路（１）には、半導体素子、例えばト
ランジスタ、ダイオード、コンデンサおよび抵抗等が通
常の製造方法によって集積されている。その結果この半
導体集積回路（１〉には複数のブロックが形成されてい
る。First, a semiconductor integrated circuit (1) has semiconductor elements such as transistors, diodes, capacitors, resistors, etc. integrated by a normal manufacturing method. As a result, a plurality of blocks are formed in this semiconductor integrated circuit (1>).
次に前記ブロックの中、あるいはブロック領域外に形成
きれる駆動トランジスタ（２）がある。Next, there is a drive transistor (2) which can be formed within the block or outside the block area.
この駆動トランジスタ＜２）の周辺には、−点鎖線で示
した第１のブロック（３）および第２のブロック（４）
がある。Around this drive transistor <2), there are a first block (3) and a second block (4) indicated by a dashed line.
There is.
ここで第１のブロック（３）は、本発明に於いて問題と
なるリーク電流の浸入するブロックである。第２のブロ
ック＜４）は、前記駆動トランジスタ（２）を駆動する
信号が作られるブロックである。ただしこれらのブロッ
ク以外からこの信号が作られても良い。またブロック（
５〉で示したように、第１のブロック（３）および第２
のブロック（４）以外にも多数のブロックが形成されて
い墨。Here, the first block (3) is a block into which leakage current, which is a problem in the present invention, enters. The second block <4) is a block in which a signal for driving the drive transistor (2) is generated. However, this signal may be generated from blocks other than these blocks. Also block (
5>, the first block (3) and the second block (3)
In addition to block (4), many other blocks are also formed.
続いて、半導体集積回路（１）には、分離を目的とし、
サブストレートと同導電型であるＰ型の分離領域がある
。Next, for the purpose of separation, the semiconductor integrated circuit (1) is
There is an isolation region of P type, which is the same conductivity type as the substrate.
ここでは、説明の都合上、第１のブロック（３）内に形
成きれる鎖線で示した分離領域（６）を第１の分離領域
とし、前記駆動トランジスタ（２）に隣接して形成きれ
る鎖線で示した分離領域（７）を第２の分離領域とした
。For convenience of explanation, the isolation region (6) indicated by the chain line that can be formed in the first block (3) is referred to as the first isolation region, and the isolation region (6) indicated by the chain line that can be formed adjacent to the drive transistor (2) will be referred to as the first isolation region. The shown separation region (7) was defined as the second separation region.
続いて、第１のブロック〈３）には、このブロック回路
のグランドライン（８）が設けてあり、黒丸で示したコ
ンタクトで前記第１の分離領域（６）とオーミックコン
タクトしている。もちろん各ブロックには、電源ライン
もグランドラインも延在辿れているが、図面では省略す
る。Next, the first block (3) is provided with a ground line (8) of this block circuit, and is in ohmic contact with the first isolation region (6) through a contact indicated by a black circle. Of course, each block has a power supply line and a ground line that can be traced, but they are omitted in the drawing.
更に前記駆動トランジスタ（２）の入力（Ｊｌｌ （コ
レクタ）には、第１の配線（９）を介して半導体チップ
（１）の周辺に設けられた第１のパッド（１０）があり
、前記駆動トランジスタ（２）の出力側（エミッタ）に
は、第２の配線（１１）を介して半導体チップ（１）の
周辺に設けられたゲランドパ・メトとなる第２のパッド
（１２）がある。Furthermore, the input (Jll (collector)) of the drive transistor (2) has a first pad (10) provided around the semiconductor chip (1) via a first wiring (9), On the output side (emitter) of the transistor (2), there is a second pad (12) serving as a gelatin pad provided around the semiconductor chip (1) via a second wiring (11).
最後に、前記第２のパッド（１２）と前記グランドライ
ン（８）とを接続する第３の配線（１３）が設けられて
いる。Finally, a third wiring (13) is provided that connects the second pad (12) and the ground line (8).
ここで前記第２の配線（１１）に示されている黒丸（１
４）は、駆動トランジスタ（２）のエミッタ電極とオー
ミックコンタクトしていることを示している。また実線
（１５）は、第１の分離領域（６）と第２の分離領域（
７）が、サブストレートを介して接続されている事を示
す。Here, the black circle (1) shown in the second wiring (11)
4) indicates that there is ohmic contact with the emitter electrode of the drive transistor (2). Further, the solid line (15) indicates the first separation area (6) and the second separation area (
7) indicates that it is connected via a substrate.
本発明の特徴となる点は、前記駆動トランジスタ（２）
のエミッタ電極あるいは前記第２の配線（１１）が前記
第２の分離領域（７）と電気的に接続されている点にあ
る。ここでは黒丸（１６〉でこのことを示している。The feature of the present invention is that the drive transistor (2)
The emitter electrode or the second wiring (11) is electrically connected to the second isolation region (7). This is indicated here by a black circle (16).
ここで第１のパッド（１０）と電気的に接続されたフー
ドを介して、外付の電流供給手段（外付部品）によって
、この第１のパッド（１０）に大電流が流れたと仮定す
る。Here, it is assumed that a large current flows to the first pad (10) by an external current supply means (external component) via a hood electrically connected to the first pad (10). .
すると第２の配線（１１）の抵抗成分および駆動トラン
ジスタの飽和によって駆動トランジスタ（２）の駆動能
力は低下し、前記大電流の内、流しきれなくなった電流
は、第２の分離領域（７）へ水平方向に浸入するか、ま
たはサブストレートへ流れ、第１のブロック（３）へ浸
入しようとした。Then, the driving ability of the driving transistor (2) is reduced due to the resistance component of the second wiring (11) and the saturation of the driving transistor, and the current that cannot flow out of the large current is transferred to the second isolation region (7). horizontally into the substrate or flowed into the substrate and attempted to enter the first block (3).
この時前記第２の配線（１１）は、前記第２の分離領域
〈７）と電気的に接続されているため、前記駆動トラン
ジスタ（２）より前記第１のブロック（３〉へ流れ込む
電流における分離領域およびサブストレートの抵抗分よ
りは、第２の配線（１１）の抵抗分の方が小さくなるの
で、前記第２の分離領域〈７）へ水平方向に流れ込む電
流およびサブストレートへ流れ込む電流は、前記第２の
配線（１１）へ流れる。従って第１のブロック（３）に
は電流が流れ込まなくなる。At this time, since the second wiring (11) is electrically connected to the second isolation region (7), the current flowing from the drive transistor (2) to the first block (3) Since the resistance of the second wiring (11) is smaller than the resistance of the separation region and the substrate, the current flowing horizontally into the second separation region (7) and the current flowing into the substrate are , flows to the second wiring (11). Therefore, no current flows into the first block (3).
次に第１図乃至第４図を参照しながら本発明の特徴とな
る駆動トランジスタ（２）と分離領域（７）について具
体的に説明をする。Next, the driving transistor (2) and isolation region (7), which are the features of the present invention, will be specifically explained with reference to FIGS. 1 to 4.
第１図はこの平面図であり、第２図は第１図のＡ−Ａ’
線における断面図である。Fig. 1 is a plan view of this, and Fig. 2 is an A-A' in Fig. 1.
FIG.
先ずＰ型の半導体基板り２１）上には、Ｎ型のエピタキ
シャル層（２２）が積層されており、このエピタキシャ
ル層（２２）と前記半導体基板（２１）との間には、Ｎ
＋型の埋込み層（２３）が多数説けである。First, an N-type epitaxial layer (22) is laminated on a P-type semiconductor substrate 21), and between this epitaxial layer (22) and the semiconductor substrate (21),
There are many + type buried layers (23).
この埋込み層（２３）の周囲には、前記エピタキシャル
層（２２）表面より前記半導体基板（２１）に到達する
Ｐ型の分離領域（２４）が形成されている。A P-type isolation region (24) is formed around this buried layer (23), reaching the semiconductor substrate (21) from the surface of the epitaxial layer (22).
従ってこの分離領域り２４）によって囲まれたアイラン
ドが多数形成され、この中に、前述した半導体集積回路
（１）のブロックが集積化される。Therefore, a large number of islands surrounded by the isolation region 24) are formed, and the blocks of the semiconductor integrated circuit (1) described above are integrated within these islands.
この内の１つのアイランドが第１図の実線で示すり２５
）である、このアイランド（２５）の周囲には、分離領
域（２４）によって囲まれたダミーアイランド（２６）
が形成されている。One of these islands is shown by the solid line in Figure 1.
), this island (25) is surrounded by a dummy island (26) surrounded by a separation region (24).
is formed.
次に、前記アイランド（２５〉の中には、Ｐ型のベース
領域（２７）およびＮ型のエミッタ領域（２８）が通常
の拡散法で形成され、コレクタとなるエピタキシヤル層
（２２）には、Ｎ＋型のコレクタコンタクト領域（２９
）が形成される。Next, a P-type base region (27) and an N-type emitter region (28) are formed in the island (25>) by a normal diffusion method, and the epitaxial layer (22) that becomes the collector is , N+ type collector contact region (29
) is formed.
続いて、前記半導体基板表面には、例えばシリコン酸化
膜の如き第１層目の絶縁膜（３０）が形成され、この絶
縁膜り３０）上には、−点鎖線で示す第１層目の電極が
形成されている。Subsequently, a first-layer insulating film (30) such as a silicon oxide film is formed on the surface of the semiconductor substrate, and a first-layer insulating film (30) shown by a dashed line is formed on this insulating film (30). Electrodes are formed.
コレクタ電極（３１）は、Ｘ印で示すコレクタコンタク
ト（３２）を介してコレクタ領域（２９）とコンタクト
され、右へ延在されており、第６図の如く第１のパッド
（１０）と接続されている。ベース電極り３３）は、Ｘ
印で示すベースコンタクト（３４〉を介してベース領域
（２７）とコンタクトされており、上方へ延在され、第
６図の如く第２のブロック（４）へ伸びている。エミッ
タ電極（３５） 、 （３６）は、前記ベース電極（３
３）と前記コレクタ電極（３１）とのショートを防止す
るために２つに分割されている。左側の電極（３５）は
、Ｘ印で示したエミッタコンタクト（３７）を介してエ
ミッタ領域＜２８）とコンタクトし、また分離領域〈２
４）にもコンタクトしている。そして左側に延在されて
、第６図の第２のパッド（１２）と接続されている。右
上に設けられた電極（３６）は、単に分離領域（２４）
とコンタクトしている。The collector electrode (31) is in contact with the collector region (29) via the collector contact (32) indicated by the X mark, extends to the right, and is connected to the first pad (10) as shown in FIG. has been done. The base electrode plate 33) is
It is in contact with the base region (27) via a base contact (34>, marked) and extends upwards to the second block (4) as shown in Figure 6.Emitter electrode (35) , (36) is the base electrode (3
3) and the collector electrode (31) are divided into two to prevent a short circuit. The left electrode (35) is in contact with the emitter region <28) via the emitter contact (37) marked with an
4) has also been contacted. It extends to the left and is connected to the second pad (12) in FIG. The electrode (36) provided at the top right simply connects the separation area (24)
I am in contact with.
更に半導体基板表面に第２の絶縁膜＜３８）が形成され
、この第２の絶縁膜（３８）上に、更に第２層目のエミ
ッタ電極（３９〉が形成されている。Further, a second insulating film <38> is formed on the surface of the semiconductor substrate, and a second layer of emitter electrode (39>) is further formed on this second insulating film (38).
この第２のエミッタ電極（３９）は、２分割された第１
層目のエミッタ電極（３５） 、 （３６）をコンタク
トし、左上の電極（３６）の電流吸い取りを可能とした
ものである。This second emitter electrode (39) is connected to the first emitter electrode, which is divided into two parts.
The emitter electrodes (35) and (36) in the second layer are in contact, and the upper left electrode (36) can absorb current.
最後に、樹脂等のジャケットコートが施され、パッシベ
ートされている。Finally, a jacket coat of resin or the like is applied and passivated.
次に第３図および第４図を用いて説明する。第３図は駆
動トランジスタ＜２）の平面図であり、第４図は第３図
のＢ−Ｂ’線における断面図である。Next, explanation will be given using FIGS. 3 and 4. FIG. 3 is a plan view of the drive transistor <2), and FIG. 4 is a sectional view taken along line BB' in FIG. 3.
本実施例では、半導体チップ（１）周辺に設けられた第
１のパッド（１０）と第２のパッド（１２）を近接させ
、このパッド（１０） 、 （１２）間に駆動トランジ
スタ（２）が設けである。In this embodiment, a first pad (10) and a second pad (12) provided around a semiconductor chip (1) are placed close to each other, and a drive transistor (2) is placed between the pads (10) and (12). is the provision.
基本的には第１図および第２図と同じであるので、ここ
では異なる部分だけ述べておく。Since it is basically the same as FIGS. 1 and 2, only the different parts will be described here.
第４図からも解る通り、分離領域（５１）が、第２のパ
ッド（１２）の下に設けられ、実質的に第２のパッド（
１２）の全領域に設けられ、この領域だけで、第１層目
のエミッタ電極（５２）とコンタクトしている。更に第
２層目に形成されている電極（１２〉は、第１図におけ
る第２層目のエミッタ電極り３９）と第２のパッド（１
２）の２つの役割をするものである。一方、第１層目の
コレクタ電極（５３）は、前記第１のパッド（１０）下
まで延在され、このパッド（１０）とオーミックコンタ
クトしている。As can be seen from FIG. 4, a separation region (51) is provided below the second pad (12) and substantially
12), and is in contact with the first layer emitter electrode (52) only in this region. Furthermore, the electrode (12) formed in the second layer is the emitter electrode 39 of the second layer in FIG. 1 and the second pad (12).
2). On the other hand, the first layer collector electrode (53) extends below the first pad (10) and is in ohmic contact with this pad (10).
従って、第６図における第１の配線（９）および第２の
配線（１１）を無くすことができる。特に第２の配線（
１１）を無くすことで、この配線（１１）の抵抗分を無
くすことができるので、エミッタＩＥＥＥの上昇も防止
でき、しかも駆動トランジスタの飽和によるリークを流
が生じた場合でもこの電流を最短で吸い取ることができ
る。Therefore, the first wiring (9) and the second wiring (11) in FIG. 6 can be eliminated. Especially the second wiring (
By eliminating 11), the resistance of this wiring (11) can be eliminated, so it is possible to prevent the emitter IEEE from rising, and even if leakage occurs due to saturation of the drive transistor, this current can be absorbed in the shortest possible time. be able to.
＜ト）発明の効果
以上の説明からも明らかな如く、駆動トランジスタ（２
）の周囲に設けられた分離領域（２４）とこの駆動トラ
ンジスタ（２）のエミッタ電極（３５）をオーミックコ
ンタクトすることで、この駆動トランジスタ（２）から
のリーク電流を吸収でき、この駆動トランジスタ（２）
の近傍に設けられたブロックの干渉を防止できる。<G) Effect of the invention As is clear from the above explanation, the drive transistor (2
By making ohmic contact between the isolation region (24) provided around the drive transistor (2) and the emitter electrode (35) of the drive transistor (2), leakage current from the drive transistor (2) can be absorbed, and the drive transistor ( 2)
It is possible to prevent interference between blocks installed near the block.
また駆動トランジスタ（２）の周囲に、ダミーアイラン
ド（２２）を設けることで、このダミーアイランドの抵
抗成分によって、水平方向へ流れるリーク電流を抑制で
きる。従って更にブロック干渉を防止できる。Further, by providing a dummy island (22) around the drive transistor (2), the leakage current flowing in the horizontal direction can be suppressed by the resistance component of this dummy island. Therefore, block interference can be further prevented.
更に、第３図の如くこの駆動トランジスタ（２）を第１
のパッド（１０）と第２のパッド（１２〉との間に設け
ることで、分離領域（５１）を介しての電流吸い取り能
力を更に向上できる。Furthermore, as shown in Fig. 3, this drive transistor (2) is
By providing it between the pad (10) and the second pad (12>), the ability to absorb current through the isolation region (51) can be further improved.
第１図は本発明の半導体集積回路の中の駆動トランジス
タを示す平面図、第２図は第１図のＡ −Ａ′線におけ
る断面図、第３図は本発明の他の実施例である半導体集
積回路の中の駆動トランジスタを示す平面図、第４図は
第３図のＢ−Ｂ’線における断面図、第５図は従来の半
導体集積回路の概略平面図、第６図は本発明の半導体集
積回路の概略平面図である。
第１図FIG. 1 is a plan view showing a driving transistor in a semiconductor integrated circuit of the present invention, FIG. 2 is a sectional view taken along line A-A' in FIG. 1, and FIG. 3 is another embodiment of the present invention. A plan view showing a driving transistor in a semiconductor integrated circuit, FIG. 4 is a sectional view taken along line BB' in FIG. 3, FIG. 5 is a schematic plan view of a conventional semiconductor integrated circuit, and FIG. 1 is a schematic plan view of a semiconductor integrated circuit of FIG. Figure 1
Claims (3)
クと、 この複数のブロックの内、少なくとも１つのブロックま
たは前記ブロック以外の領域から信号が入力されて駆動
する駆動トランジスタと、 この駆動トランジスタの入力側に接続された第１のパッ
ドと、 前記駆動トランジスタの出力側に接続された第２のパッ
ドと、 この第２のパッドに接続した前記複数のブロックの中の
少なくとも１つのブロックのグランドラインと、 このグランドラインと電気的に接続された第１の分離領
域と、 前記駆動トランジスタの出力と電気的に接続された駆動
トランジスタの周囲に設けられた第２の分離領域とを備
えたことを特徴とした半導体集積回路。(1) A plurality of blocks having different frequencies or signal levels; A drive transistor that is driven by inputting a signal from at least one block among the plurality of blocks or an area other than the block; and an input of the drive transistor. a first pad connected to the output side of the drive transistor; a second pad connected to the output side of the drive transistor; and a ground line of at least one block among the plurality of blocks connected to the second pad. , a first isolation region electrically connected to the ground line, and a second isolation region provided around the drive transistor electrically connected to the output of the drive transistor. Semiconductor integrated circuit.
により、前記駆動トランジスタを囲むことを特徴とした
請求項第１項記載の半導体集積回路。(2) The semiconductor integrated circuit according to claim 1, wherein the drive transistor is surrounded by a dummy island adjacent to the second isolation region.
下層またはその近傍に設けたことを特徴とした請求項第
１項記載の半導体集積回路。(3) The semiconductor integrated circuit according to claim 1, wherein a part of the second isolation region is provided under or in the vicinity of the second pad.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291451A JPH088261B2 (en) | 1988-11-17 | 1988-11-17 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291451A JPH088261B2 (en) | 1988-11-17 | 1988-11-17 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137232A true JPH02137232A (en) | 1990-05-25 |
| JPH088261B2 JPH088261B2 (en) | 1996-01-29 |
Family
ID=17769038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291451A Expired - Lifetime JPH088261B2 (en) | 1988-11-17 | 1988-11-17 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088261B2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731173A (en) * | 1980-08-01 | 1982-02-19 | Sanyo Electric Co Ltd | Semiconductor device |
| JPS5984542A (en) * | 1982-11-08 | 1984-05-16 | Nec Corp | High-frequency semiconductor integrated circuit |
| JPS61234075A (en) * | 1985-04-10 | 1986-10-18 | Sanyo Electric Co Ltd | Semiconductor integrated circuit for driving coil load |
-
1988
- 1988-11-17 JP JP63291451A patent/JPH088261B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731173A (en) * | 1980-08-01 | 1982-02-19 | Sanyo Electric Co Ltd | Semiconductor device |
| JPS5984542A (en) * | 1982-11-08 | 1984-05-16 | Nec Corp | High-frequency semiconductor integrated circuit |
| JPS61234075A (en) * | 1985-04-10 | 1986-10-18 | Sanyo Electric Co Ltd | Semiconductor integrated circuit for driving coil load |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088261B2 (en) | 1996-01-29 |
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Legal Events
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