JPH087590A - 低速動作保証リードオンリメモリ - Google Patents
低速動作保証リードオンリメモリInfo
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- JPH087590A JPH087590A JP13562894A JP13562894A JPH087590A JP H087590 A JPH087590 A JP H087590A JP 13562894 A JP13562894 A JP 13562894A JP 13562894 A JP13562894 A JP 13562894A JP H087590 A JPH087590 A JP H087590A
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Abstract
(57)【要約】
【目的】 ＬＳＩの低速動作時での誤動作を防止する。
【構成】 ＲＯＭ回路１と、このＲＯＭ回路１に入力す
るプリチャージ信号ａを入力とする遅延回路２と、ＲＯ
Ｍ回路１の出力をデータ入力とし、遅延回路２の出力を
クロック入力とするラッチ回路３とを備え、このラッチ
回路３の出力をＲＯＭデータの出力ｄとするものであ
る。これにより、ＲＯＭデータがハイレベルの場合にリ
ークが発生し、しかもＬＳＩの動作スピードが遅い場合
であっても、ラッチ回路３によりデータは確定してお
り、リークの影響を受けずに正確なデータを出力でき
る。
るプリチャージ信号ａを入力とする遅延回路２と、ＲＯ
Ｍ回路１の出力をデータ入力とし、遅延回路２の出力を
クロック入力とするラッチ回路３とを備え、このラッチ
回路３の出力をＲＯＭデータの出力ｄとするものであ
る。これにより、ＲＯＭデータがハイレベルの場合にリ
ークが発生し、しかもＬＳＩの動作スピードが遅い場合
であっても、ラッチ回路３によりデータは確定してお
り、リークの影響を受けずに正確なデータを出力でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、低速動作を必要とする
ＬＳＩのリードオンリメモリ（以下「ＲＯＭ」という）
回路に関するものである。
ＬＳＩのリードオンリメモリ（以下「ＲＯＭ」という）
回路に関するものである。
【０００２】
【従来の技術】図１１は従来のＲＯＭ回路の回路構成図
であり、図１２は従来のＲＯＭ回路の動作タイミングチ
ャートである。
であり、図１２は従来のＲＯＭ回路の動作タイミングチ
ャートである。
【０００３】図１１において、ＲＯＭ回路にプリチャー
ジ信号入力端子４からプリチャージ信号ａを入力する
と、図１２に示すようにこのタイミングでアドレス信号
入力端子６にアドレス信号ｅが入力され、プリチャージ
期間中にＲＯＭアドレスが確定する。次に、プリチャー
ジ期間が終了すると、ＲＯＭアドレスの示すデータによ
りＲＯＭデータ出力ｃは、チャージされた電荷を保持す
るか、放電するかにより、ハイレベル（以下“Ｈ”とい
う）もしくはロウレベル（以下“Ｌ”という）の信号を
出力し、データが判別される。
ジ信号入力端子４からプリチャージ信号ａを入力する
と、図１２に示すようにこのタイミングでアドレス信号
入力端子６にアドレス信号ｅが入力され、プリチャージ
期間中にＲＯＭアドレスが確定する。次に、プリチャー
ジ期間が終了すると、ＲＯＭアドレスの示すデータによ
りＲＯＭデータ出力ｃは、チャージされた電荷を保持す
るか、放電するかにより、ハイレベル（以下“Ｈ”とい
う）もしくはロウレベル（以下“Ｌ”という）の信号を
出力し、データが判別される。
【０００４】
【発明が解決しようとする課題】現在、ＬＳＩ組込み機
器の消費電力低減を実現するために、ＬＳＩを低速動作
させなければならなくなってきている。しかし、高速動
作ではなんら問題なく正常に動作しているＲＯＭが、低
速動作時において、ＬＳＩ製造時の結晶欠陥などによる
微少リーク電流により電荷が保持されず、ＲＯＭ出力が
本来“Ｈ”の場合でも“Ｈ”から“Ｌ”に変化し、正常
動作をしないという問題を生じている。
器の消費電力低減を実現するために、ＬＳＩを低速動作
させなければならなくなってきている。しかし、高速動
作ではなんら問題なく正常に動作しているＲＯＭが、低
速動作時において、ＬＳＩ製造時の結晶欠陥などによる
微少リーク電流により電荷が保持されず、ＲＯＭ出力が
本来“Ｈ”の場合でも“Ｈ”から“Ｌ”に変化し、正常
動作をしないという問題を生じている。
【０００５】本発明はこのような問題に鑑み、微少リー
クが発生しても、高速から低速まで安定して動作するＲ
ＯＭ回路を提供することを目的とする。
クが発生しても、高速から低速まで安定して動作するＲ
ＯＭ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題を解決するため
に、請求項１に記載の低速動作保証ＲＯＭは、ＲＯＭ回
路と、このＲＯＭ回路に入力するプリチャージ信号を入
力とする遅延回路と、ＲＯＭ回路の出力をデータ入力と
し、遅延回路の出力をクロック入力とするラッチ回路と
を備え、このラッチ回路の出力をＲＯＭデータの出力と
するものである。
に、請求項１に記載の低速動作保証ＲＯＭは、ＲＯＭ回
路と、このＲＯＭ回路に入力するプリチャージ信号を入
力とする遅延回路と、ＲＯＭ回路の出力をデータ入力と
し、遅延回路の出力をクロック入力とするラッチ回路と
を備え、このラッチ回路の出力をＲＯＭデータの出力と
するものである。
【０００７】また、請求項２に記載の低速動作保証ＲＯ
Ｍは、ＲＯＭ回路と、このＲＯＭ回路に入力するプリチ
ャージ信号を入力とする遅延回路と、ＲＯＭ回路の出力
をデータ入力とし、遅延回路の出力をクロック入力とす
るラッチ回路と、ＲＯＭ回路の出力とラッチ回路の出力
のいずれかを選択して出力する選択手段とを有し、この
選択手段の出力をＲＯＭデータ出力とするものである。
Ｍは、ＲＯＭ回路と、このＲＯＭ回路に入力するプリチ
ャージ信号を入力とする遅延回路と、ＲＯＭ回路の出力
をデータ入力とし、遅延回路の出力をクロック入力とす
るラッチ回路と、ＲＯＭ回路の出力とラッチ回路の出力
のいずれかを選択して出力する選択手段とを有し、この
選択手段の出力をＲＯＭデータ出力とするものである。
【０００８】また、請求項３記載の低速動作保証ＲＯＭ
は、請求項２の選択手段としてマルチプレクサを用いた
ものである。
は、請求項２の選択手段としてマルチプレクサを用いた
ものである。
【０００９】また、請求項４記載の低速動作保証ＲＯＭ
は、請求項１〜３の遅延回路を抵抗および容量により構
成したものである。
は、請求項１〜３の遅延回路を抵抗および容量により構
成したものである。
【００１０】また、請求項５記載の低速動作保証ＲＯＭ
は、請求項１〜３の遅延回路をインバータにより構成し
たものである。
は、請求項１〜３の遅延回路をインバータにより構成し
たものである。
【００１１】また、請求項６記載の低速動作保証ＲＯＭ
は、ＲＯＭ回路と、このＲＯＭ回路に入力するプリチャ
ージ信号を入力とする遅延回路を複数段重ねた遅延回路
群と、プリチャージ信号と遅延回路群を構成する各々の
遅延回路の出力を入力とする論理和（以下「ＯＲ」とい
う）回路と、ＲＯＭ回路の出力をデータ入力とし、ＯＲ
回路の出力をクロック入力とするラッチ回路とを備え、
このラッチ回路の出力をＲＯＭデータ出力とするもので
ある。
は、ＲＯＭ回路と、このＲＯＭ回路に入力するプリチャ
ージ信号を入力とする遅延回路を複数段重ねた遅延回路
群と、プリチャージ信号と遅延回路群を構成する各々の
遅延回路の出力を入力とする論理和（以下「ＯＲ」とい
う）回路と、ＲＯＭ回路の出力をデータ入力とし、ＯＲ
回路の出力をクロック入力とするラッチ回路とを備え、
このラッチ回路の出力をＲＯＭデータ出力とするもので
ある。
【００１２】また、請求項７記載の低速動作保証ＲＯＭ
は、否定和（以下「ＮＯＲ」という）方式のＲＯＭ回路
と、このＲＯＭ回路に入力するプリチャージ信号を入力
とした遅延回路と、ＲＯＭ回路の出力をデータ入力と
し、遅延回路の出力をクロック入力とするラッチ回路を
備え、遅延回路の構成をＮＯＲ方式のＲＯＭ回路の中で
複数段連ねたメモリトランジスタの部分を１段として他
はこれと同一回路構成とし、この遅延回路を構成するト
ランジスタの駆動能力をＲＯＭ回路を構成するトランジ
スタの駆動能力よりも小さくするものである。
は、否定和（以下「ＮＯＲ」という）方式のＲＯＭ回路
と、このＲＯＭ回路に入力するプリチャージ信号を入力
とした遅延回路と、ＲＯＭ回路の出力をデータ入力と
し、遅延回路の出力をクロック入力とするラッチ回路を
備え、遅延回路の構成をＮＯＲ方式のＲＯＭ回路の中で
複数段連ねたメモリトランジスタの部分を１段として他
はこれと同一回路構成とし、この遅延回路を構成するト
ランジスタの駆動能力をＲＯＭ回路を構成するトランジ
スタの駆動能力よりも小さくするものである。
【００１３】また、請求項８記載の低速動作保証ＲＯＭ
は、ＮＯＲ方式のＲＯＭ回路と、このＲＯＭ回路に入力
するプリチャージ信号を入力とした遅延回路と、ＲＯＭ
回路の出力をデータ入力とし、遅延回路の出力をクロッ
ク入力とするラッチ回路を備え、遅延回路の構成をＮＯ
Ｒ方式のＲＯＭ回路の中で複数段連ねたメモリトランジ
スタの部分を１段として他はこれと同一回路構成とし、
この遅延回路の容量をＲＯＭ回路の容量より大きくする
ものである。
は、ＮＯＲ方式のＲＯＭ回路と、このＲＯＭ回路に入力
するプリチャージ信号を入力とした遅延回路と、ＲＯＭ
回路の出力をデータ入力とし、遅延回路の出力をクロッ
ク入力とするラッチ回路を備え、遅延回路の構成をＮＯ
Ｒ方式のＲＯＭ回路の中で複数段連ねたメモリトランジ
スタの部分を１段として他はこれと同一回路構成とし、
この遅延回路の容量をＲＯＭ回路の容量より大きくする
ものである。
【００１４】また、請求項９記載の低速動作保証ＲＯＭ
は、否定積（以下「ＮＡＮＤ」という）方式のＲＯＭ回
路と、このＲＯＭ回路のプリチャージ信号を入力とした
ＮＡＮＤ方式の遅延回路と、ＲＯＭ回路の出力をデータ
入力とし、遅延回路の出力をクロック入力とするラッチ
回路とを備え、遅延回路を構成するトランジスタの駆動
能力をＲＯＭ回路を構成するトランジスタの駆動能力よ
りも小さくするものである。
は、否定積（以下「ＮＡＮＤ」という）方式のＲＯＭ回
路と、このＲＯＭ回路のプリチャージ信号を入力とした
ＮＡＮＤ方式の遅延回路と、ＲＯＭ回路の出力をデータ
入力とし、遅延回路の出力をクロック入力とするラッチ
回路とを備え、遅延回路を構成するトランジスタの駆動
能力をＲＯＭ回路を構成するトランジスタの駆動能力よ
りも小さくするものである。
【００１５】また、請求項１０記載の低速動作保証ＲＯ
Ｍは、ＮＡＮＤ方式のＲＯＭ回路と、このＲＯＭ回路の
プリチャージ信号を入力としたＮＡＮＤ方式の遅延回路
と、ＲＯＭ回路の出力をデータ入力とし、遅延回路の出
力をクロック入力とするラッチ回路とを備え、遅延回路
の容量をＲＯＭ回路の容量より大きくするものである。
Ｍは、ＮＡＮＤ方式のＲＯＭ回路と、このＲＯＭ回路の
プリチャージ信号を入力としたＮＡＮＤ方式の遅延回路
と、ＲＯＭ回路の出力をデータ入力とし、遅延回路の出
力をクロック入力とするラッチ回路とを備え、遅延回路
の容量をＲＯＭ回路の容量より大きくするものである。
【００１６】また、請求項１１記載の低速動作保証ＲＯ
Ｍは、請求項１〜１０のラッチ回路のクロック入力がハ
イレベルになるとデータ入力を遅延なくＱ出力として出
力する回路構成であることを特徴とするものである。
Ｍは、請求項１〜１０のラッチ回路のクロック入力がハ
イレベルになるとデータ入力を遅延なくＱ出力として出
力する回路構成であることを特徴とするものである。
【００１７】
【作用】請求項１記載の構成により、早期に“Ｈ”また
は“Ｌ”のＲＯＭデータを保持（ラッチ）し、遅延回路
の出力に同期してデータを出力するので、たとえリーク
が発生してもリーク前の安定した状態をＲＯＭデータと
して出力することができる。
は“Ｌ”のＲＯＭデータを保持（ラッチ）し、遅延回路
の出力に同期してデータを出力するので、たとえリーク
が発生してもリーク前の安定した状態をＲＯＭデータと
して出力することができる。
【００１８】また、請求項２または３記載の構成では、
選択手段の選択により、低速動作と高速動作のいずれの
場合にも対応することができる。
選択手段の選択により、低速動作と高速動作のいずれの
場合にも対応することができる。
【００１９】また、請求項４または５記載の構成では、
抵抗や容量の値またはインバータの段数を変えることで
任意に遅延時間を調整することができる。
抵抗や容量の値またはインバータの段数を変えることで
任意に遅延時間を調整することができる。
【００２０】また、請求項６記載の構成では、遅延時間
をさらに長くとることができる。また、請求項７〜１０
記載の構成により、ＮＯＲ方式またはＮＡＮＤ方式のＲ
ＯＭ回路に適した遅延回路を容易に提供することができ
る。
をさらに長くとることができる。また、請求項７〜１０
記載の構成により、ＮＯＲ方式またはＮＡＮＤ方式のＲ
ＯＭ回路に適した遅延回路を容易に提供することができ
る。
【００２１】また、請求項１１記載の構成により、ラッ
チ回路はクロック入力がハイレベルのときには入力デー
タを遅延なく出力することができるので、ＲＯＭ回路と
して低速動作だけでなく高速動作にも対応することがで
きる。
チ回路はクロック入力がハイレベルのときには入力デー
タを遅延なく出力することができるので、ＲＯＭ回路と
して低速動作だけでなく高速動作にも対応することがで
きる。
【００２２】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００２３】図１は本発明の第１の実施例における低速
動作保証ＲＯＭを示す回路図である。
動作保証ＲＯＭを示す回路図である。
【００２４】図１において、１はＲＯＭ回路、２は遅延
回路、３はラッチ回路、４はプリチャージ信号を入力す
る入力端子、５はＲＯＭデータを出力する出力端子、６
はアドレス信号入力端子である。
回路、３はラッチ回路、４はプリチャージ信号を入力す
る入力端子、５はＲＯＭデータを出力する出力端子、６
はアドレス信号入力端子である。
【００２５】本実施例の低速動作保証ＲＯＭの回路動作
について、図２のタイミングチャートを参照しながら説
明する。図２に示すように、タイミングＴ１でプリチャ
ージ信号入力端子４にプリチャージ信号ａを入れると、
プリチャージ信号ａはＲＯＭ回路１に入力してＲＯＭ出
力ｃが立ち上がる。一方、遅延回路２にもプリチャージ
信号ａは入力して、ここでは幾分か遅れて遅延信号ｂと
なる。遅延信号ｂはラッチ回路３のクロックパルス入力
ＣＰとなり、“Ｈ”データが入力される。このタイミン
グでＲＯＭデータ出力ｄが“Ｈ”にセットされる。ま
た、プリチャージ信号ａを入れたタイミングでアドレス
信号入力端子６にアドレスデータｅが入力され、ＲＯＭ
アドレスが決定される。次に、プリチャージ信号ａが
“Ｈ”から“Ｌ”に変更されるタイミングで、ＲＯＭ回
路のデータに応じて、電荷を保持するか、放電されるか
が決定される。放電される場合には、放電時間は容量お
よびトランジスタのオン抵抗等により決定される。十分
に放電された後、タイミングＴ２でプリチャージ信号ａ
を遅延した信号ｂにより、ＲＯＭデータをラッチする。
これにより、ＲＯＭデータの“Ｈ”および“Ｌ”が確定
する。このような構成では、ＲＯＭデータ“Ｈ”に対し
てリークが発生していたとしても、ラッチ回路によりデ
ータはすでに確定しており、後に生じるリークの影響を
受けない。つまり、ＬＳＩの動作スピードが遅く、リー
クが発生したことによりデータを保持できず、ビット線
の状態が“Ｈ”から“Ｌ”に変化してしまっても、ラッ
チ回路３によりリーク発生前の“Ｈ”状態を保持（ラッ
チ）しているので、ＲＯＭの出力データとしては正確な
値“Ｈ”を出力することができる。
について、図２のタイミングチャートを参照しながら説
明する。図２に示すように、タイミングＴ１でプリチャ
ージ信号入力端子４にプリチャージ信号ａを入れると、
プリチャージ信号ａはＲＯＭ回路１に入力してＲＯＭ出
力ｃが立ち上がる。一方、遅延回路２にもプリチャージ
信号ａは入力して、ここでは幾分か遅れて遅延信号ｂと
なる。遅延信号ｂはラッチ回路３のクロックパルス入力
ＣＰとなり、“Ｈ”データが入力される。このタイミン
グでＲＯＭデータ出力ｄが“Ｈ”にセットされる。ま
た、プリチャージ信号ａを入れたタイミングでアドレス
信号入力端子６にアドレスデータｅが入力され、ＲＯＭ
アドレスが決定される。次に、プリチャージ信号ａが
“Ｈ”から“Ｌ”に変更されるタイミングで、ＲＯＭ回
路のデータに応じて、電荷を保持するか、放電されるか
が決定される。放電される場合には、放電時間は容量お
よびトランジスタのオン抵抗等により決定される。十分
に放電された後、タイミングＴ２でプリチャージ信号ａ
を遅延した信号ｂにより、ＲＯＭデータをラッチする。
これにより、ＲＯＭデータの“Ｈ”および“Ｌ”が確定
する。このような構成では、ＲＯＭデータ“Ｈ”に対し
てリークが発生していたとしても、ラッチ回路によりデ
ータはすでに確定しており、後に生じるリークの影響を
受けない。つまり、ＬＳＩの動作スピードが遅く、リー
クが発生したことによりデータを保持できず、ビット線
の状態が“Ｈ”から“Ｌ”に変化してしまっても、ラッ
チ回路３によりリーク発生前の“Ｈ”状態を保持（ラッ
チ）しているので、ＲＯＭの出力データとしては正確な
値“Ｈ”を出力することができる。
【００２６】なお、本実施例のような構成では遅延回路
により生じる遅延時間を適切に選ぶ必要がある。すなわ
ちラッチ回路３によりデータを確定するタイミングが遅
すぎると、従来と同じようにリークの影響を受けてしま
い、また逆にデータを確定するタイミングが早すぎると
十分に放電しきる前にデータを確定してしまうことにな
るので、いずれにしても誤動作の原因となる。したがっ
て、正しいデータ状態で確定するようにちょうどよい遅
延時間を選んでおく必要があるが、従来の構成ではデー
タ確定のタイミングを調整する手段すらなかった。本発
明では遅延回路を調整することにより容易にデータ確定
のタイミングを調整できる。
により生じる遅延時間を適切に選ぶ必要がある。すなわ
ちラッチ回路３によりデータを確定するタイミングが遅
すぎると、従来と同じようにリークの影響を受けてしま
い、また逆にデータを確定するタイミングが早すぎると
十分に放電しきる前にデータを確定してしまうことにな
るので、いずれにしても誤動作の原因となる。したがっ
て、正しいデータ状態で確定するようにちょうどよい遅
延時間を選んでおく必要があるが、従来の構成ではデー
タ確定のタイミングを調整する手段すらなかった。本発
明では遅延回路を調整することにより容易にデータ確定
のタイミングを調整できる。
【００２７】図３は図１におけるラッチ回路３の回路構
成の一実施例を示す。同図において、３ａ，３ｂ，３ｃ
はインバータ、３ｄ，３ｅはスイッチとして機能するト
ランスファゲートを示す。その動作を説明すると、クロ
ックパルス入力信号ＣＰが“Ｈ”のときトランスファゲ
ート３ｄが導通状態、トランスファゲート３ｅが非導通
状態となるので、入力Ｄはインバータ３ａ，３ｃを介し
てそのまま出力Ｑとなる。また、クロックパルス入力信
号ＣＰが“Ｌ”のときトランスファゲート３ｄが非導通
状態、トランスファゲート３ｅが導通状態となるので、
以前に入力されたデータがインバータ３ａ，３ｂおよび
トランスファゲート３ｅにより形成されるループ上で保
持（ラッチ）される。すなわち、クロックパルス入力Ｃ
Ｐが“Ｈ”のときに入力Ｄがそのまま出力Ｑとなり、ク
ロックパルス入力ＣＰが“Ｌ”のときには以前のデータ
を出力し続ける。
成の一実施例を示す。同図において、３ａ，３ｂ，３ｃ
はインバータ、３ｄ，３ｅはスイッチとして機能するト
ランスファゲートを示す。その動作を説明すると、クロ
ックパルス入力信号ＣＰが“Ｈ”のときトランスファゲ
ート３ｄが導通状態、トランスファゲート３ｅが非導通
状態となるので、入力Ｄはインバータ３ａ，３ｃを介し
てそのまま出力Ｑとなる。また、クロックパルス入力信
号ＣＰが“Ｌ”のときトランスファゲート３ｄが非導通
状態、トランスファゲート３ｅが導通状態となるので、
以前に入力されたデータがインバータ３ａ，３ｂおよび
トランスファゲート３ｅにより形成されるループ上で保
持（ラッチ）される。すなわち、クロックパルス入力Ｃ
Ｐが“Ｈ”のときに入力Ｄがそのまま出力Ｑとなり、ク
ロックパルス入力ＣＰが“Ｌ”のときには以前のデータ
を出力し続ける。
【００２８】図３に示す構成のラッチ回路では、トラン
スファゲート３ｄが導通状態のときには入力Ｄがほとん
ど遅延なくそのまま出力Ｑとなるので、遅延のあるＤフ
リップフロップ等を用いた場合と異なり、高速動作にも
対応できる。したがって、このラッチ回路を本発明に用
いれば、低速動作だけでなく、高速動作にも適応できる
汎用性の高いＲＯＭ回路を提供することができる。
スファゲート３ｄが導通状態のときには入力Ｄがほとん
ど遅延なくそのまま出力Ｑとなるので、遅延のあるＤフ
リップフロップ等を用いた場合と異なり、高速動作にも
対応できる。したがって、このラッチ回路を本発明に用
いれば、低速動作だけでなく、高速動作にも適応できる
汎用性の高いＲＯＭ回路を提供することができる。
【００２９】図４は、本発明の第２の実施例における低
速動作保証ＲＯＭを示す回路図である。
速動作保証ＲＯＭを示す回路図である。
【００３０】同図において、図１に示したものと同一の
構成部分には同一の符号を付けて説明を省略する。ま
た、以下に示す他の実施例の説明においても、同一の構
成部分には同一の符号を付けて説明を省略することとす
る。
構成部分には同一の符号を付けて説明を省略する。ま
た、以下に示す他の実施例の説明においても、同一の構
成部分には同一の符号を付けて説明を省略することとす
る。
【００３１】図１と異なる構成部分である７は選択手段
であり、本実施例ではマルチプレクサを用いている。図
１の回路においては、ＲＯＭ回路１の出力は必ずラッチ
回路３を通っていた。しかしながら、高速動作において
はラッチ回路を介している分だけ動作スピードが遅くな
り、これが不都合となる場合もある。そこで、本実施例
ではＲＯＭ回路１のデータそのものと、ラッチ回路３の
出力を選択手段であるマルチプレクサ７で選択できるよ
うに構成している。このマルチプレクサ７により、ＬＳ
Ｉ高速動作時には、ＲＯＭ回路１のデータ出力を選択
し、低速動作時には、ラッチ回路３の出力を選択するよ
うにすることで、高速動作から低速動作までを保証する
ものである。
であり、本実施例ではマルチプレクサを用いている。図
１の回路においては、ＲＯＭ回路１の出力は必ずラッチ
回路３を通っていた。しかしながら、高速動作において
はラッチ回路を介している分だけ動作スピードが遅くな
り、これが不都合となる場合もある。そこで、本実施例
ではＲＯＭ回路１のデータそのものと、ラッチ回路３の
出力を選択手段であるマルチプレクサ７で選択できるよ
うに構成している。このマルチプレクサ７により、ＬＳ
Ｉ高速動作時には、ＲＯＭ回路１のデータ出力を選択
し、低速動作時には、ラッチ回路３の出力を選択するよ
うにすることで、高速動作から低速動作までを保証する
ものである。
【００３２】図５および図６は第３および第４の実施例
を示す。これらの実施例では、遅延回路のより詳細な構
成を示す。
を示す。これらの実施例では、遅延回路のより詳細な構
成を示す。
【００３３】図５では遅延回路を抵抗８および容量９に
よる充電回路により構成したものである。１０はグラウ
ンドを示す。一般に、充電時間τは、抵抗値をＲ、容量
値をＣとすれば、 τ＝Ｒ…Ｃ［ｓ］ ……………… （１） で表される。したがって、遅延時間は、抵抗もしくは容
量の値を調整することで、容易に任意の値に設定でき
る。
よる充電回路により構成したものである。１０はグラウ
ンドを示す。一般に、充電時間τは、抵抗値をＲ、容量
値をＣとすれば、 τ＝Ｒ…Ｃ［ｓ］ ……………… （１） で表される。したがって、遅延時間は、抵抗もしくは容
量の値を調整することで、容易に任意の値に設定でき
る。
【００３４】図６は、遅延回路をインバータ１１により
構成したものである。一般に、インバータは、ゲート遅
延ｔを持っていることが知られている。したがって、イ
ンバータをｎ段構成した遅延時間ｔｄは、 ｔｄ＝ｎ…ｔ ……………… （２） で表すことができる。したがって、インバータの段数を
変えることで、容易に任意の遅延時間を得ることができ
る。
構成したものである。一般に、インバータは、ゲート遅
延ｔを持っていることが知られている。したがって、イ
ンバータをｎ段構成した遅延時間ｔｄは、 ｔｄ＝ｎ…ｔ ……………… （２） で表すことができる。したがって、インバータの段数を
変えることで、容易に任意の遅延時間を得ることができ
る。
【００３５】図７および図８は第５の実施例を示す。図
７はＲＯＭ回路の構成を示し、図８はその回路動作を示
すタイミングチャートである。図７において、複数の遅
延回路２ａ，２ｂ，……，２ｎが一つの遅延回路群を構
成しており、これらの遅延回路２ａ，２ｂ，……，２ｎ
の出力とプリチャージ信号ａの出力はすべてＯＲ回路
（論理和回路）１９の入力となっている。ＯＲ回路１９
の出力はをラッチ回路３のクロック入力となっている。
遅延時間をプリチャージ信号の“Ｈ”期間より長く取ろ
うとすると、図８に示すように遅延信号ｇは、プリチャ
ージ信号が“Ｈ”から“Ｌ”に変化してから立ち上がる
ことになる。
７はＲＯＭ回路の構成を示し、図８はその回路動作を示
すタイミングチャートである。図７において、複数の遅
延回路２ａ，２ｂ，……，２ｎが一つの遅延回路群を構
成しており、これらの遅延回路２ａ，２ｂ，……，２ｎ
の出力とプリチャージ信号ａの出力はすべてＯＲ回路
（論理和回路）１９の入力となっている。ＯＲ回路１９
の出力はをラッチ回路３のクロック入力となっている。
遅延時間をプリチャージ信号の“Ｈ”期間より長く取ろ
うとすると、図８に示すように遅延信号ｇは、プリチャ
ージ信号が“Ｈ”から“Ｌ”に変化してから立ち上がる
ことになる。
【００３６】もし、このような場合に本実施例の構成を
使用せずに遅延信号ｇをそのままラッチ回路３のクロッ
ク入力として用いると、システム誤動作の原因となる。
なぜなら、遅延信号ｇが立ち上がる前にラッチ回路３が
保持しているデータは、遅延信号が以前に“Ｈ”であっ
た時のデータであり、ＲＯＭ回路１のデータ出力は以前
のアドレスデータを一時的に示すこととなるからであ
る。
使用せずに遅延信号ｇをそのままラッチ回路３のクロッ
ク入力として用いると、システム誤動作の原因となる。
なぜなら、遅延信号ｇが立ち上がる前にラッチ回路３が
保持しているデータは、遅延信号が以前に“Ｈ”であっ
た時のデータであり、ＲＯＭ回路１のデータ出力は以前
のアドレスデータを一時的に示すこととなるからであ
る。
【００３７】そこで、本実施例では遅延時間を細かく分
けた遅延回路２ａ〜２ｎの各々の出力を入力とするＯＲ
回路の出力を、ラッチ回路のクロック入力とすることに
より、ＲＯＭ回路のデータ出力を正規のアドレス（現在
のアドレス）が示す値として、安定して出力することが
できる。
けた遅延回路２ａ〜２ｎの各々の出力を入力とするＯＲ
回路の出力を、ラッチ回路のクロック入力とすることに
より、ＲＯＭ回路のデータ出力を正規のアドレス（現在
のアドレス）が示す値として、安定して出力することが
できる。
【００３８】図９は第６の実施例を示し、ＮＯＲ型ＲＯ
Ｍ回路における低速動作保証ＲＯＭの一実施例である。
Ｍ回路における低速動作保証ＲＯＭの一実施例である。
【００３９】図９において、２０ａ，２０ｂ，２０ｃ，
２０ｄはＰチャンネルＭＯＳ型トランジスタ（以下「Ｐ
ＭＯＳ」という）、２１-１，２１-２，……，２１-ｎ
はＲＯＭメモリ用ＮチャンネルＭＯＳ型トランジスタ
（以下「ＮＭＯＳトランジスタ」という）、２２ａ，２
２ｂ，２２ｃ，２２ｄはＮＭＯＳトランジスタ、２３-
１，……，２３-ｋはセレクタ用ＮＭＯＳトランジス
タ、２４-１，……，２４-ｋはＮＭＯＳトランジスタで
ある。ＲＯＭデータは、メモリ用ＮＭＯＳトランジスタ
２１-１，……，２１-ｎのドレインをノードｆにつなぐ
か、つながないかにより決定される。つなげば、ＲＯＭ
出力は“Ｌ”となり、つながなければ、ＲＯＭ出力は
“Ｈ”となる。
２０ｄはＰチャンネルＭＯＳ型トランジスタ（以下「Ｐ
ＭＯＳ」という）、２１-１，２１-２，……，２１-ｎ
はＲＯＭメモリ用ＮチャンネルＭＯＳ型トランジスタ
（以下「ＮＭＯＳトランジスタ」という）、２２ａ，２
２ｂ，２２ｃ，２２ｄはＮＭＯＳトランジスタ、２３-
１，……，２３-ｋはセレクタ用ＮＭＯＳトランジス
タ、２４-１，……，２４-ｋはＮＭＯＳトランジスタで
ある。ＲＯＭデータは、メモリ用ＮＭＯＳトランジスタ
２１-１，……，２１-ｎのドレインをノードｆにつなぐ
か、つながないかにより決定される。つなげば、ＲＯＭ
出力は“Ｌ”となり、つながなければ、ＲＯＭ出力は
“Ｈ”となる。
【００４０】また、遅延回路２を構成するトランジスタ
の配置とＲＯＭ回路を構成するトランジスタの配置をほ
ぼ等しくしており、異なるのはＲＯＭ回路におけるＲＯ
Ｍメモリ用ＮＭＯＳトランジスタである２１-１，２１-
２，……，２１-ｎを遅延回路２ではＮＭＯＳトランジ
スタ２２ｂ一つで構成しているところだけである。
の配置とＲＯＭ回路を構成するトランジスタの配置をほ
ぼ等しくしており、異なるのはＲＯＭ回路におけるＲＯ
Ｍメモリ用ＮＭＯＳトランジスタである２１-１，２１-
２，……，２１-ｎを遅延回路２ではＮＭＯＳトランジ
スタ２２ｂ一つで構成しているところだけである。
【００４１】ここで、メモリトランジスタ２１-１，…
…，２１-ｎの各々とＮＭＯＳトランジスタ２２ｂの駆
動能力を ２１＞２２ｂ ……………… （３） ＮＭＯＳトランジスタ２２ａとＮＭＯＳトランジスタ２
２ｃの駆動能力を ２２ａ＞２２ｃ ……………… （４） セレクタＮＭＯＳトランジスタ２３-１，……，２３-ｋ
とＮＭＯＳトランジスタ２４-１，……，２４-Ｋとの駆
動能力を ２３＞２４ ……………… （５） の関係となるように設定する。駆動能力の調整するため
にはトランジスタのゲート幅やゲート長さを変えればよ
い。このようにＲＯＭ回路と遅延回路のそれぞれを構成
するトランジスタの配置をほぼ等しくして、かつこれら
のトランジスタの駆動能力について、ＲＯＭ回路のトラ
ンジスタを遅延回路のトランジスタよりも大きくすれ
ば、同じ信号を遅延回路とＲＯＭ回路にそれぞれ入力し
ても必ず遅延回路の出力が遅れることになる。たとえ
ば、“Ｈ”から“Ｌ”に変化するプリチャージ信号ａを
入力した場合に、遅延出力ｂが“Ｈ”から“Ｌ”に変化
する時間はＲＯＭデータｃが“Ｈ”から“Ｌ”に変化す
る時間よりも必ず遅くなる。したがって、本実施例の構
成を用いれば容易に遅延回路を実現することができ、容
易に低速動作保証ＲＯＭを提供できる。
…，２１-ｎの各々とＮＭＯＳトランジスタ２２ｂの駆
動能力を ２１＞２２ｂ ……………… （３） ＮＭＯＳトランジスタ２２ａとＮＭＯＳトランジスタ２
２ｃの駆動能力を ２２ａ＞２２ｃ ……………… （４） セレクタＮＭＯＳトランジスタ２３-１，……，２３-ｋ
とＮＭＯＳトランジスタ２４-１，……，２４-Ｋとの駆
動能力を ２３＞２４ ……………… （５） の関係となるように設定する。駆動能力の調整するため
にはトランジスタのゲート幅やゲート長さを変えればよ
い。このようにＲＯＭ回路と遅延回路のそれぞれを構成
するトランジスタの配置をほぼ等しくして、かつこれら
のトランジスタの駆動能力について、ＲＯＭ回路のトラ
ンジスタを遅延回路のトランジスタよりも大きくすれ
ば、同じ信号を遅延回路とＲＯＭ回路にそれぞれ入力し
ても必ず遅延回路の出力が遅れることになる。たとえ
ば、“Ｈ”から“Ｌ”に変化するプリチャージ信号ａを
入力した場合に、遅延出力ｂが“Ｈ”から“Ｌ”に変化
する時間はＲＯＭデータｃが“Ｈ”から“Ｌ”に変化す
る時間よりも必ず遅くなる。したがって、本実施例の構
成を用いれば容易に遅延回路を実現することができ、容
易に低速動作保証ＲＯＭを提供できる。
【００４２】なお同図に示す回路では、プリチャージの
タイミングと同時にプリチャージトランジスタ２０ｄを
介して、遅延出力ｂもプリチャージしているので、遅延
時間を長く取ってもプリチャージ信号ａの立ち上がりと
同時に遅延出力ｃも立ち上がるので遅延信号の立ち上が
りが遅くなることもなく、以前のデータを出力するよう
な誤動作も生じない。
タイミングと同時にプリチャージトランジスタ２０ｄを
介して、遅延出力ｂもプリチャージしているので、遅延
時間を長く取ってもプリチャージ信号ａの立ち上がりと
同時に遅延出力ｃも立ち上がるので遅延信号の立ち上が
りが遅くなることもなく、以前のデータを出力するよう
な誤動作も生じない。
【００４３】なお、本実施例ではＲＯＭ回路と遅延回路
の回路配置をほぼ等しくしてトランジスタの駆動能力を
異ならせることとしたが、ＲＯＭ回路と遅延回路の回路
配置をほぼ等しくし、かつ遅延回路の容量値をＲＯＭ回
路の容量値よりも大きくすることにより遅延時間を作っ
てもよい。容量値を調整するためには、たとえば拡散容
量やトランジスタのゲート容量を変える、あるいは新た
に容量を接続することにより実現できる。
の回路配置をほぼ等しくしてトランジスタの駆動能力を
異ならせることとしたが、ＲＯＭ回路と遅延回路の回路
配置をほぼ等しくし、かつ遅延回路の容量値をＲＯＭ回
路の容量値よりも大きくすることにより遅延時間を作っ
てもよい。容量値を調整するためには、たとえば拡散容
量やトランジスタのゲート容量を変える、あるいは新た
に容量を接続することにより実現できる。
【００４４】図１０は、第７の実施例を示しており、Ｎ
ＡＮＤ型ＲＯＭ回路における低速動作保証ＲＯＭの一実
施例である。
ＡＮＤ型ＲＯＭ回路における低速動作保証ＲＯＭの一実
施例である。
【００４５】図１０において、ＲＯＭメモリ用ＮＭＯＳ
トランジスタをエンハンスメント型トランジスタとする
か、ディプレッション型トランジスタとするかにより、
ＲＯＭデータが構成される。同図において図９と同一の
機能のトランジスタや同一の構成部分には同じ符号を付
けて説明を省略する。
トランジスタをエンハンスメント型トランジスタとする
か、ディプレッション型トランジスタとするかにより、
ＲＯＭデータが構成される。同図において図９と同一の
機能のトランジスタや同一の構成部分には同じ符号を付
けて説明を省略する。
【００４６】同図において、２５ａ，２５ｂはＮＭＯＳ
トランジスタ、２６-１，……，２６-ｎはＲＯＭメモリ
用ＮＭＯＳトランジスタ、２７-１，……，２７-ｎはＮ
ＭＯＳトランジスタである。
トランジスタ、２６-１，……，２６-ｎはＲＯＭメモリ
用ＮＭＯＳトランジスタ、２７-１，……，２７-ｎはＮ
ＭＯＳトランジスタである。
【００４７】ここで、図１０中のうちＮＭＯＳトランジ
スタ２５ａとＮＭＯＳトランジスタ２５ｂの駆動能力を ２５ａ＞２５ｂ ……………… （６） ＮＭＯＳトランジスタ２６-１，……，２６-ｎとＮＭＯ
Ｓトランジスタ２７-１，……，２７-ｎの駆動能力を ２６＞２７ ……………… （７） セレクタＮＭＯＳトランジスタ２３-１，……，２３-ｋ
とＮＭＯＳトランジスタ２４-１，……，２４-ｋとの駆
動能力を ２３＞２４ ……………… （８） の関係となるように設定するか、あるいは上述の第６の
実施例で説明したようにＲＯＭ回路値の容量を遅延回路
の容量値よりも小さくすることで、遅延出力ｂは、ＲＯ
Ｍ回路の出力ｃよりも必ず遅く立ち下がることとなる。
したがって、容易に低速動作保証ＲＯＭを提供できるも
のである。
スタ２５ａとＮＭＯＳトランジスタ２５ｂの駆動能力を ２５ａ＞２５ｂ ……………… （６） ＮＭＯＳトランジスタ２６-１，……，２６-ｎとＮＭＯ
Ｓトランジスタ２７-１，……，２７-ｎの駆動能力を ２６＞２７ ……………… （７） セレクタＮＭＯＳトランジスタ２３-１，……，２３-ｋ
とＮＭＯＳトランジスタ２４-１，……，２４-ｋとの駆
動能力を ２３＞２４ ……………… （８） の関係となるように設定するか、あるいは上述の第６の
実施例で説明したようにＲＯＭ回路値の容量を遅延回路
の容量値よりも小さくすることで、遅延出力ｂは、ＲＯ
Ｍ回路の出力ｃよりも必ず遅く立ち下がることとなる。
したがって、容易に低速動作保証ＲＯＭを提供できるも
のである。
【００４８】なお同図に示す回路では遅延出力ｂも、プ
リチャージトランジスタ２０ｄによりプリチャージされ
ており、遅延時間を長く取っても、プリチャージ信号ａ
と遅延信号ｂが同時に立ち上がり、誤動作の原因となら
ない。
リチャージトランジスタ２０ｄによりプリチャージされ
ており、遅延時間を長く取っても、プリチャージ信号ａ
と遅延信号ｂが同時に立ち上がり、誤動作の原因となら
ない。
【００４９】
【発明の効果】各請求項記載の発明にかかる低速動作保
証ＲＯＭによれば、それぞれ下記の効果を発揮すること
ができる。
証ＲＯＭによれば、それぞれ下記の効果を発揮すること
ができる。
【００５０】請求項１〜１１記載の構成によれば、簡単
な回路構成で低速動作時に安定して正確なＲＯＭデータ
出力を得ることができ、遅延時間密の制御も簡単で、回
路設計が容易であり、製造もしやすい利点がある。さら
に、低速動作ＲＯＭの不良増加に伴うコストアップを低
減できる。
な回路構成で低速動作時に安定して正確なＲＯＭデータ
出力を得ることができ、遅延時間密の制御も簡単で、回
路設計が容易であり、製造もしやすい利点がある。さら
に、低速動作ＲＯＭの不良増加に伴うコストアップを低
減できる。
【００５１】また、特に請求項２または３記載の構成に
よれば、高速動作と低速動作の両方で、安定したＲＯＭ
データを出力でき、より汎用性の高いＲＯＭ回路を提供
することができる。
よれば、高速動作と低速動作の両方で、安定したＲＯＭ
データを出力でき、より汎用性の高いＲＯＭ回路を提供
することができる。
【００５２】また、請求項４または５記載の構成によれ
ば、遅延時間の変更調整が容易なＲＯＭ回路を提供する
ことができる。
ば、遅延時間の変更調整が容易なＲＯＭ回路を提供する
ことができる。
【００５３】また、請求項６記載の構成によれば、遅延
時間をさらに長くとることができるので、システム誤動
作をより少なくすることができる。
時間をさらに長くとることができるので、システム誤動
作をより少なくすることができる。
【００５４】また、請求項７〜１０記載の構成によれ
ば、ＮＯＲ方式またはＮＡＮＤ方式のＲＯＭ回路に適し
た遅延回路を容易に選ぶことができるので、ＲＯＭ回路
の製造がより容易になる。
ば、ＮＯＲ方式またはＮＡＮＤ方式のＲＯＭ回路に適し
た遅延回路を容易に選ぶことができるので、ＲＯＭ回路
の製造がより容易になる。
【００５５】また、請求項１１記載の構成によれば、ラ
ッチ回路はクロック入力がハイレベルのときには、ＲＯ
Ｍデータ出力は、遅延なくラッチ回路を通り抜けること
ができるため、低速時のみならず高速時にも安定して動
作が可能となり、簡単な構成で汎用性の高いＲＯＭ回路
を提供することができる。
ッチ回路はクロック入力がハイレベルのときには、ＲＯ
Ｍデータ出力は、遅延なくラッチ回路を通り抜けること
ができるため、低速時のみならず高速時にも安定して動
作が可能となり、簡単な構成で汎用性の高いＲＯＭ回路
を提供することができる。
【図１】本発明の第１の実施例における低速動作保証Ｒ
ＯＭの構成を示す回路図
ＯＭの構成を示す回路図
【図２】図１の各要部における入出力信号のタイミング
チャート
チャート
【図３】本発明の一実施例におけるラッチ回路の構成図
【図４】本発明の第２の実施例における低速動作保証Ｒ
ＯＭの構成を示す回路図
ＯＭの構成を示す回路図
【図５】本発明の第３の実施例における低速動作保証Ｒ
ＯＭの構成を示す回路図
ＯＭの構成を示す回路図
【図６】本発明の第４の実施例における低速動作保証Ｒ
ＯＭの構成を示す回路図
ＯＭの構成を示す回路図
【図７】本発明の第５の実施例における低速動作保証Ｒ
ＯＭの構成を示す回路図
ＯＭの構成を示す回路図
【図８】図７の各要部における入出力信号のタイミング
チャート
チャート
【図９】本発明の第６の実施例における低速動作保証Ｒ
ＯＭの構成を示す回路図
ＯＭの構成を示す回路図
【図１０】本発明の第７の実施例における低速動作保証
ＲＯＭの構成を示す回路図
ＲＯＭの構成を示す回路図
【図１１】従来のＲＯＭ構成の説明図
【図１２】図１１の各要部における入出力信号のタイミ
ングチャート
ングチャート
１ ＲＯＭ回路 ２ 遅延回路 ３ ラッチ回路 ３ａ〜３ｃ インバータ ３ｄ，３ｅ トランスファゲート ４ プリチャージ信号入力端子 ５ データ出力端子 ６ アドレス信号入力端子 ａ プリチャージ信号 ｂ 遅延信号 ｃ ＲＯＭ出力 ｄ ＲＯＭデータ出力 ｅ アドレス信号 ７ マルチプレクサ ８ 抵抗 ９ 容量 １０ グラウンド １１ インバータ １９ ＯＲ回路 ２０ａ〜ｄ ＰＭＯＳ ２１-1〜ｎ ＲＯＭメモリ用ＮＭＯＳトランジスタ ２２-1〜ｎ ＮＭＯＳトランジスタ ２３-1〜ｋ セレクタ用ＮＭＯＳトランジスタ ２４-1〜ｋ ＮＭＯＳトランジスタ ２５ａ，ｂ ＮＭＯＳトランジスタ ２６-1〜ｎ ＲＯＭメモリ用ＮＭＯＳトランジスタ ２７-1〜ｎ ＮＭＯＳトランジスタ
Claims (11)
- 【請求項１】 リードオンリメモリ回路と、前記リード
オンリメモリ回路に入力するプリチャージ信号を入力と
する遅延回路と、前記リードオンリメモリ回路の出力を
データ入力とし、前記遅延回路の出力をクロック入力と
するラッチ回路とを備え、前記ラッチ回路の出力をリー
ドオンリメモリデータの出力とする低速動作保証リード
オンリメモリ。 - 【請求項２】 リードオンリメモリ回路と、前記リード
オンリメモリ回路に入力するプリチャージ信号を入力と
する遅延回路と、前記リードオンリメモリ回路の出力を
データ入力とし、前記遅延回路の出力をクロック入力と
するラッチ回路と、前記リードオンリメモリ回路の出力
とラッチ回路の出力のいずれかを選択して出力する選択
手段とを有し、前記選択手段の出力をリードオンリメモ
リデータ出力とした低速動作保証リードオンリメモリ。 - 【請求項３】 選択手段としてマルチプレクサを用いる
ことを特徴とする請求項２記載の低速動作保証リードオ
ンリメモリ。 - 【請求項４】 抵抗および容量によって遅延回路を構成
した請求項１〜３のいずれかに記載の低速動作保証リー
ドオンリメモリ。 - 【請求項５】 インバータによって遅延回路を構成した
請求項１〜３のいずれかに記載の低速動作保証リードオ
ンリメモリ。 - 【請求項６】 リードオンリメモリ回路と、前記リード
オンリメモリ回路に入力するプリチャージ信号を入力と
する遅延回路を複数段重ねた遅延回路群と、前記プリチ
ャージ信号と前記遅延回路群を構成する各々の遅延回路
の出力を入力とする論理和回路と、前記リードオンリメ
モリ回路の出力をデータ入力とし、前記論理和回路の出
力をクロック入力とするラッチ回路とを備え、前記ラッ
チ回路の出力をリードオンリメモリデータ出力とする低
速動作保証リードオンリメモリ。 - 【請求項７】 否定和方式のリードオンリメモリ回路
と、前記リードオンリメモリ回路に入力するプリチャー
ジ信号を入力とした遅延回路と、前記リードオンリメモ
リ回路の出力をデータ入力とし、前記遅延回路の出力を
クロック入力とするラッチ回路を備え、前記遅延回路の
構成は前記否定和方式のリードオンリメモリ回路の中で
複数段連ねたメモリトランジスタの部分を１段として他
は同一回路構成とし、前記遅延回路を構成するトランジ
スタは前記リードオンリメモリ回路を構成するトランジ
スタよりも駆動能力が小さい低速動作保証リードオンリ
メモリ。 - 【請求項８】 否定和方式のリードオンリメモリ回路
と、前記リードオンリメモリ回路に入力するプリチャー
ジ信号を入力とした遅延回路と、前記リードオンリメモ
リ回路の出力をデータ入力とし、前記遅延回路の出力を
クロック入力とするラッチ回路を備え、前記遅延回路の
構成は前記否定和方式のリードオンリメモリ回路の中で
複数段連ねたメモリトランジスタの部分を１段として他
は同一回路構成とし、前記遅延回路の容量が前記リード
オンリメモリ回路の容量より大きい低速動作保証リード
オンリメモリ。 - 【請求項９】 否定積方式のリードオンリメモリ回路
と、前記リードオンリメモリ回路のプリチャージ信号を
入力とした否定積方式の遅延回路と、前記リードオンリ
メモリ回路の出力をデータ入力とし、前記遅延回路の出
力をクロック入力とするラッチ回路とを備え、前記遅延
回路を構成するトランジスタは前記リードオンリメモリ
回路を構成するトランジスタよりも駆動能力が小さい低
速動作保証リードオンリメモリ。 - 【請求項１０】 否定積方式のリードオンリメモリ回路
と、前記リードオンリメモリ回路のプリチャージ信号を
入力とした否定積方式の遅延回路と、前記リードオンリ
メモリ回路の出力をデータ入力とし、前記遅延回路の出
力をクロック入力とするラッチ回路とを備え、前記遅延
回路の容量が前記リードオンリメモリ回路の容量より大
きい低速動作保証リードオンリメモリ。 - 【請求項１１】 ラッチ回路はクロック入力がハイレベ
ルになるとデータ入力を遅延なくＱ出力として出力する
回路構成であることを特徴とする請求項１〜１０のいず
れかに記載の低速動作保証リードオンリメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13562894A JP3723993B2 (ja) | 1994-06-17 | 1994-06-17 | 低速動作保証リードオンリメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13562894A JP3723993B2 (ja) | 1994-06-17 | 1994-06-17 | 低速動作保証リードオンリメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH087590A true JPH087590A (ja) | 1996-01-12 |
| JP3723993B2 JP3723993B2 (ja) | 2005-12-07 |
Family
ID=15156256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13562894A Expired - Fee Related JP3723993B2 (ja) | 1994-06-17 | 1994-06-17 | 低速動作保証リードオンリメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3723993B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434492B1 (ko) * | 2001-09-27 | 2004-06-05 | 삼성전자주식회사 | 메모리를 제어하는 클럭 발생 장치를 구비하는 반도체메모리 장치 및 클럭 발생 방법 |
-
1994
- 1994-06-17 JP JP13562894A patent/JP3723993B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434492B1 (ko) * | 2001-09-27 | 2004-06-05 | 삼성전자주식회사 | 메모리를 제어하는 클럭 발생 장치를 구비하는 반도체메모리 장치 및 클럭 발생 방법 |
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| Publication number | Publication date |
|---|---|
| JP3723993B2 (ja) | 2005-12-07 |
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