JPH087563A

JPH087563A - ダイナミック型半導体記憶装置

Info

Publication number: JPH087563A
Application number: JP6140353A
Authority: JP
Inventors: Kazunori Ouchi; 和則大内; Shinichiro Shiratake; 慎一郎白武; Daizaburo Takashima; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-06-22
Filing date: 1994-06-22
Publication date: 1996-01-12
Anticipated expiration: 2018-12-08
Also published as: JP3474637B2

Abstract

(57)【要約】【目的】書き込み・読み出し時におけるビット線間干
渉ノイズの影響を無くすことができ、動作マージンの拡
大をはかり得るＮＡＮＤ型ＤＲＡＭを提供する。【構成】複数本のワード線ＷＬと複数本のビット線Ｂ
Ｌとの交点に配置される複数個のＮＡＮＤセルと、複数
本のビット線ＢＬのうちの対応する各ビット線対の電位
差をそれぞれ検知・増幅する複数個のセンスアンプＳＡ
と、複数本のビット線ＢＬのうちセンスアンプＳＡに対
となり接続されるビット線を順次選択する第１のスイッ
チ部Ｑ２１〜Ｑ３４と、この第１のスイッチ部により選
択されたビット線からなるビット線対の組み合わせを順
次切り換える第２のスイッチ部Ｑ４１〜Ｑ５２とを具備
したＮＡＮＤ型ＤＲＡＭであり、第１及び第２のスイッ
チ部により、ＮＡＮＤセルが接続された状態にあるビッ
ト線に対し、これを挟む２本の隣接したビット線を対に
してセンスアンプＳＡに接続することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置に係わり、特にビット線間の干渉ノイズの影響
を減らしたダイナミック型半導体記憶装置に関する。

【０００２】

【従来の技術】ダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）の高密度化は、プロセス技術，デバイス技術による
微細化で実現されてきたが、近年、これらの技術による
微細化が限界に近くなっている。そこで最近、１トラン
ジスタ／１キャパシタからなるメモリセルを複数個直列
接続したＮＡＮＤセルを基本構成としたＮＡＮＤ型ＤＲ
ＡＭが提案されている。

【０００３】ＮＡＮＤ型ＤＲＡＭは、ビット線から一番
遠いセルを読み出すときには、それよりビット線側にあ
る全てのセルを読み出してからでないと読み出せないの
で、汎用ＤＲＡＭと比べアクセス速度，アクセスの自由
度の点において劣る。しかし、セルとビット線とのコン
タクトの数が少なくなり、ビット当たりの面積が大幅に
減少するため、高密度化の点で極めて優れた特徴を持
ち、高集積記憶装置に適している。

【０００４】ＮＡＮＤ型ＤＲＡＭのダミーセル側及びメ
モリセル側の主要部分を図７，８に示す。この例では、
ワード線ＷＬ１〜ＷＬ４，ＷＬ５〜ＷＬ８，…に接続し
た４個のメモリセルが直列接続されＮＡＮＤセルを構成
している。ＮＡＮＤセルは、ワード線（ＷＬ）とビット
線（ＢＬ）の交点に配列される。図８のメモリセル側の
ビット線ＢＬ１は図７のダミーセル側の／ＢＬ１と、Ｂ
Ｌ２は／ＢＬ２と、…それぞれ対をなし、いわゆるオー
プンビット線形式で配置される。

【０００５】各ビット線は、トランスファーゲート（Ｑ
ｊ）を介してセンスノード（ＳＮｉ）に接続される。一
対のセンスノード（ＳＮｉ，／ＳＮｉ）はセンスアンプ
（ＳＡｉ）に接続される。センスノードには平衡化回路
（ＥＱＺｉ），Ｉ／Ｏ回路（ＩＯＧｉ），８ビットのレ
ジスタ（ＲＧｋ）がそれぞれ接続される。

【０００６】ＮＡＮＤ型ＤＲＡＭは、セルの構造上アク
セス速度，アクセスの自由度はもともと汎用ＤＲＡＭに
比べ劣るので、このように複数のビット線でセンスアン
プを時分割的に共用してもさらなる性能の劣化は問題に
ならず、こうして全体のセンスアンプの数を減らして高
密度化の利点をさらに高めた方が得策である。

【０００７】以下、図９の動作波形を参照しながら、図
７，８のＮＡＮＤ型ＤＲＡＭにおける読み出し動作を説
明する。ここでは、ワード線ＷＬ１〜ＷＬ４に接続する
メモリセルが選択されたものとする。

【０００８】まず、図９（ａ）に示すように、信号ＥＱ
が高電圧になり平衡化回路ＥＱＺｉが作動し、センスノ
ードＳＮｉ，／ＳＮｉが予め定められた電圧（例えば電
源電圧の中間電圧）に等電圧化される。このとき、ビッ
ト線選択信号ＢＳＬ１〜ＢＳＬ４も高電圧でトランスフ
ァーゲートＱ１〜Ｑ１６は導通しており、ビット線ＢＬ
１〜ＢＬ８，／ＢＬ１〜／ＢＬ８も等電圧化される。等
電圧化が終了すると、ＢＳＬ１〜ＢＳＬ４は低電圧とな
り、トランスファーゲートＱ１〜Ｑ１６は非導通とな
る。ＥＱも低電圧となり平衡化回路ＥＱＺｉも不活性化
される。

【０００９】次いで、ワード線ＷＬ１が高電圧になり、
ＷＬ１に接続するメモリセルＭＣからそれぞれ対応する
ビット線ＢＬ１〜ＢＬ８にデータが読み出される。この
とき、ダミーワード線ＤＷＬ１も高電圧となり、これに
駆動されるダミーセルＤＭＣから対応するビット線／Ｂ
Ｌ１〜／ＢＬ８に参照データが読み出される。

【００１０】ＷＬ１，ＤＷＬ１を高電圧に保持したま
ま、ビット線選択信号ＢＳＬ１を高電圧にすると、トラ
ンジスタＱ１，Ｑ９は導通し、ビット線対ＢＬ１，／Ｂ
Ｌ１はセンスノード対ＳＮ１，／ＳＮ１に接続される。
データがビット線ＢＬ１からセンスノードＳＮ１へ転送
された後、ＢＳＬ１は低電圧になりトランスファーゲー
トＱ１，Ｑ９は非導通とされる。

【００１１】この後、センスアンプＳＡ１が活性化さ
れ、セルのデータは検知され増幅される。増幅されたデ
ータは、センスノードＳＮ１及び／ＳＮ１に接続する８
ビットレジスタＲＧ１，ＲＧ２のいずれか一方にある第
１ビット目のレジスタに入力される。同時に、カラムデ
コーダ（図示せず）の出力信号であるＣＳＬ１が高電圧
になり、データはＩ／Ｏ線（Ｉ／Ｏ，／Ｉ／Ｏ）に出力
される。

【００１２】データがレジスタとＩ／Ｏ線に出力される
と、センスアンプＳＡ１は非活性化され、信号ＥＱが高
電圧となり平衡化回路が再び動作し、センスノードＳＮ
１，／ＳＮ１が等電圧化される。このとき、トランスフ
ァーゲートＱ１からＱ１６は非導通のままであるから、
ビット線ＢＬ１〜ＢＬ８，／ＢＬ１〜／ＢＬ８にはセ
ル、ダミーセルから読み出されたデータがそのまま留ま
っている。等電圧化が終了すると信号ＥＱは低電圧に戻
る。

【００１３】次いで、２番目のビット線選択信号ＢＳＬ
２が高電圧になり、トランジスタＱ２，Ｑ１０が導通
し、ビット線ＢＬ２がセンスノードＳＮ１に接続されビ
ット線ＢＬ２のデータがセンスノードＳＮ１に送られ
る。その後、トランジスタＱ２，Ｑ１０は非導通とな
る。以後、前記と同様にして、ビット線ＢＬ２のデータ
が検知・増幅され、レジスタの第２ビット目に入力さ
れ、Ｉ／Ｏ線に出力される。

【００１４】同様にして、ビット線ＢＬ３，ＢＬ４のデ
ータが順次読み出され、それぞれレジスタの第３ビッ
ト，第４ビットに入力され、Ｉ／Ｏ線に送出される。こ
うして、ワード線ＷＬ１に接続する４ビットのセルが読
み出されると、図９（ｂ）に示すように、続いてワード
線ＷＬ１が高電圧のままワード線ＷＬ２が高電圧にな
る。そして、ワード線ＷＬ１の時と同様にして、ワード
線ＷＬ２に接続する４ビットのセルのデータが読み出さ
れ、レジスタの第５〜第８ビットに入力されると共に、
Ｉ／Ｏ線に順次出力される。

【００１５】このことが、ワード線ＷＬ３，ＷＬ４につ
いても繰り返され、合計１６ビットのセルのデータが読
み出され、読み出されたデータはレジスタに保持される
と共に、Ｉ／Ｏ線に送られる。このとき、ビット線ＢＬ
５〜ＢＬ８でも同様な動作が同時に進められ、カラムデ
コーダで選択されてＣＳＬ２が高電圧になれば、データ
をＩ／Ｏ線に出力し、選択されなければレジスタＲＧ
３，ＲＧ４にデータを保持することだけを行う。

【００１６】次に、データのセルへの再書き込みを行
う。ＮＡＮＤ型ＤＲＡＭでは、例えばワード線ＷＬ１を
高電圧にしたままワード線ＷＬ２に接続するセルの読み
出しを行うので、ワード線ＷＬ１〜ＷＬ４とビット線Ｂ
Ｌ１からＢＬ４の交点にある１６ビットのセルの全ての
読み出しが終わってからでないと各セルの再書き込みを
行えない。

【００１７】再書き込みは読み出しとは逆の順番で行
う。読み出しが終了した時点ではワード線ＷＬ１〜ＷＬ
４は全て高電圧になっている。まず、ビット線選択信号
ＢＳＬ４を高電圧にし、レジスタの第１６ビットのデー
タをセンスノードＳＮ１か／ＳＮ１に取り出し、ビット
線ＢＬ４とワード線ＷＬ４の交点にあるセル再書き込み
を行う。

【００１８】次いで、ビット線選択信号ＢＳＬ４を低電
圧にし、替わってＢＳＬ３を高電圧にし、レジスタの第
１５ビットのデータをビット線ＢＬ３とワード線ＷＬ４
の交点のセルに再書き込みをする。これを繰り返しワー
ド線ＷＬ４に接続する４ビットのセルへの再書き込みが
完了すると、ワード線ＷＬ４を低電圧にする。

【００１９】これを順次繰り返し、最後にレジスタの第
１ビットのデータをビット線ＢＬ１とワード線ＷＬ１の
交点のセルへ再書き込みをして１つのサイクルを終了す
る。データの書き込みについては、例えばＩ／Ｏ線から
データをレジスタに入力し、あとは再書き込みと同様の
手順で行えばよい。

【００２０】以上のように、ＮＡＮＤ型ＤＲＡＭは、ア
クセスの自由度に制限が付くものの、高密度のダイナミ
ック型記憶装置として有力である。しかし、図７，８に
示すＮＡＮＤ型ＤＲＡＭの従来例では、以下に示すビッ
ト線間干渉ノイズの影響を受け易いという欠点がある。
図１０を参照し、メモリセルＭＣ４に着目してビット線
間干渉ノイズを説明する。

【００２１】まず、読み出しの時であるが、ワード線Ｗ
Ｌ１が高電圧になってメモリセルＭＣ１〜ＭＣ８のデー
タがそれぞれ対応するビット線に現れる。このとき、ビ
ット線ＢＬ４にはビット線間結合容量ＣBBを介してビッ
ト線ＢＬ３とＢＬ５の両方からノイズδR を受ける。こ
のノイズの大きさΔＶN は、メモリセルからの読み出し
データの大きさをＶS0、ビット線の対接地容量をＣB0と
すると、大略ΔＶN ＝ＶS0・ＣBB／（ＣB0＋２ＣBB）で
表される。ビット線ＢＬ４は両側のビット線ＢＬ３，Ｂ
Ｌ５から影響されるから、合わせて２・ΔＶN のノイズ
を受けることになる。

【００２２】次に、書き込み或いは再書き込み時である
が、上述したようにデータは（ＭＣ４とＭＣ８）→（Ｍ
Ｃ３とＭＣ７）→（ＭＣ２とＭＣ６）→（ＭＣ１とＭＣ
５）の順に書き込まれる。ＭＣ４に着目すると、ＭＣ４
の書き込みが終了すると、トランスファーゲートＱ４が
非導通になる。このとき、続いてＭＣ３以降のセルの書
き込みを行うために、ワード線ＷＬ１は高電圧のままで
ある。従って、セルＭＣ４はデータを書き込まれた後
で、フローティング状態のビット線ＢＬ４と電気的に接
続された状態で放置される。

【００２３】この状態でメモリセルＭＣ３に書き込みが
行われると、ビット線ＢＬ３の電位変動がビット線間結
合容量を介して、ノイズδW としてビット線ＢＬ４に伝
えられる。このときのノイズの大きさは、読み出し時の
データに及ぼすノイズの大きさに換算しておおよそΔＶ
N に等しい。

【００２４】書き込みが繰り返し続けられて、セルＭＣ
１とＭＣ５に書き込みが行われるときに、ビット線ＢＬ
５の電位変動が、同様にノイズとしてビット線ＢＬ４に
伝えられる。セルＭＣ１とＭＣ５への書き込みが終了し
た後に、ワード線ＷＬ１が低電圧に変えられる。ここで
セルＭＣ４の電位が確定するが、この電位は、ビット線
ＢＬ３とＢＬ５からノイズの影響を受けたビット線ＢＬ
４の電位である。こうして、書き込みの時も略、２・Δ
ＶN の大きさのノイズを受ける。

【００２５】このように、図７，８に示すＮＡＮＤ型Ｄ
ＲＡＭは、書き込み・読み出しを通じて、大略４・ΔＶN ＝４・ＶS0・ＣBB／（ＣB0＋２ＣBB）のノイズを受ける。１６Ｍビット以降のＤＲＡＭではＣ
BB／（ＣB0＋２ＣBB）は０．１を越える。つまり、メモ
リセルから本来得られる信号の大半をノイズで失ってし
まうことになり、動作マージンを大きく低下させる。

【００２６】

【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤ型ＤＲＡＭにおいては、書き込み・読み出し時に
おいてビット線間干渉ノイズの影響を受け易く、これが
動作マージンを悪化させる要因となっていた。

【００２７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、書き込み・読み出し時
におけるビット線間干渉ノイズの影響を無くすことがで
き、動作マージンの拡大をはかり得るダイナミック型半
導体記憶装置を提供することにある。

【００２８】

【課題を解決するための手段】本発明の骨子は、書き込
み・読み出し時におけるビット線間干渉ノイズが相殺さ
れるように、センスアンプに接続されるビット線対を構
成するビット線の組み合わせを順次変えることにある。

【００２９】即ち本発明は、複数本のワード線と複数本
のビット線との交点に配置される複数個のメモリセルユ
ニットと、複数本のビット線のうちの対応する各ビット
線対の電位差をそれぞれ検知・増幅する複数個のセンス
アンプと、複数本のビット線のうちセンスアンプに対と
なり接続されるビット線を順次選択する第１のスイッチ
手段と、この第１のスイッチ手段により選択されたビッ
ト線からなるビット線対の組み合わせを切り換える第２
のスイッチ手段とを具備したダイナミック型半導体記憶
装置であって、第１及び第２のスイッチ手段により、メ
モリセルユニットが接続された状態にあるビット線に対
し、これを挟む２本の隣接したビット線を対にしてセン
スアンプに接続するようにしたものである。

【００３０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) メモリセルユニットが接続された状態にあるビット
線と、これを挟む２本の隣接したビット線対は、同一の
センスアンプを共有すること。 (2) メモリセルユニットは、複数個のメモリセルを直列
接続したＮＡＮＤ型ＤＲＡＭセルであること。 (3) 複数本のワード線は、第１のワード線，第２のワー
ド線及びブロックワード線に分類され、複数個のメモリ
セルを直列接続してなるＮＡＮＤセルは、第１のワード
線と第４ｋ−３番目（ｋは正の整数），第４ｋ番目のビ
ット線との交点に配置され、且つブロックワード線に導
通・非導通を制御されるスイッチ素子を介してビット線
に接続された第１のＮＡＮＤセルと、第２のワード線と
第４ｋ−２番目，第４ｋ−１番目のビット線との交点に
配置され、且つブロックワード線に導通・非導通を制御
されるスイッチ素子を介してビット線に接続された第２
のＮＡＮＤセルと、第１のワード線と第４ｋ−２番目，
第４ｋ−１番目のビット線との交点に配置され、且つビ
ット線に直接接続された第３のＮＡＮＤセルと、第２の
ワード線と第４ｋ−３番目，第４ｋ番目のビット線との
交点に配置され、且つビット線に直接接続された複数個
の第４のＮＡＮＤセルとに分類され、スイッチ手段は、
第ｉ（ｉ＝１，２，３，４）のＮＡＮＤセルがそれぞれ
対応するビット線に接続された状態となる時、互いに隣
接する第ｉのＮＡＮＤセルに対し、一方のＮＡＮＤセル
に接続されたビット線と、該ビット線と共に他方のＮＡ
ＮＤセルが接続されたビット線を挟むビット線とでそれ
ぞれ対を構成するよう、複数本のビット線をそれぞれ対
応するセンスアンプに接続するものであること。 (4) 互いに隣接する第ｉ（ｉ＝１，２，３，４）のＮＡ
ＮＤセルが接続される複数のビット線を含む複数のビッ
ト線対は、同一のセンスアンプを共有すること。 (5) ビット線のセンス方式は、フォールデッド（折り返
し）ビットライン方式であること。

【００３１】

【作用】本発明によれば、メモリセルユニットが接続さ
れた状態にあるビット線からデータを読み出す際には、
このビット線に隣接する２本のビット線にビット線間結
合容量を介してノイズが現れる。しかし、これら２本の
ビット線は対となってセンスアンプに接続されるもので
あるから、各々に同じ量のノイズが加わってもセンスア
ンプによる検知動作に影響を与えることはない。つま
り、ビット線間干渉ノイズの影響は実質的になくなる。

【００３２】一方、メモリセルにデータ書き込む際に
は、書き込むビット線及びこれと対をなすビット線に隣
接する各ビット線にビット線間結合容量を介してノイズ
が現れる。メモリセルユニットが接続された状態にある
ビット線は、これに隣接するビット線を用いて他のメモ
リセルに書き込む際には、センスアンプに接続される２
本のビット線（書き込むビット線及びこれと対をなすビ
ット線）に挟まれた位置にあるため、書き込むビット線
及びこれと対をなすビット線の両方からの影響を受け
る。しかし、書き込むビット線とこれと対をなすビット
線からのノイズは極性が逆であるので、互いに相殺され
ることになる。従って、実質的にビット線間干渉ノイズ
の影響は受けない。

【００３３】ここで、メモリセルユニットが接続された
状態にあるビット線とは、読み出しの際には読み出し前
でセル内にデータがあり、書き込みの際には書き込み後
でセル内にデータがあり、かつスイッチ素子を介して又
は直接ビット線に接続され、さらに該当セルのワード線
が選択される状態にあるものを意味する。

【００３４】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１，２は、本発明の第１の実施例に係わるＮＡ
ＮＤ型ＤＲＡＭの主要部分を示す回路構成図であり、図
１はセンスアンプ，平衡化回路，Ｉ／Ｏ回路，レジスタ
等の部分、図２はセルアレイ部分を示している。

【００３５】本実施例では、ノイズに強いＤＲＡＭを実
現するために、セルアレイはフォールデッドビット線形
式で配列される。ＮＡＮＤセルの高密度性を損うことな
くフォールデッドビット線形式を実現するために、ＮＡ
ＮＤセルの配列に従来例に変更を加えてある。

【００３６】図３に、本実施例で採用されるＮＡＮＤセ
ルの具体的な配列を示す。ワード線ＷＬ１０１〜ＷＬ１
０４，ＷＬ１０５〜ＷＬ１０８に接続した４個のメモリ
セル（ＭＣ１１〜ＭＣ１４，ＭＣ１５〜ＭＣ１８，ＭＣ
２１〜ＭＣ２４，ＭＣ２５〜ＭＣ２８）がそれぞれ直列
接続されてＮＡＮＤセルが構成されるのは従来と同様で
ある。これに加えて本実施例では、これらのＮＡＮＤセ
ルの半数に、これらとビット線コンタクトの間にゲート
がブロックワード線ＷＬ１００に接続したトランスアァ
ートランジスタＱ１０１，Ｑ１０２が挿入されるてい
る。

【００３７】トランジスタＱ１０１，Ｑ１０２…が挿入
されるのはビット線コンタクトを共有する二つのＮＡＮ
Ｄセルの一方で、ペアとなるビット線では逆の側のＮＡ
ＮＤセルに挿入される。

【００３８】ここで、図３では２本のビット線部分で４
つのＮＡＮＤしか示していないが、複数本のビット線に
対しては、上記４つのＮＡＮＤセルが次のように配置さ
れている。即ち、ＷＬ１０１〜ＷＬ１０４を第１のワー
ド線、ＷＬ１０５〜ＷＬ１０８を第２のワード線、トラ
ンスファートランジスタＱ１０１，Ｑ１０２をスイッチ
素子とし、第１のワード線には第１，第３のＮＡＮＤセ
ルが接続され、第２のワード線には第２，第４のＮＡＮ
Ｄセルが接続され、第１，第２のＮＡＮＤセルはスイッ
チ素子を介してビット線に接続され、第３，第４のＮＡ
ＮＤセルがビット線に直接接続されている。

【００３９】そして、第１のＮＡＮＤセルは第１のワー
ド線と第４ｋ−３番目（ｋは正の整数），第４ｋ番目の
ビット線との交点に配置され、第２のＮＡＮＤセルは第
２のワード線と第４ｋ−２番目，第４ｋ−１番目のビッ
ト線との交点に配置され、第３のＮＡＮＤセルは第１の
ワード線と第４ｋ−２番目，第４ｋ−１番目のビット線
との交点に配置され、第４のＮＡＮＤセルは第２のワー
ド線と第４ｋ−３番目，第４ｋ番目のビット線との交点
に配置される。

【００４０】図３では、ＭＣ１１〜ＭＣ１４が第３のＮ
ＡＮＤセル、ＭＣ１５〜ＭＣ１８が第２のＮＡＮＤセ
ル、ＭＣ２１〜ＭＣ２４が第１のＮＡＮＤセル、ＭＣ２
５〜ＭＣ２８が第４のＮＡＮＤセルに相当するものとな
っている。

【００４１】このセルアレイの動作波形の一例を、図４
に示す。ワード線ＷＬ１０１〜ＷＬ１０４が選択される
場合を例にとると、まずＷＬ１０１が高電圧になる。こ
のとき、ブロックワード線ＷＬ１００は低電圧のままで
ある。従って、メモリセルＭＣ１１のデータがビット線
ＢＬ１０１に現れる。しかし、メモリセルＭＣ２１のデ
ータはトランジスタＱ１０２が非導通であるためビット
線ＢＬ１０２には出力されない。このため、ビット線Ｂ
Ｌ１０２はビット線ＢＬ１０１の参照ビット線（／Ｂ
Ｌ）として用いることができる。ビット線ＢＬ１０１と
ＢＬ１０２を対としてメモリセルＭＣ１１のデータがセ
ンスアンプで読みとられ、その後ビット線対は中間電圧
にリセットされる。

【００４２】次いで、ワード線ＷＬ１０１が高電圧のま
まブロックワード線ＷＬ１００を高電圧にし、メモリセ
ルＭＣ２１のデータをビット線ＢＬ１０２に読み出す。
このとき、メモリセルＭＣ１１のデータは既に読み出さ
れデータはないので、ビット線ＢＬ１０１はビット線Ｂ
Ｌ１０２の参照ビット線として働く。ＭＣ２１のデータ
が読み出されると、ブロックワード線ＷＬ１００は低電
圧になる。

【００４３】次いで、ワード線ＷＬ１０２が高電圧にな
り、メモリセルＭＣ１２のデータが読み出される。これ
を繰り返し、メモリセルＭＣ２４までのセルのデータを
読み出す。

【００４４】このような構成にすることにより、ＮＡＮ
Ｄセルの高密度性を保ったままフォールデッドビット線
形式をとることが可能となる。再び図１，２に戻る。ワ
ード線ＷＬ１１〜ＷＬ１４，ＷＬ１５〜ＷＬ１８…に接
続した４個のメモリセルがＮＡＮＤセルを構成する。さ
らに、フォールデッドビット線形式を実現するために上
述したトランスファートランジスタが、ゲートをブロッ
クワード線ＷＬ１０，ＷＬ２０，ＷＬ３０…に接続され
所望の位置に挿入される。ＮＡＮＤセルの接続した各ビ
ット線ＢＬ１１〜ＢＬ２４は、第１のビット線選択信号
ＢＳＬ１１，ＢＳＬ１２で導通・非導通を制御されるト
ランジスタＱ２１〜Ｑ３４を介してそれぞれ対応する共
通ビット線ＣＢＬ１１〜ＣＢＬ１７に接続される。各共
通ビット線ＣＢＬ１１〜ＣＢＬ１７は第２のビット線選
択信号ＤＳＬ１１，ＤＳＬ１２で導通・非導通を制御さ
れるトランジスタＱ４１〜Ｑ５２を介してそれぞれ対応
するセンスノード／ＳＮ１１，ＳＮ１１，…ＳＮ１３に
接続される。

【００４５】一対のセンスノードには、それぞれ従来例
と同様にセンスアンプ（ＳＡ１１，ＳＡ１２，ＳＡ１
３）、平衡化回路（ＥＱＺ１１，ＥＱＺ１２，ＥＱＺ１
３）、Ｉ／Ｏ回路（ＩＯＧ１１，ＩＯＧ１２，ＩＯＧ１
３）、８ビットレジスタ（ＲＧ１１，ＲＧ１２，ＲＧ１
３，ＲＧ１４，ＲＧ１５，ＲＧ１６）が接続される。

【００４６】第１のビット線選択信号ＢＳＬ１１，ＢＳ
Ｌ１２は、センスノードを共有するビット線対を時分割
的にセンスノードに接続することを制御する信号であ
る。第２のビット線選択信号ＤＳＬ１１，ＤＳＬ１２
は、アクセスされるメモリセルによって、ビット線間干
渉ノイズが相殺されるよう対となる参照ビット線を選択
的にセンスアンプに接続することを制御する信号であ
る。

【００４７】本実施例では、ワード線ＷＬ１１〜ＷＬ１
４が高電圧とされる時、ブロックワード線ＷＬ１０が低
電圧の時は第２のビット線選択信号のうちＤＳＬ１１が
高電圧になり、ＷＬ１０が高電圧の時はＤＳＬ１２が高
電圧になる。ワード線ＷＬ１５〜ＷＬ１８が高電圧とさ
れる時、ＷＬ１０が低電圧の時はＤＳＬ１２が高電圧に
なり、ＷＬ１０が高電圧の時はＤＳＬ１１が高電圧にな
るよう設定される。

【００４８】以下、図５の動作波形を参照しながら図
１，２のＮＡＮＤ型ＤＲＡＭの動作を説明する。ここで
は、ワード線ＷＬ１１〜ＷＬ１４に接続するメモリセル
が選択されたとする。また、ビット線ＢＬ１１〜ＢＬ１
６に着目して説明する。

【００４９】まず、図５に示すように、信号ＥＱ１が高
電圧になり平衡化回路が作動し、センスノードＳＮ１
１，／ＳＮ１１が予め定められた電圧に等電圧化され
る。このとき、ビット線選択信号ＢＳＬ１１，ＢＳＬ１
２，ＤＳＬ１１，ＤＳＬ１２も高電圧で、トランスファ
ートランジスタＱ２１〜Ｑ２６，Ｑ４１〜Ｑ４５は導通
しており、ビット線ＢＬ１１〜ＢＬ１６、共通ビット線
ＣＢＬ１１〜ＣＢＬ１３も等電圧化される。等電圧化が
終了すると、ＢＳＬ１１，ＢＳＬ１２，ＤＳＬ１１，Ｄ
ＳＬ１２は低電圧となり、トランスファートランジスタ
Ｑ２１〜Ｑ２６，Ｑ４１〜Ｑ４５は非導通となり、ＥＱ
１も低電圧となり平衡化回路も不活性化される。

【００５０】次いで、ワード線ＷＬ１１が高電圧にな
る。このとき、ブロックワード線ＷＬ１０は低電圧のま
まである。従って、ＷＬ１１に接続し、且つブロックワ
ード線ＷＬ１０が入力されるトランスファートランジス
タを介さずに直接ビット線に接続しているメモリセルか
らそれぞれ対応するビット線、この場合はＢＬ１２，Ｂ
Ｌ１３，ＢＬ１６にデータが読み出される。このとき、
ダミーセルを用いる方式であるならば、ダミーセルから
対応するビット線、この場合はＢＬ１１，ＢＬ１４，Ｂ
Ｌ１５に参照データが読み出される。

【００５１】ＷＬ１１を高電圧に保持したまま、ビット
線選択信号ＢＳＬ１１を高電圧にする。また、第２のビ
ット線選択信号のうちＤＳＬ１１が高電圧になる。トラ
ンジスタＱ２２，Ｑ２４，Ｑ２６とトランジスタＱ４
１，Ｑ４３，Ｑ４５は導通し、ビット線ＢＬ１２，ＢＬ
１４，ＢＬ１６が共通ビット線ＣＢＬ１１，ＣＢＬ１
２，ＣＢＬ１３に接続され、共通ビット線ＣＢＬ１１，
ＣＢＬ１２，ＣＢＬ１３はセンスノード／ＳＮ１１，Ｓ
Ｎ１１，／ＳＮ１２に接続される。ビット線ＢＬ１４は
センスアンプＳＡ１１の参照ビット線として作用する。
図６（ａ）に、このときのビット線とセンスノードの接
続の様子を模式的に示す。

【００５２】データがビット線ＢＬ１２からセンスノー
ド／ＳＮ１１へ転送された後、ＢＳＬ１１は低電圧にな
り、トランスファートランジスタＱ２２，Ｑ２４，Ｑ２
６は非導通とされる。この後、センスアンプが活性化さ
れ、セルのデータは検知され増幅される。増幅されたデ
ータは、センスノード／ＳＮ１１及びＳＮ１１に接続す
る８ビットレジスタＲＧ１１，ＲＧ１２のいずれか一方
にある第１ビット目のレジスタに入力される。同時に、
カラムデコーダ（図示せず）の出力信号であるＣＳＬ１
１が高電圧になり、データはＩ／Ｏ線（Ｉ／Ｏ１，／Ｉ
／Ｏ１）に出力される。

【００５３】データがレジスタとＩ／Ｏ線に出力される
と、センスアンプは非活性化され、信号ＥＱ１が高電圧
となり平衡化回路が再び動作し、センスノードＳＮ１
１，／ＳＮ１１が等電圧化される。このとき、トランス
ファートランジスタＱ２１からＱ２６は非導通のままで
あるから、ビット線ＢＬ１１〜ＢＬ１６にはセル、ダミ
ーセルから読み出されたデータがそのまま留まってい
る。等電圧化が終了すると信号ＥＱ１は低電圧に戻る。

【００５４】次いで、ビット線選択信号ＢＳＬ１２が高
電圧になり、トランジスタＱ２１，Ｑ２３，Ｑ２５が導
通し、ビット線ＢＬ１１，ＢＬ１３，ＢＬ１５がそれぞ
れ共通ビット線ＣＢＬ１１，ＣＢＬ１２，ＣＢＬ１３に
接続され、ビット線ＢＬ１３のデータがセンスノードＳ
Ｎ１１に送られた後、トランジスタＱ２１，Ｑ２３，Ｑ
２５は非導通となる。ＢＬ１１がセンスアンプＳＡ１１
の参照ビット線になる。以後、前記と同様にして、ビッ
ト線ＢＬ１３のデータが検知・増幅され、レジスタの第
２ビット目に入力され、Ｉ／Ｏ線に出力される。

【００５５】この後、ワード線ＷＬ１１を高電圧に保っ
たまま、ビット線選択信号ＢＳＬ１１，ＢＳＬ１２，Ｄ
ＳＬ１１，ＤＳＬ１２及び信号ＥＱ１を高電圧にし、ビ
ット線ＢＬ１１〜ＢＬ１６、共通ビット線ＣＢＬ１１，
ＣＢＬ１２，ＣＢＬ１３、センスノードＳＮ１１，／Ｓ
Ｎ１１，／ＳＮ１２を等電圧化する。等電圧化を終了す
ると信号ＢＳＬ１１，ＢＳＬ１２，ＤＳＬ１１，ＤＳＬ
１２，ＥＱ１は低電圧になる。

【００５６】次いで、ブロッワード線ＷＬ１０が高電圧
になり、ビット線ＢＬ１１，ＢＬ１４，ＢＬ１５にそれ
ぞれ対応するメモリセルからデータが読み出される。ビ
ット線ＢＬ１２，ＢＬ１３，ＢＬ１６のセルは既に読み
出されているのでセルのデータは現れず、ダミーセルを
用いる方式であるならばダミーセルから参照データが読
み出される。また、ビット線選択信号ＢＳＬ１１が高電
圧となり、トランジスタＱ２２，Ｑ２４，Ｑ２６が導通
し、ビット線ＢＬ１２，ＢＬ１４，ＢＬ１６がそれぞれ
共通ビット線ＣＢＬ１１，ＣＢＬ１２，ＣＢＬ１３に接
続され、また、第２のビット線選択信号のうち今回はＤ
ＳＬ１２が高電圧になり、共通ビット線ＣＢＬ１２，Ｃ
ＢＬ１３はそれぞれセンスノード／ＳＮ１１，ＳＮ１１
に接続される。図６（ｂ）に、このときのビット線とセ
ンスノードの接続の様子を模式的に示す。

【００５７】ビット線ＢＬ１４のデータがセンスノード
／ＳＮ１１へ送られた後、トランジスタＱ２２，Ｑ２
４，Ｑ２６は非導通となる。以後、前記と同様にして、
ビット線ＢＬ１４のデータがビット線ＢＬ１６を参照ビ
ット線として、検知・増幅されレジスタの第３ビット目
に入力され、Ｉ／Ｏ線に出力される。

【００５８】また、センスアンプは非活性化され、信号
ＥＱ１が高電圧となり平衡化回路が再び動作し、センス
ノードＳＮ１１，／ＳＮ１１が等電圧化される。このと
き、トランスファートランジスタＱ２１からＱ２６は非
導通のままであるから、ビット線ＢＬ１１〜ＢＬ１６に
はセル、ダミーセルから読み出されたデータがそのまま
留まっている。等電圧化が終了すると信号ＥＱ１は低電
圧に戻る。

【００５９】次いで、ビット線選択信号ＢＳＬ２が高電
圧になり、トランジスタＱ２１，Ｑ２３，Ｑ２５が導通
し、ビット線ＢＬ１１，ＢＬ１３，ＢＬ１５がそれぞれ
共通ビット線ＣＢＬ１１，ＣＢＬ１２，ＣＢＬ１３に接
続され、ビット線ＢＬ１５のデータがセンスノードＳＮ
１１に送られた後、トランジスタＱ２１，Ｑ２３，Ｑ２
５は非導通となる。ＢＬ１３がセンスアンプＳＡ１１の
参照ビット線になる。以後、前記と同様にして、ビット
線ＢＬ１５のデータが検知、増幅され、レジスタの第４
ビット目に入力され、Ｉ／Ｏ線に出力される。

【００６０】こうして、ワード線ＷＬ１に接続する４ビ
ットのセルが読み出されると、図９（ｂ）と同様にし
て、ワード線ＷＬ１１が高電圧のままワード線ＷＬ１２
が高電圧になる。そして、ワード線ＷＬ１１の時と同様
にして、ワード線ＷＬ１２に接続する４ビットのセルの
データが読み出され、レジスタの第５〜第８ビットに入
力されると共に、Ｉ／Ｏ線に順次出力される。

【００６１】このことが、ワード線ＷＬ３，ＷＬ４につ
いても繰り返され、合計１６ビットのセルのデータが読
み出され、読み出されたデータはレジスタに保持される
と共に、Ｉ／Ｏ線に送られる。

【００６２】このとき、ビット線ＢＬ１７以降でも同様
な動作が同時に進められ、カラムデコーダで選択されて
ＣＳＬ１２，ＣＳＬ１３が高電圧になれば、データをＩ
／Ｏ線に出力し、選択されなければレジスタにデータを
保持することだけを行う。

【００６３】図６（ｂ）で明らかなように、ビット線Ｂ
Ｌ１１に接続するメモリセルのデータは読み出されるこ
とがない。ビット線ＢＬ１１はビット線ＢＬ１３の参照
ビット線としてのみ作用する。同様に、図１，２のビッ
ト線ＢＬ２４はビット線ＢＬ２２の参照ビット線として
のみ作用する。

【００６４】再書き込みは従来例で示したと同様の手順
で読み出しとは逆の順番で行う。データの書き込みにつ
いても従来例と同様である。本実施例におけるビット線
間干渉ノイズの影響を、図６を用いて説明する。図に
は、それぞれのメモリセルがアクセスされる時に対とな
るビット線を示してある。本実施例では、対となるビッ
ト線は固定されておらず、アクセスされるセルによって
対となる相手を変えている。

【００６５】例えば、ビット線ＢＬ１３とＢＬ１４は図
６（ａ）ではそれぞれビット線ＢＬ１１とＢＬ１２と対
になっているが、図６（ｂ）ではそれぞれビット線ＢＬ
１５とＢＬ１６と対を構成している。しかも、メモリセ
ルが接続され、そのデータを読んだり、書き込みを行っ
たりして電位が変動するビット線（メモリセルが接続さ
れた状態にあるビット線）は必ず、センスアンプに対と
なり接続される隣接するビット線対の間に介在する。

【００６６】従って、セルからデータを読み出した時、
ビット線間結合容量ＣBBを介してノイズδR が発生する
が、１本のビット線から発生するノイズは隣接する対と
なったビット線の両方に等しい影響を及ぼす。個々のビ
ット線はΔＶN のノイズを受けその電位が変化してしま
うが、その変化量と対となったビット線で等しくデータ
を読み出した後のビット線対間の電圧の差は不変であ
る。センスアンプがビット線対の電圧差を検知し、増幅
するのであるから、実効的にノイズを受けなかったのと
等しい。

【００６７】図６（ａ）では、ビット線ＢＬ１２とＢＬ
１３にメモリセルからデータが読み出されその電圧が変
化し、この電圧変化がビット線間結合容量ＣBBを介して
隣接するビット線へのノイズを発生する。例えば、ビッ
ト線ＢＬ１３とＢＬ１１がビット線ＢＬ１２からほぼ同
じ大きさのノイズを受けるが、この２本ビット線ＢＬ１
１，ＢＬ１３は互いに対をなしており、両者間の電圧差
をセンスアンプＳＡ１１が検知し増幅するので、両者が
ノイズを受けてもその大きさが等しいので電圧差は変わ
らず実効的にノイズを受けなかったことになる。図１，
２の実施例の全てのビット線について同様のことがいえ
る。

【００６８】書き込み、或いは再書き込み時も同様で、
例えば図６（ａ）の例では、ビット線ＢＬ１３に接続す
るセルは先にデータを書き込まれ、次にビット線ＢＬ１
２に接続するセルに書き込みが行われる際に、フローテ
ィング状態のビット線ＢＬ１３と電気的に接続されて放
置される。従って、書き込みによってビット線ＢＬ１２
の電圧が変化すると、ビット線間結合容量によってノイ
ズδW を受ける。

【００６９】しかし、ビット線ＢＬ１３に隣接する２本
のビット線ＢＬ１２とＢＬ１４が対をなしているため、
この２本のビット線からのノイズがキャンセルされる。
書き込まれるデータによってビット線ＢＬ１２の電圧
は、当初の中間電圧から第１の電源電圧（ＶCC）に上昇
するか、第２の電源電圧（ＶSS）に下降する。このと
き、対をなすビット線ＢＬ１４の電圧は、中間電圧から
第２の電源電圧に下降するか、第１の電源電圧に上昇す
る。

【００７０】つまり、隣接する一対のビット線の一方か
ら、読み出し時のデータに及ぼすノイズの大きさに換算
しておおよそ＋ΔＶN （又は−ΔＶN ）のノイズを受
け、他方のビット線からは極性が逆の−ΔＶN （又は＋
ΔＶN ）のノイズを受ける。従って、これらが互いに打
ち消し合って、ビット線ＢＬ１３にはノイズの影響が現
れない。図１，２の実施例の全てのビット線について同
様のことがいえる。

【００７１】このように本実施例によれば、図３に示し
たＮＡＮＤセルの配列と図１，２に示したトランスファ
ートランジスタによるビット線対の切り換えにより、デ
ータの読み出し時或いは書き込み時にビット線間結合容
量によって生じるノイズの影響を打ち消すことができ
る。つまり、読み出し時も書き込み時もビット線間干渉
ノイズの影響を受けることがなく、極めて安定な動作を
するＮＡＮＤ型ＤＲＡＭを実現することができ、その有
用性は大である。

【００７２】なお、本発明は上述した実施例に限定され
るものではない。実施例では、メモリセルユニットをＮ
ＡＮＤセル型に構成したＮＡＮＤ型ＤＲＡＭについて説
明したが、これに限らず、メモリセルユニットをＯＲセ
ル型に構成したＯＲ型ＤＲＡＭに適用することもでき
る。さらに、汎用のＤＲＡＭに適用することも可能であ
る。また、ビット線の選択及びビット線対の切り換えを
行うスイッチ手段による切り換え順序等は、仕様に応じ
て適宜変更可能である。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。

【００７３】

【発明の効果】以上詳述したように本発明によれば、書
き込み・読み出し時におけるビット線間干渉ノイズが相
殺されるように、センスアンプに接続されるビット線対
を構成するビット線の組み合わせを順次変えることによ
り、書き込み・読み出し時におけるビット線間干渉ノイ
ズの影響を無くすことができ、動作マージンの拡大をは
かり得るダイナミック型半導体記憶装置を実現すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるＮＡＮＤ型ＤＲＡＭ
の主要部分を示す図。

【図２】本発明の一実施例に係わるＮＡＮＤ型ＤＲＡＭ
の主要部分を示す図。

【図３】フォールデッドビット線形式に適用できる改良
されたＮＡＮＤ型ＤＲＡＭのセル構成を示す図。

【図４】図３のＮＡＮＤ型ＤＲＡＭの動作を説明するた
めの図。

【図５】実施例における動作を説明するためのタイミン
グ図。

【図６】実施例におけるビット線間干渉ノイズの低減効
果を説明するための図。

【図７】従来のＮＡＮＤ型ＤＲＡＭの主要部分を示す
図。

【図８】従来のＮＡＮＤ型ＤＲＡＭの主要部分を示す
図。

【図９】従来のＮＡＮＤ型ＤＲＡＭの動作を説明するた
めのタイミング図。

【図１０】従来のＮＡＮＤ型ＤＲＡＭで生ずるビット線
間干渉ノイズを示す図。

【符号の説明】

ＢＬ１１〜ＢＬ２４…ビット線ＷＬ１１〜ＷＬ１４…第１のワード線ＷＬ１５〜ＷＬ１８…第２のワード線ＷＬ１０，ＷＬ２０，ＷＬ３０…ブロックワード線ＳＡ…センスアンプＲＧ…レジスタＥＱＺ…平衡化回路ＩＯＧ…Ｉ／Ｏ回路ＳＮ…センスノードＢＳＬ，ＤＳＬ…ビット線選択信号ＣＢＬ…共通ビット線

Claims

【特許請求の範囲】

【請求項１】複数本のワード線と複数本のビット線との
交点に配置される複数個のメモリセルユニットと、前記
複数本のビット線のうちの対応する各ビット線対の電位
差をそれぞれ検知・増幅する複数個のセンスアンプと、
前記複数本のビット線のうち前記センスアンプに対とな
り接続されるビット線を順次選択する第１のスイッチ手
段と、この第１のスイッチ手段により選択されたビット
線からなるビット線対の組み合わせを切り換える第２の
スイッチ手段とを具備してなり、第１及び第２のスイッチ手段は、前記メモリセルユニッ
トが接続された状態にあるビット線に対し、これを挟む
２本の隣接したビット線を対にして前記センスアンプに
接続するものであることを特徴とするダイナミック型半
導体記憶装置。
【請求項２】前記メモリセルユニットが接続された状態
にあるビット線と、これを挟む２本の隣接したビット線
対は、同一のセンスアンプを共有することを特徴とする
請求項１記載のダイナミック型半導体記憶装置。
【請求項３】前記メモリセルユニットは、複数個のメモ
リセルを直列接続したＮＡＮＤ型ＤＲＡＭセルであるこ
とを特徴とする請求項１又は２に記載のダイナミック型
半導体記憶装置。
【請求項４】複数本の第１のワード線，複数本の第２の
ワード線及び複数本のブロックワード線と交差する複数
本のビット線と、第１のワード線に接続された複数個のメモリセルの所定
個が直列接続され、且つブロックワード線に導通・非導
通を制御されるスイッチ素子を介してビット線に接続さ
れた複数個の第１のＮＡＮＤセルと、第２のワード線に
接続された複数個のメモリセルの所定個が直列接続さ
れ、且つブロックワード線に導通・非導通を制御される
スイッチ素子を介してビット線に接続された複数個の第
２のＮＡＮＤセルと、第１のワード線に接続された複数
個のメモリセルの所定個が直列接続され、且つビット線
に直接接続された複数個の第３のＮＡＮＤセルと、第２
のワード線に接続された複数個のメモリセルの所定個が
直列接続され、且つビット線に直接接続された複数個の
第４のＮＡＮＤセルと、前記複数本のビット線のうちの対応するビット線対の電
位差を検知・増幅する複数個のセンスアンプと、前記複数本のビット線をそれぞれ対応する前記センスア
ンプに接続するスイッチ手段とを備え、第１のＮＡＮＤセルは第１のワード線と第４ｋ−３番目
（ｋは正の整数），第４ｋ番目のビット線との交点に配
置され、第２のＮＡＮＤセルは第２のワード線と第４ｋ
−２番目，第４ｋ−１番目のビット線との交点に配置さ
れ、第３のＮＡＮＤセルは第１のワード線と第４ｋ−２
番目，第４ｋ−１番目のビット線との交点に配置され、
第４のＮＡＮＤセルは第２のワード線と第４ｋ−３番
目，第４ｋ番目のビット線との交点に配置され、前記スイッチ手段は、第ｉ（ｉ＝１，２，３，４）のＮ
ＡＮＤセルがそれぞれ対応するビット線に接続された状
態となる時、互いに隣接する第ｉのＮＡＮＤセルに対
し、一方のＮＡＮＤセルに接続されたビット線と、該ビ
ット線と共に他方のＮＡＮＤセルが接続されたビット線
を挟むビット線とでそれぞれ対を構成するよう、複数本
のビット線をそれぞれ対応する前記センスアンプに接続
することを特徴とするダイナミック型半導体記憶装置。
【請求項５】互いに隣接する第ｉ（ｉ＝１，２，３，
４）のＮＡＮＤセルが接続される複数のビット線を含む
複数のビット線対は、同一のセンスアンプを共有するこ
とを特徴とする請求項４記載のダイナミック型半導体記
憶装置。