JPH0865144A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0865144A JPH0865144A JP6198779A JP19877994A JPH0865144A JP H0865144 A JPH0865144 A JP H0865144A JP 6198779 A JP6198779 A JP 6198779A JP 19877994 A JP19877994 A JP 19877994A JP H0865144 A JPH0865144 A JP H0865144A
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- JP
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- semiconductor integrated
- integrated circuit
- transistor
- circuit device
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Abstract
(57)【要約】
【目的】 スイッチングの方向にかかわらず消費電力が
少なく、かつ重い負荷を有している場合でも小さな電流
で高速に動作する半導体集積回路を提供する。 【構成】 差動論理段の２つの枝のうちの少なくとも一
方に設けられた出力回路における充電用および放電用の
トランジスタをダーリントン接続したもの（Ｑu1，Ｑu
2、Ｑd1，Ｑd2）で構成し、ＥＣＬより低いレベルで動
作させることにより、各トランジスタをオンさせて次の
スイッチング動作に備える。レベルが低電位から高電
位、高電位から低電位への変化に関係なくスイッチング
時間を短縮し、かつ消費電力を抑えることができる。
少なく、かつ重い負荷を有している場合でも小さな電流
で高速に動作する半導体集積回路を提供する。 【構成】 差動論理段の２つの枝のうちの少なくとも一
方に設けられた出力回路における充電用および放電用の
トランジスタをダーリントン接続したもの（Ｑu1，Ｑu
2、Ｑd1，Ｑd2）で構成し、ＥＣＬより低いレベルで動
作させることにより、各トランジスタをオンさせて次の
スイッチング動作に備える。レベルが低電位から高電
位、高電位から低電位への変化に関係なくスイッチング
時間を短縮し、かつ消費電力を抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
するもので、特にＥＣＬ（Emitter CoupledLogic エミ
ッタ結合論理）集積回路に関する。
するもので、特にＥＣＬ（Emitter CoupledLogic エミ
ッタ結合論理）集積回路に関する。
【０００２】
【従来の技術】図２５は従来提案されているＥＣＬ回路
による３入力ＯＲ／ＮＯＲゲートを示す回路図である。
このＥＣＬ回路は差動増幅形の電流切換えによるスイッ
チングを行う差動論理段と、エミッタフォロワのバッフ
ァ回路によるエミッタフォロワ出力段とから構成されて
いる。差動論理段の回路の一方側の枝には並列接続され
た３つのＮＰＮトランジスタＱ1-1 、Ｑ1-2 、Ｑ1-3 が
設けられ、それらのベースにはＩＮA 、ＩＮB 、ＩＮC
の３つの入力信号が与えられている。これらのトランジ
スタのコレクタ共通接続点は負荷抵抗Ｒ１を介して接地
され、エミッタ共通接続点には定電流源ＩCSが接続され
ている。また、他方側の枝にはベース基準電位ＶBBが与
えられるＮＰＮトランジスタＱ2 が設けられ、そのコレ
クタ側は負荷抵抗Ｒ２を介して接地され、エミッタ側は
左側のエミッタ共通接続点とともに定電流源ＩCSに接続
されている。そして、両側の枝の負荷抵抗とコレクタの
接続点にはそれぞれエミッタフォロワ回路Ｑ3 およびＱ
4 からなる出力段が設けられている。
による３入力ＯＲ／ＮＯＲゲートを示す回路図である。
このＥＣＬ回路は差動増幅形の電流切換えによるスイッ
チングを行う差動論理段と、エミッタフォロワのバッフ
ァ回路によるエミッタフォロワ出力段とから構成されて
いる。差動論理段の回路の一方側の枝には並列接続され
た３つのＮＰＮトランジスタＱ1-1 、Ｑ1-2 、Ｑ1-3 が
設けられ、それらのベースにはＩＮA 、ＩＮB 、ＩＮC
の３つの入力信号が与えられている。これらのトランジ
スタのコレクタ共通接続点は負荷抵抗Ｒ１を介して接地
され、エミッタ共通接続点には定電流源ＩCSが接続され
ている。また、他方側の枝にはベース基準電位ＶBBが与
えられるＮＰＮトランジスタＱ2 が設けられ、そのコレ
クタ側は負荷抵抗Ｒ２を介して接地され、エミッタ側は
左側のエミッタ共通接続点とともに定電流源ＩCSに接続
されている。そして、両側の枝の負荷抵抗とコレクタの
接続点にはそれぞれエミッタフォロワ回路Ｑ3 およびＱ
4 からなる出力段が設けられている。
【０００３】この回路においては、入力信号ＩＮA 、Ｉ
ＮB 、ＩＮC のいずれか１つでも、基準電位ＶBB1 より
高くなると、差動論理段の定電流を流れる電流ＩCSは図
２５の左側の枝の負荷抵抗Ｒ1 に流れるのに対して、右
側の枝の負荷抵抗Ｒ2 には電流が流れない。その結果、
左側の枝の電位は“＋ＶBE ”に、右側の枝の電位は
“GRD ”になり、エミッタフォロワ出力段を介して出力
ＺはGRD −ＶBE＝“Ｈ”、出力／Ｚは“GRD −ＩCS×Ｒ
1 ＝“Ｌ”になる。一方、３つの入力の全てがＶBB1 よ
り低くなると、ＩCSは右側の枝に流れ、出力Ｚは“Ｌ”
を出力する。こうしてＺ＝Ａ＋Ｂ＋Ｃの論理出力が得ら
れる。
ＮB 、ＩＮC のいずれか１つでも、基準電位ＶBB1 より
高くなると、差動論理段の定電流を流れる電流ＩCSは図
２５の左側の枝の負荷抵抗Ｒ1 に流れるのに対して、右
側の枝の負荷抵抗Ｒ2 には電流が流れない。その結果、
左側の枝の電位は“＋ＶBE ”に、右側の枝の電位は
“GRD ”になり、エミッタフォロワ出力段を介して出力
ＺはGRD −ＶBE＝“Ｈ”、出力／Ｚは“GRD −ＩCS×Ｒ
1 ＝“Ｌ”になる。一方、３つの入力の全てがＶBB1 よ
り低くなると、ＩCSは右側の枝に流れ、出力Ｚは“Ｌ”
を出力する。こうしてＺ＝Ａ＋Ｂ＋Ｃの論理出力が得ら
れる。
【０００４】
【発明が解決しようとする課題】この回路は、エミッタ
フォロワ出力段が“Ｌ”から“Ｈ”を出力するときは、
バイポーラトランジスタＱ3 、Ｑ4 が負荷を駆動するの
で、十分高速に動作する。しかしながら、エミッタフォ
ロワ出力段が“Ｈ”から“Ｌ”を出力するときには、定
電流源の電流ＩEF（或いは抵抗ＲE ）で負荷を駆動する
ので、動作速度と消費電力の間にはトレード・オフの関
係（一方を良くすれば他方が悪くなるという関係）が生
じる。
フォロワ出力段が“Ｌ”から“Ｈ”を出力するときは、
バイポーラトランジスタＱ3 、Ｑ4 が負荷を駆動するの
で、十分高速に動作する。しかしながら、エミッタフォ
ロワ出力段が“Ｈ”から“Ｌ”を出力するときには、定
電流源の電流ＩEF（或いは抵抗ＲE ）で負荷を駆動する
ので、動作速度と消費電力の間にはトレード・オフの関
係（一方を良くすれば他方が悪くなるという関係）が生
じる。
【０００５】すなわち、エミッタフォロワ出力段が高速
に“Ｈ”から“Ｌ”を出力するには、大きな電流ＩEF
（或いは小さな抵抗ＲE ）が必要になり、大きな消費電
力を必要とする。この電力はＥＣＬゲートの出力が変化
しないときにも定常的に流れるので、大きな電力の損失
になる。逆に、電力の損失を小さくするには、電流ＩEF
を小さく（或いは抵抗ＲE を大きく）しなければならな
い。この場合、エミッタフォロワ出力段が“Ｈ”から
“Ｌ”を出力するスピードが遅くなる。
に“Ｈ”から“Ｌ”を出力するには、大きな電流ＩEF
（或いは小さな抵抗ＲE ）が必要になり、大きな消費電
力を必要とする。この電力はＥＣＬゲートの出力が変化
しないときにも定常的に流れるので、大きな電力の損失
になる。逆に、電力の損失を小さくするには、電流ＩEF
を小さく（或いは抵抗ＲE を大きく）しなければならな
い。この場合、エミッタフォロワ出力段が“Ｈ”から
“Ｌ”を出力するスピードが遅くなる。
【０００６】一例として図２６にＩCS＝ＩEF＝１２５μ
Ａに設定されたＥＣＬ回路によるインバータ・ゲートが
負荷、ＣL ＝０．１ｐＦとＣL ＝０．３ｐＦ、を駆動す
るときのスピードをシミュレーションした結果を示す。
これより、ｔｐＬＨ（ゲートの入力に“Ｌ”の信号が入
力してから、ゲートの出力が“Ｈ”を出力するまでの時
間）に比べてｔｐＨＬ（ゲートの入力に“Ｈ”の信号が
入力してから、ゲートの出力が“Ｌ”を出力するまでの
時間）は著しく遅くなることがわかる。
Ａに設定されたＥＣＬ回路によるインバータ・ゲートが
負荷、ＣL ＝０．１ｐＦとＣL ＝０．３ｐＦ、を駆動す
るときのスピードをシミュレーションした結果を示す。
これより、ｔｐＬＨ（ゲートの入力に“Ｌ”の信号が入
力してから、ゲートの出力が“Ｈ”を出力するまでの時
間）に比べてｔｐＨＬ（ゲートの入力に“Ｈ”の信号が
入力してから、ゲートの出力が“Ｌ”を出力するまでの
時間）は著しく遅くなることがわかる。
【０００７】ｔｐＬＨに比べてｔｐＨＬが著しく遅いこ
とは、ＬＳＩの総合的な性能を劣化させるだけでなく、
信号のスキュー（波形の変形）やレーシング（２つの信
号の到達時刻が逆転すること）による回路の誤動作の原
因ともなり得る。また、大きな消費電力による発熱は、
ＬＳＩの信頼性を損い、ＥＣＬ集積回路の大きな制約と
なる。
とは、ＬＳＩの総合的な性能を劣化させるだけでなく、
信号のスキュー（波形の変形）やレーシング（２つの信
号の到達時刻が逆転すること）による回路の誤動作の原
因ともなり得る。また、大きな消費電力による発熱は、
ＬＳＩの信頼性を損い、ＥＣＬ集積回路の大きな制約と
なる。
【０００８】そこで発明者はゲートの出力が“Ｈ”から
“Ｌ”を出力するときも、“Ｌ”から“Ｈ”を出力する
ときと同様バイポーラトランジスタで負荷を駆動し、ｔ
ｐＨＬをｔｐＬＨと同程度に高速にし、かつ、ゲートが
スイッチングしているときには大きな出力電流を提供す
るが、ゲートがスイッチングしていないときにはほとん
ど電力を消費しない新しい出力段を有した半導体集積回
路を提案している。これは米国特許出願０８／０５８，
３１４号あるいは論文：T. Kuroda et al., "Capacitor
-free Level-sensitive Active Pull-down ECL Circuit
With Self-adjusting Driving Capability, in Dig. T
ech. Papers Symp. VLSI Circuit, 1993, pp.29-30に示
されている。
“Ｌ”を出力するときも、“Ｌ”から“Ｈ”を出力する
ときと同様バイポーラトランジスタで負荷を駆動し、ｔ
ｐＨＬをｔｐＬＨと同程度に高速にし、かつ、ゲートが
スイッチングしているときには大きな出力電流を提供す
るが、ゲートがスイッチングしていないときにはほとん
ど電力を消費しない新しい出力段を有した半導体集積回
路を提案している。これは米国特許出願０８／０５８，
３１４号あるいは論文：T. Kuroda et al., "Capacitor
-free Level-sensitive Active Pull-down ECL Circuit
With Self-adjusting Driving Capability, in Dig. T
ech. Papers Symp. VLSI Circuit, 1993, pp.29-30に示
されている。
【０００９】ところが前述した新回路でも差動論理段を
流れる電流ＩCSは必要である。そして、重い負荷を高速
に駆動する場合には、大きな電流ＩCSが必要になる。し
かしながら、このことは集積回路の消費電力および発熱
を増大させ、省電力化の要請に反することとなる。
流れる電流ＩCSは必要である。そして、重い負荷を高速
に駆動する場合には、大きな電流ＩCSが必要になる。し
かしながら、このことは集積回路の消費電力および発熱
を増大させ、省電力化の要請に反することとなる。
【００１０】本発明は上述した問題点を解決するために
なされたもので、スイッチングの方向にかかわらず消費
電力が少なく、かつ重い負荷を有している場合でも小さ
な電流で高速に動作する半導体集積回路を提供すること
を目的とする。
なされたもので、スイッチングの方向にかかわらず消費
電力が少なく、かつ重い負荷を有している場合でも小さ
な電流で高速に動作する半導体集積回路を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】本発明にかかる半導体集
積回路によれば、少なくとも１つの入力と少なくとも１
つの基準電圧を有して入力電圧と前記基準電圧との関係
でスイッチング動作を行う差動論理段と、この差動論理
段の各枝間に接続された、ダーリントン接続された第１
および第２の２つのトランジスタよりなる充電回路と、
前記各枝の少なくとも一方の出力点に接続された、ダー
リントン接続された第３および第４の２つのトランジス
タよりなる放電回路とを備えたことを特徴とする。
積回路によれば、少なくとも１つの入力と少なくとも１
つの基準電圧を有して入力電圧と前記基準電圧との関係
でスイッチング動作を行う差動論理段と、この差動論理
段の各枝間に接続された、ダーリントン接続された第１
および第２の２つのトランジスタよりなる充電回路と、
前記各枝の少なくとも一方の出力点に接続された、ダー
リントン接続された第３および第４の２つのトランジス
タよりなる放電回路とを備えたことを特徴とする。
【００１２】前記充電回路は、前記差動論理段と前記充
電回路との接続点に接続された第１の負荷抵抗と、前記
第１のトランジスタのエミッタと前記第２のトランジス
タのベースとの接続点に一端が接続された第１のバイア
ス回路とを備え、前記放電回路は、前記出力点に接続さ
れた第２の負荷抵抗と、前記第３のトランジスタのエミ
ッタと前記第４のトランジスタのベースとの接続点に一
端が接続された第２のバイアス回路とを備えることが好
ましい。
電回路との接続点に接続された第１の負荷抵抗と、前記
第１のトランジスタのエミッタと前記第２のトランジス
タのベースとの接続点に一端が接続された第１のバイア
ス回路とを備え、前記放電回路は、前記出力点に接続さ
れた第２の負荷抵抗と、前記第３のトランジスタのエミ
ッタと前記第４のトランジスタのベースとの接続点に一
端が接続された第２のバイアス回路とを備えることが好
ましい。
【００１３】このような半導体集積回路の基本形は４つ
あり、第１は前記第１、第２、第３のトランジスタのコ
レクタが第１の電源に接続され、前記第１および第２の
バイアス回路の他端が第２の電源に接続され、前記第４
のトランジスタのエミッタが第１の電源よりも低い第３
の電源に接続されたもの、第２は前記第１、第２のトラ
ンジスタのコレクタが第１の電源に接続され、前記第３
のトランジスタのコレクタが前記出力点に接続され、前
記第１および第２のバイアス回路の他端が第２の電源に
接続され、前記第４のトランジスタのエミッタが第１の
電源よりも低い第３の電源に接続されたもの、第３は前
記第１、第２、第３のトランジスタのコレクタが第１の
電源に接続され、前記第１のバイアス回路の他端は前記
出力点に接続され、前記第２のバイアス回路の他端およ
び前記第４のトランジスタのエミッタが第１の電源より
も低い第３の電源に接続されたもの、第４は前記第１お
よび第２のトランジスタのコレクタが第１の電源に接続
され、前記第１のバイアス回路の他端が前記出力点に接
続され、前記第３のトランジスタのコレクタが前記出力
点に接続され、前記第２のバイア回路の他端がおよび前
記第４のトランジスタのエミッタが第１の電源よりも低
い第３の電源に接続されたものである。
あり、第１は前記第１、第２、第３のトランジスタのコ
レクタが第１の電源に接続され、前記第１および第２の
バイアス回路の他端が第２の電源に接続され、前記第４
のトランジスタのエミッタが第１の電源よりも低い第３
の電源に接続されたもの、第２は前記第１、第２のトラ
ンジスタのコレクタが第１の電源に接続され、前記第３
のトランジスタのコレクタが前記出力点に接続され、前
記第１および第２のバイアス回路の他端が第２の電源に
接続され、前記第４のトランジスタのエミッタが第１の
電源よりも低い第３の電源に接続されたもの、第３は前
記第１、第２、第３のトランジスタのコレクタが第１の
電源に接続され、前記第１のバイアス回路の他端は前記
出力点に接続され、前記第２のバイアス回路の他端およ
び前記第４のトランジスタのエミッタが第１の電源より
も低い第３の電源に接続されたもの、第４は前記第１お
よび第２のトランジスタのコレクタが第１の電源に接続
され、前記第１のバイアス回路の他端が前記出力点に接
続され、前記第３のトランジスタのコレクタが前記出力
点に接続され、前記第２のバイア回路の他端がおよび前
記第４のトランジスタのエミッタが第１の電源よりも低
い第３の電源に接続されたものである。
【００１４】前記第２のＮＰＮバイポーラトランジスタ
のエミッタ面積が前記第１のＮＰＮバイポーラトランジ
スタのエミッタ面積に比べて等しいかもしくは大きく、
かつ前記第４のＮＰＮバイポーラトランジスタのエミッ
タ面積が、前記第３のＮＰＮバイポーラトランジスタの
エミッタ面積に比べて等しいかもしくは大きいことが好
ましい。
のエミッタ面積が前記第１のＮＰＮバイポーラトランジ
スタのエミッタ面積に比べて等しいかもしくは大きく、
かつ前記第４のＮＰＮバイポーラトランジスタのエミッ
タ面積が、前記第３のＮＰＮバイポーラトランジスタの
エミッタ面積に比べて等しいかもしくは大きいことが好
ましい。
【００１５】前記第３の電源の電位を Ｖ１−ｉ・ｒ−４φ Ｖ１：前記第１の電源の電位 ｉ：前記カレントスイッチ回路の前記２つの接続端子の
いずれかから引き込む電流値 ｒ：前記第１もしくは第２の抵抗値 φ：前記第１、第２、第３、第４のＮＰＮバイポーラト
ランジスタのベース・エミッタ間封印電圧 に設定すると良い。
いずれかから引き込む電流値 ｒ：前記第１もしくは第２の抵抗値 φ：前記第１、第２、第３、第４のＮＰＮバイポーラト
ランジスタのベース・エミッタ間封印電圧 に設定すると良い。
【００１６】前記バイアス回路はベースに一定電位が与
えられるＮＰＮバイポーラトランジスタと抵抗を直列接
続したもの、抵抗、ダイオード接続したＮＰＮバイポー
ラトランジスタと抵抗を直列接続したもの、ゲートに一
定電位が与えられるＭＯＳトランジスタのうちいずれか
を用いることができる。
えられるＮＰＮバイポーラトランジスタと抵抗を直列接
続したもの、抵抗、ダイオード接続したＮＰＮバイポー
ラトランジスタと抵抗を直列接続したもの、ゲートに一
定電位が与えられるＭＯＳトランジスタのうちいずれか
を用いることができる。
【００１７】複数の電流源を接続し、この接続ラインに
半導体集積回路の前記第３の電源を接続することがで
き、この電流源はベースに一定電位が与えられるＮＰＮ
バイポーラトランジスタと抵抗を直列接続したもの、抵
抗、ダイオード接続したＮＰＮバイポーラトランジスタ
と抵抗を直列接続したもの、ゲートに一定電位が与えら
れるＭＯＳトランジスタのいずれかであると良い。
半導体集積回路の前記第３の電源を接続することがで
き、この電流源はベースに一定電位が与えられるＮＰＮ
バイポーラトランジスタと抵抗を直列接続したもの、抵
抗、ダイオード接続したＮＰＮバイポーラトランジスタ
と抵抗を直列接続したもの、ゲートに一定電位が与えら
れるＭＯＳトランジスタのいずれかであると良い。
【００１８】前記入力に、ダイオード接続されたトラン
ジスタなどのレベル低下手段により低下されたＥＣＬ回
路あるいはアクティブプルダウンＥＣＬ回路の出力を与
えることができる。
ジスタなどのレベル低下手段により低下されたＥＣＬ回
路あるいはアクティブプルダウンＥＣＬ回路の出力を与
えることができる。
【００１９】一方側入力には前記出力が、他方側入力に
は前記出力の中間電位が与えられ、そのレベル変換され
た出力が前記入力端子に与えられる、電源１と電源２の
間に負荷および電流源と直列に接続された差動増幅器を
さらに備えると良い。
は前記出力の中間電位が与えられ、そのレベル変換され
た出力が前記入力端子に与えられる、電源１と電源２の
間に負荷および電流源と直列に接続された差動増幅器を
さらに備えると良い。
【００２０】前記第３の電源電位を発生する基準電位発
生手段と、この基準電位発生手段の出力を入力して入力
側と比例した電流を発生する電流ミラー回路と、この電
流ミラー回路の出力点に半導体集積回路装置の第３の電
源が接続されると良い。
生手段と、この基準電位発生手段の出力を入力して入力
側と比例した電流を発生する電流ミラー回路と、この電
流ミラー回路の出力点に半導体集積回路装置の第３の電
源が接続されると良い。
【００２１】前記基準電位発生手段が、少なくとも１つ
の入力端子と少なくとも１つの基準電圧を有して入力電
圧と前記基準電圧との関係でスイッチング動作を行う差
動論理段、この差動論理段の各枝間に接続された、ダー
リントン接続された第５および第６の２つのトランジス
タよりなる充電回路、前記各枝の少なくとも一方の出力
点に接続された、ダーリントン接続された第７および第
８の２つのトランジスタよりなる放電回路とを備えたも
のであると良い。
の入力端子と少なくとも１つの基準電圧を有して入力電
圧と前記基準電圧との関係でスイッチング動作を行う差
動論理段、この差動論理段の各枝間に接続された、ダー
リントン接続された第５および第６の２つのトランジス
タよりなる充電回路、前記各枝の少なくとも一方の出力
点に接続された、ダーリントン接続された第７および第
８の２つのトランジスタよりなる放電回路とを備えたも
のであると良い。
【００２２】前記基準電位発生手段の出力を非反転入力
とし、前記電流ミラー回路の出力点からの信号を反転入
力とし、出力が前記電流ミラーの回路の入力点に接続さ
れた差動増幅器をさらに備えると良い。
とし、前記電流ミラー回路の出力点からの信号を反転入
力とし、出力が前記電流ミラーの回路の入力点に接続さ
れた差動増幅器をさらに備えると良い。
【００２３】
【作用】充電用バイポーラトランジスタと放電用バイポ
ーラトランジスタとを有するアクティブプルダウン形式
の出力回路において、充電用バイポーラトランジスタを
ダーリントン接続されたバイポーラトランジスタＱu1，
Ｑu2とし、放電用バイポーラトランジスタをダーリント
ン接続されたバイポーラトランジスタＱd1，Ｑd2とし、
かつバイポーラトランジスタＱd2のエミッタに接続され
る第３の電源を通常のＥＣＬレベルより低い電圧を発生
させるようなレベルとしている。このような回路では、
出力が“Ｈ２”あるいは“Ｌ２”に達した時点で充電用
トランジスタ（Ｑu1，Ｑu2）および放電用トランジスタ
（Ｑd1，Ｑd2) がともにわずかにオンし、次のスイッチ
ング動作に高速に対応できるように準備されるので、レ
ベルが低電位から高電位、高電位から低電位への変化に
関係なくスイッチング時間を短縮して消費電力を抑える
ことができる。
ーラトランジスタとを有するアクティブプルダウン形式
の出力回路において、充電用バイポーラトランジスタを
ダーリントン接続されたバイポーラトランジスタＱu1，
Ｑu2とし、放電用バイポーラトランジスタをダーリント
ン接続されたバイポーラトランジスタＱd1，Ｑd2とし、
かつバイポーラトランジスタＱd2のエミッタに接続され
る第３の電源を通常のＥＣＬレベルより低い電圧を発生
させるようなレベルとしている。このような回路では、
出力が“Ｈ２”あるいは“Ｌ２”に達した時点で充電用
トランジスタ（Ｑu1，Ｑu2）および放電用トランジスタ
（Ｑd1，Ｑd2) がともにわずかにオンし、次のスイッチ
ング動作に高速に対応できるように準備されるので、レ
ベルが低電位から高電位、高電位から低電位への変化に
関係なくスイッチング時間を短縮して消費電力を抑える
ことができる。
【００２４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。なお、以下の説明においては、便宜的に、
第１ＥＣＬレベルの高レベル“Ｈ１”は約−０．８５
Ｖ，第１ＥＣＬレベルの低レベル“Ｌ１”は約−１．４
５Ｖ，第１ＥＣＬレベルの論理しきい値ＶBB1 は約−
１．１５Ｖ、第２ＥＣＬレベルの高レベル“Ｈ２”は約
−１．７Ｖ、第２ＥＣＬレベルの低レベル“Ｌ２”は約
−２．３Ｖ、第２ＥＣＬレベルの論理しきい値ＶBB2 は
約−２．０Ｖ、ＶREG は約−４．０Ｖ、ＮＰＮバイポー
ラトランジスタのベース・エミッタ間封印電圧φは約
０．８５Ｖ、ＩCS×Ｒ１＝ＩCS×Ｒ２＝“Ｈ２”−“Ｌ
２”＝０．６Ｖとする。
に説明する。なお、以下の説明においては、便宜的に、
第１ＥＣＬレベルの高レベル“Ｈ１”は約−０．８５
Ｖ，第１ＥＣＬレベルの低レベル“Ｌ１”は約−１．４
５Ｖ，第１ＥＣＬレベルの論理しきい値ＶBB1 は約−
１．１５Ｖ、第２ＥＣＬレベルの高レベル“Ｈ２”は約
−１．７Ｖ、第２ＥＣＬレベルの低レベル“Ｌ２”は約
−２．３Ｖ、第２ＥＣＬレベルの論理しきい値ＶBB2 は
約−２．０Ｖ、ＶREG は約−４．０Ｖ、ＮＰＮバイポー
ラトランジスタのベース・エミッタ間封印電圧φは約
０．８５Ｖ、ＩCS×Ｒ１＝ＩCS×Ｒ２＝“Ｈ２”−“Ｌ
２”＝０．６Ｖとする。
【００２５】図１は本発明の一実施例を示す回路図であ
る。
る。
【００２６】入力Ｉ1 〜ＩN を有するカレントスイッチ
回路はそれぞれ第１の電源に接続された２本の枝を有し
ており、第１の枝には第１の電源とカレントスイッチ回
路３との間に抵抗Ｒ1 が接続されており、この抵抗Ｒ1
のカレントスイッチ側にベースが、第１の電源にコレク
タがそれぞれ接続されたＮＰＮトランジスタＱu1が設け
られている。また、第２の枝にはＮＰＮトランジスタＱ
u2のコレクタが電源１側に接続され、トランジスタＱu2
のエミッタが抵抗Ｒ2 を介してカレントスイッチ回路３
に接続されている。トランジスタＱu2のベースはトラン
ジスタＱu1のエミッタと接続され、この接続点と電源２
との間にはバイアス回路１が接続されている。トランジ
スタＱu2のエミッタと抵抗Ｒ2 との接続点は出力端子と
なっている。
回路はそれぞれ第１の電源に接続された２本の枝を有し
ており、第１の枝には第１の電源とカレントスイッチ回
路３との間に抵抗Ｒ1 が接続されており、この抵抗Ｒ1
のカレントスイッチ側にベースが、第１の電源にコレク
タがそれぞれ接続されたＮＰＮトランジスタＱu1が設け
られている。また、第２の枝にはＮＰＮトランジスタＱ
u2のコレクタが電源１側に接続され、トランジスタＱu2
のエミッタが抵抗Ｒ2 を介してカレントスイッチ回路３
に接続されている。トランジスタＱu2のベースはトラン
ジスタＱu1のエミッタと接続され、この接続点と電源２
との間にはバイアス回路１が接続されている。トランジ
スタＱu2のエミッタと抵抗Ｒ2 との接続点は出力端子と
なっている。
【００２７】また、抵抗Ｒ2 のカレントスイッチ側にベ
ースが、電源１にコレクタがそれぞれ接続されたＮＰＮ
トランジスタＱd1が設けられており、このトランジスタ
Ｑd1のエミッタにベースが接続され、コレクタが出力端
子に接続され、エミッタが第３の電源に接続されたＮＰ
ＮトランジスタＱd2が設けられている。また、トランジ
スタＱd1のエミッタとトランジスタＱd2のベースの接続
点と電源２との間にバイアス回路２が接続されている。
ースが、電源１にコレクタがそれぞれ接続されたＮＰＮ
トランジスタＱd1が設けられており、このトランジスタ
Ｑd1のエミッタにベースが接続され、コレクタが出力端
子に接続され、エミッタが第３の電源に接続されたＮＰ
ＮトランジスタＱd2が設けられている。また、トランジ
スタＱd1のエミッタとトランジスタＱd2のベースの接続
点と電源２との間にバイアス回路２が接続されている。
【００２８】このように、トランジスタＱu1とＱu2、Ｑ
d1とＱd2とは前段のトランジスタのエミッタが後段のト
ランジスタのベースに直結された、いわゆるダーリント
ン接続となっている。
d1とＱd2とは前段のトランジスタのエミッタが後段のト
ランジスタのベースに直結された、いわゆるダーリント
ン接続となっている。
【００２９】図１の回路をより具体化した回路としてイ
ンバータゲートの例を図５に示す。ここでは、カレント
スイッチはエミッタ共通接続された２つのＮＰＮトラン
ジスタＱ1 およびＱ2 よりなる差動増幅器とこれらトラ
ンジスタのエミッタ共通接続点と接地ＶEE間に接続され
た電流源ＩCSより構成され、トランジスタＱ1 のベース
は入力端子ＩＮとなっており、トランジスタＱ2 のベー
スには基準電源ＶBB2が接続されている。また、バイア
ス回路１およびバイアス回路２はそれぞれ抵抗Ｒ3 およ
びＲ4 で構成されている。さらに、第３の電源はＶREG
となっている。
ンバータゲートの例を図５に示す。ここでは、カレント
スイッチはエミッタ共通接続された２つのＮＰＮトラン
ジスタＱ1 およびＱ2 よりなる差動増幅器とこれらトラ
ンジスタのエミッタ共通接続点と接地ＶEE間に接続され
た電流源ＩCSより構成され、トランジスタＱ1 のベース
は入力端子ＩＮとなっており、トランジスタＱ2 のベー
スには基準電源ＶBB2が接続されている。また、バイア
ス回路１およびバイアス回路２はそれぞれ抵抗Ｒ3 およ
びＲ4 で構成されている。さらに、第３の電源はＶREG
となっている。
【００３０】このＶREG は次のように表される。
【００３１】ＶREG ＝ＶOL−２φ＝（Ｖ１−２φ−ｉ・
ｒ）−２φ＝Ｖ１−ｉ・ｒ−４φ ここでＶ１：第１の電源の電位、ｉ：カレントスイッチ
の電流；ｒ：抵抗Ｒ１，Ｒ２の抵抗値，φ：ベース・エ
ミッタ間封印電圧である。
ｒ）−２φ＝Ｖ１−ｉ・ｒ−４φ ここでＶ１：第１の電源の電位、ｉ：カレントスイッチ
の電流；ｒ：抵抗Ｒ１，Ｒ２の抵抗値，φ：ベース・エ
ミッタ間封印電圧である。
【００３２】図５の回路の動作を説明する。ＩＮ＝“Ｈ
２”，ＯＵＴ＝“Ｌ２”の状態から、ＩＮ＝“Ｌ２”が
入力されてＯＵＴ＝“Ｈ２”に変化する動作を説明す
る。ＩＮに“Ｌ２”が入力すると、カレントスイッチ回
路のトランジスタＱ1 がオフとなり、トランジスタＱ2
がオンして、ＩCSは図６の右側の枝を流れる。その結
果、当初ＩCS×Ｒ1 ＝０．６Ｖあった抵抗Ｒ1 の両端の
電位差はなくなり、抵抗Ｒ1 とトランジスタＱu1との接
続点であるノードＡの電位は−０．６Ｖからほぼ０Ｖに
まで上昇する。一方、ＯＵＴは当初“Ｌ２”であったの
で、ノードＡの電位が−０．６Ｖから上昇し始めると、
トランジスタＱu1，Ｑｕ2 のベース・エミッタ間の電圧
が０．８５Ｖ以上になり、Ｑu1およびＱu2が強くオン
し、大きな負荷充電電流を流す。この充電電流のうち、
ＩCS分は抵抗Ｒ2 を流れ、カレントスイッチ回路の定電
流源に流れ込む。その結果、当初ＩCSが抵抗Ｒ2 に流れ
ていなかったためにＯＵＴと同じ“Ｌ２”であった抵抗
Ｒ2 とトランジスタＱu1のベースとの接続点であるノー
ドＢの電位を“Ｌ２”−ＩCS×Ｒ２＝−２．９Ｖまで押
し下げる。この結果、トランジスタＱd1，Ｑd2のベース
・エミッタ間電圧は｛“Ｌ２”−ＶREG ｝÷２＝０．８
５Ｖよりも小さくなり、トランジスタＱd1，Ｑd2をオフ
する。従って、Ｑu1，Ｑu2による電流の大部分は出力Ｏ
ＵＴにつながる負荷に与えられ、ＯＵＴの電位は急速に
上昇する。ＯＵＴが“Ｈ２”に近づくと、Ｑu1，Ｑu2の
ベース・エミッタ間電圧は（０−“Ｈ２”）÷２〜０．
８５Ｖに近づき、Ｑu1，Ｑu2は徐々にオフする。同時
に、ノードＢの電位は“Ｈ２”−ＩCS×Ｒ２＝“Ｌ２”
レベルに再び近づき、Ｑd1，Ｑd2のベース・エミッタ間
電圧は（“Ｌ２”−ＶREG ）÷２〜０．８５Ｖに近づ
き、徐々にオンしてくる。従ってＯＵＴが“Ｈ２”レベ
ルになった時点ではＱu1，Ｑu2および、Ｑd1，Ｑd2はわ
ずかにオンし、小さな貫通電流がＧＮＤ→（Ｑu1，Ｑu
2）→（Ｑd1，Ｑd2）→ＶREGの経路で流れる。
２”，ＯＵＴ＝“Ｌ２”の状態から、ＩＮ＝“Ｌ２”が
入力されてＯＵＴ＝“Ｈ２”に変化する動作を説明す
る。ＩＮに“Ｌ２”が入力すると、カレントスイッチ回
路のトランジスタＱ1 がオフとなり、トランジスタＱ2
がオンして、ＩCSは図６の右側の枝を流れる。その結
果、当初ＩCS×Ｒ1 ＝０．６Ｖあった抵抗Ｒ1 の両端の
電位差はなくなり、抵抗Ｒ1 とトランジスタＱu1との接
続点であるノードＡの電位は−０．６Ｖからほぼ０Ｖに
まで上昇する。一方、ＯＵＴは当初“Ｌ２”であったの
で、ノードＡの電位が−０．６Ｖから上昇し始めると、
トランジスタＱu1，Ｑｕ2 のベース・エミッタ間の電圧
が０．８５Ｖ以上になり、Ｑu1およびＱu2が強くオン
し、大きな負荷充電電流を流す。この充電電流のうち、
ＩCS分は抵抗Ｒ2 を流れ、カレントスイッチ回路の定電
流源に流れ込む。その結果、当初ＩCSが抵抗Ｒ2 に流れ
ていなかったためにＯＵＴと同じ“Ｌ２”であった抵抗
Ｒ2 とトランジスタＱu1のベースとの接続点であるノー
ドＢの電位を“Ｌ２”−ＩCS×Ｒ２＝−２．９Ｖまで押
し下げる。この結果、トランジスタＱd1，Ｑd2のベース
・エミッタ間電圧は｛“Ｌ２”−ＶREG ｝÷２＝０．８
５Ｖよりも小さくなり、トランジスタＱd1，Ｑd2をオフ
する。従って、Ｑu1，Ｑu2による電流の大部分は出力Ｏ
ＵＴにつながる負荷に与えられ、ＯＵＴの電位は急速に
上昇する。ＯＵＴが“Ｈ２”に近づくと、Ｑu1，Ｑu2の
ベース・エミッタ間電圧は（０−“Ｈ２”）÷２〜０．
８５Ｖに近づき、Ｑu1，Ｑu2は徐々にオフする。同時
に、ノードＢの電位は“Ｈ２”−ＩCS×Ｒ２＝“Ｌ２”
レベルに再び近づき、Ｑd1，Ｑd2のベース・エミッタ間
電圧は（“Ｌ２”−ＶREG ）÷２〜０．８５Ｖに近づ
き、徐々にオンしてくる。従ってＯＵＴが“Ｈ２”レベ
ルになった時点ではＱu1，Ｑu2および、Ｑd1，Ｑd2はわ
ずかにオンし、小さな貫通電流がＧＮＤ→（Ｑu1，Ｑu
2）→（Ｑd1，Ｑd2）→ＶREGの経路で流れる。
【００３３】次にＩＮ＝“Ｌ２”，ＯＵＴ＝“Ｈ２”の
状態から、ＩＮ＝“Ｈ２”が入力して、ＯＵＴ＝“Ｌ
２”に変化する動作を説明する。まずカレントスイッチ
回路のトランジスタＱ１がオンし、Ｑ２がオフし、ＩCS
はカレントスイッチ回路の左側の枝に切換わる。その結
果、抵抗Ｒ1 の両端にＩCS×Ｒ1 ＝０．６Ｖの電位差を
生じ、ノードＡの電位が−０．６Ｖまで下がって、一旦
Ｑu1，Ｑu2はオフする。同時に、Ｑ２がオフした結果、
Ｒ2 の両端に生じていたＩCS×Ｒ2 ＝０．６Ｖの電位差
がなくなり、ノードＢの電位は“Ｌ２”からＯＵＴ＝
“Ｈ２”レベルに向けて上昇し、放電用トランジスタＱ
d1, Ｑd2のベース・エミッタ間電圧が（“Ｌ２”−ＶRE
G ）÷２＝０．８５Ｖよりも大きくなることで、Ｑd1，
Ｑd2が強くオンする。その結果出力ＯＵＴにつながる負
荷から大きな放電電流がＱd1，Ｑd2を介してＶREG に流
れ込み、ＯＵＴの電位は急速に下がる。ＯＵＴが“Ｌ
２”レベルに近づくと、ノードＢの電位も“Ｌ２”レベ
ルに再び近づき、Ｑd1，Ｑd2のベース・エミッタ間電圧
は（“Ｌ２”−ＶREG ）÷２＝０．８５Ｖに近づき、Ｑ
d1，Ｑd2を再び徐々にオフする。同時に、Ｑu1，Ｑu2の
ベース・エミッタ間電圧が｛−（“Ｈ２”−“Ｌ２”）
−“Ｌ２”｝÷２＝０．８５Ｖに近づき、Ｑu1，Ｑu2が
徐々にオンしてくるので、ＯＵＴが“Ｌ２”レベルにな
った時点では、わずかな貫通電流がＧＮＤ→（Ｑu1，Ｑ
u2）→（Ｑd1，Ｑd2）→ＶREG の経路で流れる。
状態から、ＩＮ＝“Ｈ２”が入力して、ＯＵＴ＝“Ｌ
２”に変化する動作を説明する。まずカレントスイッチ
回路のトランジスタＱ１がオンし、Ｑ２がオフし、ＩCS
はカレントスイッチ回路の左側の枝に切換わる。その結
果、抵抗Ｒ1 の両端にＩCS×Ｒ1 ＝０．６Ｖの電位差を
生じ、ノードＡの電位が−０．６Ｖまで下がって、一旦
Ｑu1，Ｑu2はオフする。同時に、Ｑ２がオフした結果、
Ｒ2 の両端に生じていたＩCS×Ｒ2 ＝０．６Ｖの電位差
がなくなり、ノードＢの電位は“Ｌ２”からＯＵＴ＝
“Ｈ２”レベルに向けて上昇し、放電用トランジスタＱ
d1, Ｑd2のベース・エミッタ間電圧が（“Ｌ２”−ＶRE
G ）÷２＝０．８５Ｖよりも大きくなることで、Ｑd1，
Ｑd2が強くオンする。その結果出力ＯＵＴにつながる負
荷から大きな放電電流がＱd1，Ｑd2を介してＶREG に流
れ込み、ＯＵＴの電位は急速に下がる。ＯＵＴが“Ｌ
２”レベルに近づくと、ノードＢの電位も“Ｌ２”レベ
ルに再び近づき、Ｑd1，Ｑd2のベース・エミッタ間電圧
は（“Ｌ２”−ＶREG ）÷２＝０．８５Ｖに近づき、Ｑ
d1，Ｑd2を再び徐々にオフする。同時に、Ｑu1，Ｑu2の
ベース・エミッタ間電圧が｛−（“Ｈ２”−“Ｌ２”）
−“Ｌ２”｝÷２＝０．８５Ｖに近づき、Ｑu1，Ｑu2が
徐々にオンしてくるので、ＯＵＴが“Ｌ２”レベルにな
った時点では、わずかな貫通電流がＧＮＤ→（Ｑu1，Ｑ
u2）→（Ｑd1，Ｑd2）→ＶREG の経路で流れる。
【００３４】以上の動作説明で述べた通り、本発明にか
かる回路では、出力が“Ｈ２”あるいは“Ｌ２”に達し
た時点で充電用トランジスタ（Ｑu1，Ｑu2）および放電
用トランジスタ（Ｑd1，Ｑd2) がともにわずかにオン
し、次のスイッチング動作に高速に対応できるように準
備している。そのために必要な条件を整理すると、ＯＵ
Ｔ＝“Ｈ２”のとき ＶBE（Ｑu1，Ｑu2）＝−“Ｈ２”÷２ …(1) ＶBE（Ｑd1，Ｑd2）＝（“Ｈ２”−ＩCS×Ｒ２−ＶREG ）÷２ …(2) ＯＵＴ＝“Ｌ２”のとき ＶBE（Ｑu1，Ｑu2）＝（−ＩCS×Ｒ１−“Ｌ２”）÷２ …(3) ＶBE（Ｑd1，Ｑd2）＝（“Ｌ２”−ＶREG ）÷２ …(4) となる。従ってφをベース・エミッタ間封印電圧として
“Ｈ２”＝−２φであるとき、 Ｒ１＝Ｒ２＝“Ｈ２”−“Ｌ２”／ＩCS …(5) ＶREG ＝“Ｌ２”−２φ …(6) とすると、上式(1) 〜(4) はいずれもＶBE＝φとなり、
前記条件を満足するようになる。
かる回路では、出力が“Ｈ２”あるいは“Ｌ２”に達し
た時点で充電用トランジスタ（Ｑu1，Ｑu2）および放電
用トランジスタ（Ｑd1，Ｑd2) がともにわずかにオン
し、次のスイッチング動作に高速に対応できるように準
備している。そのために必要な条件を整理すると、ＯＵ
Ｔ＝“Ｈ２”のとき ＶBE（Ｑu1，Ｑu2）＝−“Ｈ２”÷２ …(1) ＶBE（Ｑd1，Ｑd2）＝（“Ｈ２”−ＩCS×Ｒ２−ＶREG ）÷２ …(2) ＯＵＴ＝“Ｌ２”のとき ＶBE（Ｑu1，Ｑu2）＝（−ＩCS×Ｒ１−“Ｌ２”）÷２ …(3) ＶBE（Ｑd1，Ｑd2）＝（“Ｌ２”−ＶREG ）÷２ …(4) となる。従ってφをベース・エミッタ間封印電圧として
“Ｈ２”＝−２φであるとき、 Ｒ１＝Ｒ２＝“Ｈ２”−“Ｌ２”／ＩCS …(5) ＶREG ＝“Ｌ２”−２φ …(6) とすると、上式(1) 〜(4) はいずれもＶBE＝φとなり、
前記条件を満足するようになる。
【００３５】図６はトランジスタＱu1，Ｑu2およびＱd
1，Ｑd2のエミッタ面積の関係とスイッチング動作時間
Ｔpdとの関係のシミュレーション結果を示すグラフであ
る。横軸のＭはトランジスタＱu2のエミッタ面積がトラ
ンジスタＱu1の面積の何倍に当たるかを示す倍率であ
り、縦軸がスイッチング動作速度Ｔpdを表している。こ
れによれば、トランジスタＱu1，Ｑu2およびＱd1，Ｑd2
のエミッタ面積について Ｑu2≧Ｑu1 Ｑd2≧Ｑd1 の関係があるときに回路のスイッチング動作時間が短く
なる。
1，Ｑd2のエミッタ面積の関係とスイッチング動作時間
Ｔpdとの関係のシミュレーション結果を示すグラフであ
る。横軸のＭはトランジスタＱu2のエミッタ面積がトラ
ンジスタＱu1の面積の何倍に当たるかを示す倍率であ
り、縦軸がスイッチング動作速度Ｔpdを表している。こ
れによれば、トランジスタＱu1，Ｑu2およびＱd1，Ｑd2
のエミッタ面積について Ｑu2≧Ｑu1 Ｑd2≧Ｑd1 の関係があるときに回路のスイッチング動作時間が短く
なる。
【００３６】なお、図５において、ノードＢの電位は出
力が“Ｌ２”から“Ｈ２”に変化するときに一瞬“Ｌ
２”−ＩCS×Ｒ２＝−２．９Ｖ近くまで下がり得るが、
このときトランジスタＱ2 のコレクタ・エミッタ間電圧
は ＶCE・Ｑ2 ＝｛“Ｌ２”−（“Ｈ２”−“Ｌ２”）｝−
｛ＶBB2 −ＶBE｝＝−０．０５Ｖ となり、Ｑ2 は飽和領域に入る。しかし直ちに出力は
“Ｈ２”になるので、ノードＢの電位は“Ｌ２”にな
り、ＶCE・Ｑ2 は ＶCE・Ｑ2 ＝“Ｌ２”−｛ＶBB2 −ＶBE｝＝０．５５Ｖ となり、非飽和領域に戻る。なお、飽和領域は一般にＶ
CE＜０．５Ｖである。
力が“Ｌ２”から“Ｈ２”に変化するときに一瞬“Ｌ
２”−ＩCS×Ｒ２＝−２．９Ｖ近くまで下がり得るが、
このときトランジスタＱ2 のコレクタ・エミッタ間電圧
は ＶCE・Ｑ2 ＝｛“Ｌ２”−（“Ｈ２”−“Ｌ２”）｝−
｛ＶBB2 −ＶBE｝＝−０．０５Ｖ となり、Ｑ2 は飽和領域に入る。しかし直ちに出力は
“Ｈ２”になるので、ノードＢの電位は“Ｌ２”にな
り、ＶCE・Ｑ2 は ＶCE・Ｑ2 ＝“Ｌ２”−｛ＶBB2 −ＶBE｝＝０．５５Ｖ となり、非飽和領域に戻る。なお、飽和領域は一般にＶ
CE＜０．５Ｖである。
【００３７】ところが、図７に示すような非反転出力を
得る正転バッファの場合には事情が異なる。図７の構成
によれば、用いられるカレントスイッチ３′が図５に示
されたカレントスイッチ３とは異なっており、入力端子
ＩＮは出力が取り出される枝に設けられている。すなわ
ち、入力信号を受けるカレントスイッチ回路のトランジ
スタのコレクタがノードＢの枝に接続されている。この
ような構成では、ノードＢの電位が“Ｌ２”に戻って
も、入力ＩＮに“Ｈ２”レベルが与えられると ＶCE・Ｑ2 ＝“Ｌ２”−｛“Ｈ２”−ＶBB｝＝０．２５
Ｖ となり、常に飽和領域に入ったままになり、トランジス
タＱ２のスイッチング応答が著しく劣化する。そこでこ
の場合には、入力信号、基準信号ともに更に１レベル低
い電位、すなわち入力信号は“Ｈ３”（第３ＥＣＬレベ
ルの高レベル）〜−２．５５Ｖ、“Ｌ３”（第３ＥＣＬ
レベル低レベル）〜−３．１５Ｖ、基準信号はＶBB3
（第３ＥＣＬレベルの論理しきい値）〜−２．８５Ｖに
設定しなければならない。こうすることで、ＶCE・Ｑ2
を ＶCE・Ｑ2 ＝“Ｌ２”−｛“Ｈ３”−ＶBE｝＝１．１Ｖ にでき、トランジスタＱ２を非飽和領域にバイアスさせ
ることができるようになる。
得る正転バッファの場合には事情が異なる。図７の構成
によれば、用いられるカレントスイッチ３′が図５に示
されたカレントスイッチ３とは異なっており、入力端子
ＩＮは出力が取り出される枝に設けられている。すなわ
ち、入力信号を受けるカレントスイッチ回路のトランジ
スタのコレクタがノードＢの枝に接続されている。この
ような構成では、ノードＢの電位が“Ｌ２”に戻って
も、入力ＩＮに“Ｈ２”レベルが与えられると ＶCE・Ｑ2 ＝“Ｌ２”−｛“Ｈ２”−ＶBB｝＝０．２５
Ｖ となり、常に飽和領域に入ったままになり、トランジス
タＱ２のスイッチング応答が著しく劣化する。そこでこ
の場合には、入力信号、基準信号ともに更に１レベル低
い電位、すなわち入力信号は“Ｈ３”（第３ＥＣＬレベ
ルの高レベル）〜−２．５５Ｖ、“Ｌ３”（第３ＥＣＬ
レベル低レベル）〜−３．１５Ｖ、基準信号はＶBB3
（第３ＥＣＬレベルの論理しきい値）〜−２．８５Ｖに
設定しなければならない。こうすることで、ＶCE・Ｑ2
を ＶCE・Ｑ2 ＝“Ｌ２”−｛“Ｈ３”−ＶBE｝＝１．１Ｖ にでき、トランジスタＱ２を非飽和領域にバイアスさせ
ることができるようになる。
【００３８】図５の実施例ではインバータを例にとって
説明したが、図５のカレントスイッチ回路３の部分を従
来のＥＣＬ回路で使われてきた種々の回路で置き換える
ことにより、各種の論理ゲートを実現することができ
る。
説明したが、図５のカレントスイッチ回路３の部分を従
来のＥＣＬ回路で使われてきた種々の回路で置き換える
ことにより、各種の論理ゲートを実現することができ
る。
【００３９】図２から図４は図１に示した一般形の回路
の他の形を示すものである。図２は、トランジスタＱd1
のコレクタをトランジスタＱu2のエミッタと抵抗Ｒ2 の
接続点（出力ノード）に接続したものである。
の他の形を示すものである。図２は、トランジスタＱd1
のコレクタをトランジスタＱu2のエミッタと抵抗Ｒ2 の
接続点（出力ノード）に接続したものである。
【００４０】また、図３はバイアス回路１を電源２の代
わりにトランジスタＱu2のエミッタと抵抗Ｒ2 の接続点
に接続し、バイアス回路２を電源２の代わりに電源３に
接続したものである。
わりにトランジスタＱu2のエミッタと抵抗Ｒ2 の接続点
に接続し、バイアス回路２を電源２の代わりに電源３に
接続したものである。
【００４１】さらに、図４は図３の構成にさらにトラン
ジスタＱd1のコレクタをトランジスタＱu2のエミッタと
抵抗Ｒ2 の接続点に接続したものである。
ジスタＱd1のコレクタをトランジスタＱu2のエミッタと
抵抗Ｒ2 の接続点に接続したものである。
【００４２】これらの回路において、トランジスタＱu
1，Ｑu2のダーリントン接続およびトランジスタＱd1，
Ｑd2のダーリントン接続において必要となるバイアス回
路は、図１３〜図１６に示す具体的な回路で実現するこ
とができる。すなわち、図１３に示すベースに一定電位
が与えられるＮＰＮトランジスタＱ6 と抵抗Ｒ8 を直列
接続したもの、図１４に示す抵抗Ｒ9 、図１５に示すダ
イオード接続されたＮＰＮトランジスタＱ7 と抵抗Ｒ10
とを直列接続したもの、図１６に示すゲートに一定電位
の与えられるＮチャネルＭＯＳトランジスタＱ8 などを
使用することができる。
1，Ｑu2のダーリントン接続およびトランジスタＱd1，
Ｑd2のダーリントン接続において必要となるバイアス回
路は、図１３〜図１６に示す具体的な回路で実現するこ
とができる。すなわち、図１３に示すベースに一定電位
が与えられるＮＰＮトランジスタＱ6 と抵抗Ｒ8 を直列
接続したもの、図１４に示す抵抗Ｒ9 、図１５に示すダ
イオード接続されたＮＰＮトランジスタＱ7 と抵抗Ｒ10
とを直列接続したもの、図１６に示すゲートに一定電位
の与えられるＮチャネルＭＯＳトランジスタＱ8 などを
使用することができる。
【００４３】前述したように、本発明の回路は通常のＥ
ＣＬレベルよりも低い信号レベル（“Ｈ２”、“Ｌ
２”、“Ｈ３”、“Ｌ３”など）を入力信号として用い
る。このような低いレベルを得るための手法を次に述べ
る。
ＣＬレベルよりも低い信号レベル（“Ｈ２”、“Ｌ
２”、“Ｈ３”、“Ｌ３”など）を入力信号として用い
る。このような低いレベルを得るための手法を次に述べ
る。
【００４４】図８は、従来のＥＣＬ回路の出力段にダイ
オードを挿入したもので、カレントスイッチ４の枝に接
続されたトランジスタＱ11のエミッタにダイオード接続
されたトランジスタＱ12を接続したもので、そのエミッ
タは電流源５に接続されるとともに、図１ないし図５の
カレントスイッチ３の入力端子に接続される出力点とな
っている。この回路ではダイオードによる電圧降下によ
り、ＥＣＬレベルよりも低いレベルを得ることができ
る。
オードを挿入したもので、カレントスイッチ４の枝に接
続されたトランジスタＱ11のエミッタにダイオード接続
されたトランジスタＱ12を接続したもので、そのエミッ
タは電流源５に接続されるとともに、図１ないし図５の
カレントスイッチ３の入力端子に接続される出力点とな
っている。この回路ではダイオードによる電圧降下によ
り、ＥＣＬレベルよりも低いレベルを得ることができ
る。
【００４５】図９は従来のアクティブプルダウンＥＣＬ
回路の出力段にダイオードを挿入したもので、カレント
スイッチ４の枝に接続された充電用トランジスタＱu1の
エミッタにダイオード接続されたトランジスタＱu2を接
続し、また、放電用トランジスタＱd1のエミッタにダイ
オード接続されたトランジスタＱd2を接続したものであ
る。この回路では、ＥＣＬレベルよりも低い信号レベル
出力を得ることができる他、さらに低い電源レベル（第
３の電源）をトランジスタＱd2のエミッタから容易に取
り出すことができる。このようにして得られたレベルの
信号は図１〜図４、図７の回路に直接与えることができ
る。
回路の出力段にダイオードを挿入したもので、カレント
スイッチ４の枝に接続された充電用トランジスタＱu1の
エミッタにダイオード接続されたトランジスタＱu2を接
続し、また、放電用トランジスタＱd1のエミッタにダイ
オード接続されたトランジスタＱd2を接続したものであ
る。この回路では、ＥＣＬレベルよりも低い信号レベル
出力を得ることができる他、さらに低い電源レベル（第
３の電源）をトランジスタＱd2のエミッタから容易に取
り出すことができる。このようにして得られたレベルの
信号は図１〜図４、図７の回路に直接与えることができ
る。
【００４６】図１０は、カレントスイッチ４の枝に接続
された、ダーリントン接続された２つのトランジスタＱ
13とトランジスタＱ14を設けており、トランジスタＱ13
のエミッタと第２の電源間には電流源５が、トランジス
タＱ14のエミッタと接地間にはバイアス回路６が接続さ
れてエミッタフォロワとなっている。この例では、カレ
ントスイッチへの入力信号はレベルシフトされた信号と
してトランジスタＱ14のエミッタから取り出される。
された、ダーリントン接続された２つのトランジスタＱ
13とトランジスタＱ14を設けており、トランジスタＱ13
のエミッタと第２の電源間には電流源５が、トランジス
タＱ14のエミッタと接地間にはバイアス回路６が接続さ
れてエミッタフォロワとなっている。この例では、カレ
ントスイッチへの入力信号はレベルシフトされた信号と
してトランジスタＱ14のエミッタから取り出される。
【００４７】なお、本発明の回路の出力は本来“Ｈ２”
や“Ｌ２”レベルであるので、これを従来のＥＣＬ回路
やアクティブ・プルダウンＥＣＬ回路で直接入力するに
は、“Ｈ２”と“Ｌ２”の中間の電位であるＶBB2 を基
準電位として与えればよいことは明らかである。
や“Ｌ２”レベルであるので、これを従来のＥＣＬ回路
やアクティブ・プルダウンＥＣＬ回路で直接入力するに
は、“Ｈ２”と“Ｌ２”の中間の電位であるＶBB2 を基
準電位として与えればよいことは明らかである。
【００４８】本発明の回路の出力に接続されるＥＣＬ回
路やアクティブプルダウンＥＣＬ回路の基準電位をＶBB
2 を用いずにＶBB1 にする場合の回路の例を図１１およ
び図１２に示す。これらはＣＭＬゲートによるレベル変
換を行うもので、電源１と電源２の間に負荷および電流
源と直列に接続された差動増幅器よりなっており、差動
増幅器の一方側入力には図１〜図４の回路のいずれかの
出力を接続し、他方側入力には図１〜図４の回路のいず
れかにおける高レベルと低レベルの中間レベルが供給さ
れる。図１１および図１２に示す回路の出力信号は、出
力は電圧ＶBB1とともに本発明の回路１０中のカレント
スイッチ回路の入力信号となっている。図１１の構成で
はダイオード接続されたＮＰＮバイポーラトランジスタ
Ｑ15による能動負荷となっているが、図１２の構成にお
いては抵抗Ｒ7 による静的負荷となっている点が異な
る。なお、図１１、図１２に示す構成ではともに正転論
理でレベルシフトしているが、逆論理のレベルシフトも
同様に実現できる。
路やアクティブプルダウンＥＣＬ回路の基準電位をＶBB
2 を用いずにＶBB1 にする場合の回路の例を図１１およ
び図１２に示す。これらはＣＭＬゲートによるレベル変
換を行うもので、電源１と電源２の間に負荷および電流
源と直列に接続された差動増幅器よりなっており、差動
増幅器の一方側入力には図１〜図４の回路のいずれかの
出力を接続し、他方側入力には図１〜図４の回路のいず
れかにおける高レベルと低レベルの中間レベルが供給さ
れる。図１１および図１２に示す回路の出力信号は、出
力は電圧ＶBB1とともに本発明の回路１０中のカレント
スイッチ回路の入力信号となっている。図１１の構成で
はダイオード接続されたＮＰＮバイポーラトランジスタ
Ｑ15による能動負荷となっているが、図１２の構成にお
いては抵抗Ｒ7 による静的負荷となっている点が異な
る。なお、図１１、図１２に示す構成ではともに正転論
理でレベルシフトしているが、逆論理のレベルシフトも
同様に実現できる。
【００４９】図１７は図１〜図５における第３の電源を
与える具体的な方法を示す。図１３〜図１６に示す電流
源１１1 〜１１4 を接続し、この接続ラインに図１〜図
４の回路１０1 〜１０n の第３の電源の接続端子を互い
に結線し、必要に応じてその接続点に容量を接続してい
る。これにより、複数の本発明の回路の一部がスイッチ
ングしたとき、静止している他の本発明の回路に接続さ
れた電流源も含めた全ての電流源が、スイッチングをし
ている回路の第３の電源端子から負荷の放電電流を供給
することが可能となる。
与える具体的な方法を示す。図１３〜図１６に示す電流
源１１1 〜１１4 を接続し、この接続ラインに図１〜図
４の回路１０1 〜１０n の第３の電源の接続端子を互い
に結線し、必要に応じてその接続点に容量を接続してい
る。これにより、複数の本発明の回路の一部がスイッチ
ングしたとき、静止している他の本発明の回路に接続さ
れた電流源も含めた全ての電流源が、スイッチングをし
ている回路の第３の電源端子から負荷の放電電流を供給
することが可能となる。
【００５０】第３の電源を与える別の具体的な回路を図
１８、１９、２０に示す。図１８においては、基準電位
発生回路１５の出力は第３の電源の電位（ＶR ）であ
り、これが演算増幅器１２の非反転入力端子に与えら
れ、その出力がベース共通接続された２つのトランジス
タＱ12およびＱ13よりなるカレントミラー回路に入力さ
れ、出力側のトランジスタＱ13に接続された２つの直列
接続された抵抗Ｒ12およびＲ13の接続中点にコレクタ
が、抵抗Ｒ12とトランジスタＱ13のコレクタにベースが
接続されたエミッタ接地の出力トランジスタＱ15が設け
られている。出力トランジスタＱ15のコレクタに接続さ
れたＶREGCラインには本発明の回路１０1 〜１０n の出
力点が接続され、出力トランジスタＱ15のベースに接続
されたＶREGBラインには本発明の回路１０1 〜１０n の
出力点に接続されたトランジスタＱ16-1〜Ｑ16-nの各ベ
ースが接続されている。そして、出力トランジスタＱ15
のコレクタ側の出力点は演算増幅器１２の反転入力端子
にフィードバックされている。
１８、１９、２０に示す。図１８においては、基準電位
発生回路１５の出力は第３の電源の電位（ＶR ）であ
り、これが演算増幅器１２の非反転入力端子に与えら
れ、その出力がベース共通接続された２つのトランジス
タＱ12およびＱ13よりなるカレントミラー回路に入力さ
れ、出力側のトランジスタＱ13に接続された２つの直列
接続された抵抗Ｒ12およびＲ13の接続中点にコレクタ
が、抵抗Ｒ12とトランジスタＱ13のコレクタにベースが
接続されたエミッタ接地の出力トランジスタＱ15が設け
られている。出力トランジスタＱ15のコレクタに接続さ
れたＶREGCラインには本発明の回路１０1 〜１０n の出
力点が接続され、出力トランジスタＱ15のベースに接続
されたＶREGBラインには本発明の回路１０1 〜１０n の
出力点に接続されたトランジスタＱ16-1〜Ｑ16-nの各ベ
ースが接続されている。そして、出力トランジスタＱ15
のコレクタ側の出力点は演算増幅器１２の反転入力端子
にフィードバックされている。
【００５１】ここで、基準電位発生回路１５の詳細を図
１９および図２０に示す。これらはそれぞれ、本発明の
回路のレプリカであり、ダーリントン接続された放電用
トランジスタＱ24のエミッタから図１８の回路における
貫通電流が所望の値になるときの第３の電源の電位であ
るＶR を取り出すようにしている。図１９では電流源２
１はダーリントン接続されたトランジスタＱ21のベース
と抵抗Ｒ21の接続点に接続されているのに対し、図２０
では第２段側のトランジスタＱ23のベースと抵抗Ｒ22と
の接続点に電流源２５が接続されている点が異なる。
１９および図２０に示す。これらはそれぞれ、本発明の
回路のレプリカであり、ダーリントン接続された放電用
トランジスタＱ24のエミッタから図１８の回路における
貫通電流が所望の値になるときの第３の電源の電位であ
るＶR を取り出すようにしている。図１９では電流源２
１はダーリントン接続されたトランジスタＱ21のベース
と抵抗Ｒ21の接続点に接続されているのに対し、図２０
では第２段側のトランジスタＱ23のベースと抵抗Ｒ22と
の接続点に電流源２５が接続されている点が異なる。
【００５２】図１８の回路においては、実際の第３の電
源電位が基準電位発生回路１１の電位（ＶR ）に等しく
なるように、フィードバック制御して、例えば図１８
で、ＶREGC＜ＶR の場合には、ノードＢの電位は上昇
し、電流ｉ1 は増加する。これによってＱ12とＱ13より
なるカレントミラー回路の作用で電流ｉ2 も同じ比だけ
増加し、抵抗Ｒ12の両端に発生する電圧が増大して、Ｖ
REGCのレベルは上昇する。逆にＶREGC＞ＶR の場合は前
記と反対のことが起り、結果として、ＶREGC＝ＶRで平
衡し、第３の電位を確実に基準電位に一致させることが
できる。
源電位が基準電位発生回路１１の電位（ＶR ）に等しく
なるように、フィードバック制御して、例えば図１８
で、ＶREGC＜ＶR の場合には、ノードＢの電位は上昇
し、電流ｉ1 は増加する。これによってＱ12とＱ13より
なるカレントミラー回路の作用で電流ｉ2 も同じ比だけ
増加し、抵抗Ｒ12の両端に発生する電圧が増大して、Ｖ
REGCのレベルは上昇する。逆にＶREGC＞ＶR の場合は前
記と反対のことが起り、結果として、ＶREGC＝ＶRで平
衡し、第３の電位を確実に基準電位に一致させることが
できる。
【００５３】図２１から図２４に本発明による特性向上
の様子を示す。
の様子を示す。
【００５４】図２１および図２２は消費電力と遅延時間
との関係を示すグラフであって、図２１からは例えばフ
ァンアウトＦ／Ｏ＝３，ＣL ＝０．３ｐＦの負荷条件で
１．０ｍＷの電力を消費するゲートのゲートスピードで
比較すると、従来のＥＣＬが５６０ｐｓであったのに対
し、本発明の回路では４４ｐｓとなって１２．７倍高速
である。あるいは、同じ負荷条件で１００ｐｓのゲート
スピードを出すのに必要な消費電力で比較すると、従来
のＥＣＬが５．５ｍＷに対し、本発明の回路が０．２５
ｍＷとなり、１／２２の低消費電力化を図ることができ
る。図２２は負荷が１ｐＦとなっている場合であり、同
様の改善効果が認められる。
との関係を示すグラフであって、図２１からは例えばフ
ァンアウトＦ／Ｏ＝３，ＣL ＝０．３ｐＦの負荷条件で
１．０ｍＷの電力を消費するゲートのゲートスピードで
比較すると、従来のＥＣＬが５６０ｐｓであったのに対
し、本発明の回路では４４ｐｓとなって１２．７倍高速
である。あるいは、同じ負荷条件で１００ｐｓのゲート
スピードを出すのに必要な消費電力で比較すると、従来
のＥＣＬが５．５ｍＷに対し、本発明の回路が０．２５
ｍＷとなり、１／２２の低消費電力化を図ることができ
る。図２２は負荷が１ｐＦとなっている場合であり、同
様の改善効果が認められる。
【００５５】これは、本発明の回路ではゲートのスイッ
チング時のみに、負荷の大きさに応じて必要な大きさの
充放電電流が流れ、スイッチング動作が終了すると小さ
な定常電流（貫通電流）しか流さないためである。
チング時のみに、負荷の大きさに応じて必要な大きさの
充放電電流が流れ、スイッチング動作が終了すると小さ
な定常電流（貫通電流）しか流さないためである。
【００５６】図２３および図２４は負荷の大きさに対す
る駆動力ＴpLH （図２３）、ＴpHL（図２４）の関係を
示しており、例えば、図２４においては、従来のＥＣＬ
回路が２７３０ｐｓ／ｐＦであるのに対し、本発明の回
路では３０ｐｓ／ｐＦとなって９１倍高駆動力になって
いる。また、図２３と図２４を比較することにより、Ｔ
pLH とＴpHL をほぼ等しくすることができる。
る駆動力ＴpLH （図２３）、ＴpHL（図２４）の関係を
示しており、例えば、図２４においては、従来のＥＣＬ
回路が２７３０ｐｓ／ｐＦであるのに対し、本発明の回
路では３０ｐｓ／ｐＦとなって９１倍高駆動力になって
いる。また、図２３と図２４を比較することにより、Ｔ
pLH とＴpHL をほぼ等しくすることができる。
【００５７】
【発明の効果】以上のように、本発明によれば、出力回
路における充電用および放電用のトランジスタをダーリ
ントン接続したもので構成し、ＥＣＬより低いレベルで
動作させることにより、各トランジスタをオンさせて次
のスイッチング動作に備えているので、レベルが低電位
から高電位、高電位から低電位への変化に関係なくスイ
ッチング時間を短縮し、かつ消費電力を抑えることがで
きる。
路における充電用および放電用のトランジスタをダーリ
ントン接続したもので構成し、ＥＣＬより低いレベルで
動作させることにより、各トランジスタをオンさせて次
のスイッチング動作に備えているので、レベルが低電位
から高電位、高電位から低電位への変化に関係なくスイ
ッチング時間を短縮し、かつ消費電力を抑えることがで
きる。
【図１】本発明にかかる集積回路の一般的な構成の第１
の実施例を示す回路図。
の実施例を示す回路図。
【図２】本発明にかかる集積回路の一般的な構成の第２
の実施例を示す回路図。
の実施例を示す回路図。
【図３】本発明にかかる集積回路の一般的な構成の第３
の実施例を示す回路図。
の実施例を示す回路図。
【図４】本発明にかかる集積回路の一般的な構成の第４
の実施例を示す回路図。
の実施例を示す回路図。
【図５】本発明を適用したインバータ・ゲートの回路
図。
図。
【図６】トランジスタＱu1，Ｑu2，Ｑd1，Ｑd2のエミッ
タ面積とゲートのスビードの関係を示すシミュレーショ
ン結果を示すグラフ。
タ面積とゲートのスビードの関係を示すシミュレーショ
ン結果を示すグラフ。
【図７】本発明を適用した正転バッファゲートの回路
図。
図。
【図８】従来のＥＣＬゲートやアクティブ・プルダウン
ＥＣＬゲートの出力を本発明の回路に接続させるための
回路の構成を示す回路図。
ＥＣＬゲートの出力を本発明の回路に接続させるための
回路の構成を示す回路図。
【図９】従来のＥＣＬゲートやアクティブ・プルダウン
ＥＣＬゲートの出力を本発明の回路に接続させるための
回路の構成を示す回路図。
ＥＣＬゲートの出力を本発明の回路に接続させるための
回路の構成を示す回路図。
【図１０】従来のＥＣＬゲートやアクティブ・プルダウ
ンＥＣＬゲートの出力を本発明の回路に接続させるため
の回路の構成を示す回路図。
ンＥＣＬゲートの出力を本発明の回路に接続させるため
の回路の構成を示す回路図。
【図１１】本発明の回路を従来のＥＣＬゲートやアクテ
ィブ・プルダウンＥＣＬゲートの入力に接続させるため
の回路の構成を示す回路図。
ィブ・プルダウンＥＣＬゲートの入力に接続させるため
の回路の構成を示す回路図。
【図１２】本発明の回路を従来のＥＣＬゲートやアクテ
ィブ・プルダウンＥＣＬゲートの入力に接続させるため
の回路の構成を示す回路図。
ィブ・プルダウンＥＣＬゲートの入力に接続させるため
の回路の構成を示す回路図。
【図１３】バイアス回路あるいは電流源の具体的回路を
示す回路図。
示す回路図。
【図１４】バイアス回路あるいは電流源の具体的回路を
示す回路図。
示す回路図。
【図１５】バイアス回路あるいは電流源の具体的回路を
示す回路図。
示す回路図。
【図１６】バイアス回路あるいは電流源の具体的回路を
示す回路図。
示す回路図。
【図１７】第３の電源を与える具体的な回路を示す回路
図。
図。
【図１８】第３の電源を与える具体的な回路を示す回路
図。
図。
【図１９】図１８における基準電位発生回路の具体例を
示す回路図。
示す回路図。
【図２０】図１８における基準電位発生回路の具体例を
示す回路図。
示す回路図。
【図２１】消費電力と遅延時間との関係のシミュレーシ
ョン結果を示すグラフ。
ョン結果を示すグラフ。
【図２２】消費電力と遅延時間との関係のシミュレーシ
ョン結果を示すグラフ。
ョン結果を示すグラフ。
【図２３】負荷駆動力のシミュレーション結果を示すグ
ラフ。
ラフ。
【図２４】負荷駆動力のシミュレーション結果を示すグ
ラフ。
ラフ。
【図２５】従来提案されているＥＣＬ回路による３入力
ＯＲ／ＮＯＲゲートを示す回路図。
ＯＲ／ＮＯＲゲートを示す回路図。
【図２６】ＩCS＝ＩEF＝１２５μＡに設定された従来の
インバータＥＣＬゲートの出力電圧と負荷の充放電電流
のシミュレーション結果を示すグラフ。
インバータＥＣＬゲートの出力電圧と負荷の充放電電流
のシミュレーション結果を示すグラフ。
１、２、２３、２４ バイアス回路 ３、４ カレントスイッチ回路 ５、７、１１1 、・・・１１n 、２１、２２、２５、２
６ 電流源 １０1 、・・・１０n 本発明の回路 １２ 演算増幅器 １５ 基準電位発生回路
６ 電流源 １０1 、・・・１０n 本発明の回路 １２ 演算増幅器 １５ 基準電位発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/60 19/013
Claims (25)
- 【請求項１】少なくとも１つの入力端子と少なくとも１
つの基準電圧を有して入力電圧と前記基準電圧との関係
でスイッチング動作を行う差動論理段と、 この差動論理段の各枝間に接続された、ダーリントン接
続された第１および第２の２つのトランジスタよりなる
充電回路と、 前記各枝の少なくとも一方の出力点に接続された、ダー
リントン接続された第３および第４の２つのトランジス
タよりなる放電回路とを備えた半導体集積回路装置。 - 【請求項２】前記充電回路は、前記差動論理段と前記充
電回路との接続点に接続された第１の負荷抵抗と、前記
第１のトランジスタのエミッタと前記第２のトランジス
タのベースとの接続点に一端が接続された第１のバイア
ス回路とを備え、 前記放電回路は、前記出力点に接続された第２の負荷抵
抗と、前記第３のトランジスタのエミッタと前記第４の
トランジスタのベースとの接続点に一端が接続された第
２のバイアス回路とを備えたことを特徴とする請求項１
に記載の半導体集積回路装置。 - 【請求項３】前記第１、第２、第３および第４のトラン
ジスタがＮＰＮバイポーラトランジスタであり、 前記差動論理段がｎ個の入力端子とｍ個の基準電位入力
端子を有し、これらの電圧の関係に応じて前記第１およ
び第２のいずれかの接続端子から電流を引き込むカレン
トスイッチ回路であることを特徴とする請求項２に記載
の半導体集積回路装置。 - 【請求項４】前記第１の負荷抵抗と前記第２の抵抗の抵
抗値が等しいことを特徴とする請求項２に記載の半導体
集積回路装置。 - 【請求項５】前記第１、第２、第３のトランジスタのコ
レクタが第１の電源に接続され、前記第１および第２の
バイアス回路の他端が第２の電源に接続され、前記第４
のトランジスタのエミッタが第１の電源よりも低い第３
の電源に接続されたことを特徴とする請求項２に記載の
半導体集積回路装置。 - 【請求項６】前記第１、第２のトランジスタのコレクタ
が第１の電源に接続され、前記第３のトランジスタのコ
レクタが前記出力点に接続され、前記第１および第２の
バイアス回路の他端が第２の電源に接続され、前記第４
のトランジスタのエミッタが第１の電源よりも低い第３
の電源に接続されたことを特徴とする請求項２に記載の
半導体集積回路装置。 - 【請求項７】前記第１、第２、第３のトランジスタのコ
レクタが第１の電源に接続され、前記第１のバイアス回
路の他端は前記出力点に接続され、前記第２のバイアス
回路の他端および前記第４のトランジスタのエミッタが
第１の電源よりも低い第３の電源に接続されたことを特
徴とする請求項２に記載の半導体集積回路装置。 - 【請求項８】前記第１および第２のトランジスタのコレ
クタが第１の電源に接続され、前記第１のバイアス回路
の他端が前記出力点に接続され、前記第３のトランジス
タのコレクタが前記出力点に接続され、前記第２のバイ
アス回路の他端がおよび前記第４のトランジスタのエミ
ッタが第１の電源よりも低い第３の電源に接続されたこ
とを特徴とする請求項２に記載の半導体集積回路装置。 - 【請求項９】前記第２のＮＰＮバイポーラトランジスタ
のエミッタ面積が前記第１のＮＰＮバイポーラトランジ
スタのエミッタ面積に比べて等しいかもしくは大きく、
かつ前記第４のＮＰＮバイポーラトランジスタのエミッ
タ面積が、前記第３のＮＰＮバイポーラトランジスタの
エミッタ面積に比べて等しいかもしくは大きいことを特
徴とする請求項５ないし８のいずれかに記載の半導体集
積回路装置。 - 【請求項１０】前記第３の電源の電位を Ｖ１−ｉ・ｒ−４φ Ｖ１：前記第１の電源の電位 ｉ：前記カレントスイッチ回路の前記２つの接続端子の
いずれかから引き込む電流値 ｒ：前記第１もしくは第２の抵抗値 φ：前記第１、第２、第３、第４のＮＰＮバイポーラト
ランジスタのベース・エミッタ間封印電圧 に設定したことを特徴とする請求項５ないし８のいずれ
かに記載の半導体集積回路装置。 - 【請求項１１】前記バイアス回路はベースに一定電位が
与えられるＮＰＮバイポーラトランジスタと抵抗を直列
接続したものであることを特徴とする請求項２に記載の
半導体集積回路装置。 - 【請求項１２】前記バイアス回路は抵抗であることを特
徴とする請求項２に記載の半導体集積回路装置。 - 【請求項１３】前記バイアス回路はダイオード接続した
ＮＰＮバイポーラトランジスタと抵抗を直列接続したも
のであることを特徴とする請求項２に記載の半導体集積
回路装置。 - 【請求項１４】前記バイアス回路はゲートに一定電位が
与えられるＭＯＳトランジスタであることを特徴とする
請求項２に記載の半導体集積回路装置。 - 【請求項１５】複数の電流源１１1 〜１１n を接続し、
この接続ラインに請求項５ないし８のいずれかに記載の
半導体集積回路の前記第３の電源を接続したことを特徴
とする半導体集積回路装置。 - 【請求項１６】前記電流源はベースに一定電位が与えら
れるＮＰＮバイポーラトランジスタと抵抗を直列接続し
たものであることを特徴とする請求項１５に記載の半導
体集積回路装置。 - 【請求項１７】前記電流源は抵抗であることを特徴とす
る請求項１５に記載の半導体集積回路装置。 - 【請求項１８】前記電流源はダイオード接続したＮＰＮ
バイポーラトランジスタと抵抗を直列接続したものであ
ることを特徴とする請求項１５に記載の半導体集積回路
装置。 - 【請求項１９】前記電流源はゲートに一定電位が与えら
れるＭＯＳトランジスタであることを特徴とする請求項
１５に記載の半導体集積回路装置。 - 【請求項２０】前記入力に、レベル低下手段により低下
されたＥＣＬ回路あるいはアクティブプルダウンＥＣＬ
回路の出力が与えられることを特徴とする請求項１に記
載の半導体集積回路装置。 - 【請求項２１】前記レベル低下手段はダイオード接続さ
れたトランジスタであることを特徴とする請求項２０に
記載の半導体集積回路装置。 - 【請求項２２】一方側入力には前記出力が、他方側入力
には前記出力の中間電位が与えられ、そのレベル変換さ
れた出力が前記入力端子に与えられる、電源１と電源２
の間に負荷および電流源と直列に接続された差動増幅器
をさらに備えたことを特徴とする請求項１に記載の半導
体集積回路装置。 - 【請求項２３】前記第３の電源電位を発生する基準電位
発生手段と、この基準電位発生手段の出力を入力して入
力側と比例した電流を発生する電流ミラー回路と、この
電流ミラー回路の出力点に請求項５に記載の半導体集積
回路装置の第３の電源が接続されたことを特徴とする半
導体集積回路装置。 - 【請求項２４】前記基準電位発生手段が、少なくとも１
つの入力端子と少なくとも１つの基準電圧を有して入力
電圧と前記基準電圧との関係でスイッチング動作を行う
差動論理段、この差動論理段の各枝間に接続された、ダ
ーリントン接続された第５および第６の２つのトランジ
スタよりなる充電回路、前記各枝の少なくとも一方の出
力点に接続された、ダーリントン接続された第７および
第８の２つのトランジスタよりなる放電回路とを備えた
ものである請求項２３に記載の半導体集積回路装置。 - 【請求項２５】前記基準電位発生手段の出力を非反転入
力とし、前記電流ミラー回路の出力点からの信号を反転
入力とし、出力が前記電流ミラーの回路の入力点に接続
された差動増幅器をさらに備えたことを特徴とする請求
項２３に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198779A JPH0865144A (ja) | 1994-08-23 | 1994-08-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198779A JPH0865144A (ja) | 1994-08-23 | 1994-08-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865144A true JPH0865144A (ja) | 1996-03-08 |
Family
ID=16396785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6198779A Pending JPH0865144A (ja) | 1994-08-23 | 1994-08-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865144A (ja) |
-
1994
- 1994-08-23 JP JP6198779A patent/JPH0865144A/ja active Pending
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