JPH0864687A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0864687A JPH0864687A JP6201950A JP20195094A JPH0864687A JP H0864687 A JPH0864687 A JP H0864687A JP 6201950 A JP6201950 A JP 6201950A JP 20195094 A JP20195094 A JP 20195094A JP H0864687 A JPH0864687 A JP H0864687A
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- semiconductor substrate
- soi
- substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 素子の高耐圧化に影響を与えることなく高速
動作が可能となると共に、ＳＯＩ構造の埋め込み酸化膜
厚が素子に印加される電位によらず任意に設定可能とな
り、また、デバイスの電位が固定されることにより安定
動作も可能となる半導体装置及びその製造方法を提供す
る。 【構成】 絶縁膜２を介してＳＯＩ層３と相対する比較
的高抵抗な導電性領域６１をシリコン基板１中に設け
て、横型ＭＯＳＦＥＴ（Ｑ12）が形勢されているＳＯＩ
層３と、横型ＭＯＳＦＥＴ（Ｑ42）が形成されているＳ
ＯＩ層３とを電気的に接続した。 【効果】 素子の高耐圧化に影響を与えることなく高速
動作が可能となると共に、ＳＯＩ構造の埋め込み酸化膜
厚が素子に印加される電位によらず任意に設定可能とな
り、また、デバイスの電位が固定されることにより安定
動作も可能となる半導体装置及びその製造方法を提供で
きる。
動作が可能となると共に、ＳＯＩ構造の埋め込み酸化膜
厚が素子に印加される電位によらず任意に設定可能とな
り、また、デバイスの電位が固定されることにより安定
動作も可能となる半導体装置及びその製造方法を提供す
る。 【構成】 絶縁膜２を介してＳＯＩ層３と相対する比較
的高抵抗な導電性領域６１をシリコン基板１中に設け
て、横型ＭＯＳＦＥＴ（Ｑ12）が形勢されているＳＯＩ
層３と、横型ＭＯＳＦＥＴ（Ｑ42）が形成されているＳ
ＯＩ層３とを電気的に接続した。 【効果】 素子の高耐圧化に影響を与えることなく高速
動作が可能となると共に、ＳＯＩ構造の埋め込み酸化膜
厚が素子に印加される電位によらず任意に設定可能とな
り、また、デバイスの電位が固定されることにより安定
動作も可能となる半導体装置及びその製造方法を提供で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の構造及び
その製造方法に関するものであり、更に詳しくはＳＯＩ
基板を用いて横型ＭＯＳＦＥＴ等のデバイス（例えばス
イッチング素子）を集積した半導体装置及びその製造方
法に関する。
その製造方法に関するものであり、更に詳しくはＳＯＩ
基板を用いて横型ＭＯＳＦＥＴ等のデバイス（例えばス
イッチング素子）を集積した半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】従来、複数のスイッチング素子と複数の
キャパシタンス素子とから構成されるスイッチドキャパ
シタ電力変換回路（ＳＣ回路）は複数の高電圧を扱うた
め、半導体上に集積化する場合、素子分離の自由度が高
く、且つ高耐圧分離が容易なＳＯＩ構造を用いることが
有効である。
キャパシタンス素子とから構成されるスイッチドキャパ
シタ電力変換回路（ＳＣ回路）は複数の高電圧を扱うた
め、半導体上に集積化する場合、素子分離の自由度が高
く、且つ高耐圧分離が容易なＳＯＩ構造を用いることが
有効である。
【０００３】図８は並列充電、直列放電型のＳＣ回路を
示すものであり、以下に動作を簡単に説明する。
示すものであり、以下に動作を簡単に説明する。
【０００４】先ず、スイッチング素子Ｓ2 をオフ、スイ
ッチング素子Ｓ1 をオンし、ＭＯＳＦＥＴ（Ｑ11）〜
（Ｑ41）をオン、ＭＯＳＦＥＴ（Ｑ12）〜（Ｑ42）をオ
フして、直流電源電圧ＥをキャパシタＣ1 〜Ｃ5 の並列
回路に印加する。この時、ＭＯＳＦＥＴ（Ｑ12）〜（Ｑ
42）のドレイン電圧Ｖ21〜Ｖ51は、ＭＯＳＦＥＴ
（Ｑ11）〜（Ｑ41）のオン抵抗が無視できるとすると直
流電源電圧Ｅとなり、ＭＯＳＦＥＴ（Ｑ12）〜（Ｑ42）
のソース電圧Ｖ10〜Ｖ40はダイオ−ドＤ1 〜Ｄ4 の電圧
降下がほぼ無視できるとするとゼロとなる。従ってキャ
パシタＣ1 〜Ｃ5 は直流電源電圧Ｅまで充電される。
ッチング素子Ｓ1 をオンし、ＭＯＳＦＥＴ（Ｑ11）〜
（Ｑ41）をオン、ＭＯＳＦＥＴ（Ｑ12）〜（Ｑ42）をオ
フして、直流電源電圧ＥをキャパシタＣ1 〜Ｃ5 の並列
回路に印加する。この時、ＭＯＳＦＥＴ（Ｑ12）〜（Ｑ
42）のドレイン電圧Ｖ21〜Ｖ51は、ＭＯＳＦＥＴ
（Ｑ11）〜（Ｑ41）のオン抵抗が無視できるとすると直
流電源電圧Ｅとなり、ＭＯＳＦＥＴ（Ｑ12）〜（Ｑ42）
のソース電圧Ｖ10〜Ｖ40はダイオ−ドＤ1 〜Ｄ4 の電圧
降下がほぼ無視できるとするとゼロとなる。従ってキャ
パシタＣ1 〜Ｃ5 は直流電源電圧Ｅまで充電される。
【０００５】次にスイッチング素子Ｓ1 をオフ、スイッ
チング素子Ｓ2 をオンして、ＭＯＳＦＥＴ（Ｑ11）〜
（Ｑ41）をオフ、ＭＯＳＦＥＴ（Ｑ12）〜（Ｑ42）をオ
ンすると、ダイオ−ドＤ1 〜Ｄ4 は逆バイアスされてオ
フとなり、負荷Ｚ→キャパシタＣ5 →ＭＯＳＦＥＴ（Ｑ
42）→キャパシタＣ4 →ＭＯＳＦＥＴ（Ｑ32）→キャパ
シタＣ3 →ＭＯＳＦＥＴ（Ｑ22）→キャパシタＣ2 →Ｍ
ＯＳＦＥＴ（Ｑ12）→キャパシタＣ1 →スイッチング素
子Ｓ2 →負荷Ｚというループで負荷Ｚには直流電源電圧
Ｅの５倍圧（５Ｅ）が印加される。この時、ダイオ−ド
Ｄ4 のカソ−ド電圧Ｖ50＝０を基準とすると、ＭＯＳＦ
ＥＴ（Ｑ11）のドレイン電圧Ｖ11＝５Ｅ，ＭＯＳＦＥＴ
（Ｑ21）のドレイン電圧Ｖ21＝４Ｅ，ＭＯＳＦＥＴ（Ｑ
31）のドレイン電圧Ｖ31＝３Ｅ，ＭＯＳＦＥＴ（Ｑ41）
のドレイン電圧Ｖ41＝２Ｅ，ＭＯＳＦＥＴ（Ｑ42）のド
レイン電圧Ｖ51＝Ｅ，ＭＯＳＦＥＴ（Ｑ12）のソース電
圧Ｖ 10＝４Ｅ，ＭＯＳＦＥＴ（Ｑ22）のソース電圧Ｖ20
＝３Ｅ，ＭＯＳＦＥＴ（Ｑ32）のソース電圧Ｖ30＝２
Ｅ，ＭＯＳＦＥＴ（Ｑ42）のソース電圧Ｖ40＝Ｅ，ダイ
オ−ドＤ4 のカソ−ド電圧Ｖ50＝０となる。
チング素子Ｓ2 をオンして、ＭＯＳＦＥＴ（Ｑ11）〜
（Ｑ41）をオフ、ＭＯＳＦＥＴ（Ｑ12）〜（Ｑ42）をオ
ンすると、ダイオ−ドＤ1 〜Ｄ4 は逆バイアスされてオ
フとなり、負荷Ｚ→キャパシタＣ5 →ＭＯＳＦＥＴ（Ｑ
42）→キャパシタＣ4 →ＭＯＳＦＥＴ（Ｑ32）→キャパ
シタＣ3 →ＭＯＳＦＥＴ（Ｑ22）→キャパシタＣ2 →Ｍ
ＯＳＦＥＴ（Ｑ12）→キャパシタＣ1 →スイッチング素
子Ｓ2 →負荷Ｚというループで負荷Ｚには直流電源電圧
Ｅの５倍圧（５Ｅ）が印加される。この時、ダイオ−ド
Ｄ4 のカソ−ド電圧Ｖ50＝０を基準とすると、ＭＯＳＦ
ＥＴ（Ｑ11）のドレイン電圧Ｖ11＝５Ｅ，ＭＯＳＦＥＴ
（Ｑ21）のドレイン電圧Ｖ21＝４Ｅ，ＭＯＳＦＥＴ（Ｑ
31）のドレイン電圧Ｖ31＝３Ｅ，ＭＯＳＦＥＴ（Ｑ41）
のドレイン電圧Ｖ41＝２Ｅ，ＭＯＳＦＥＴ（Ｑ42）のド
レイン電圧Ｖ51＝Ｅ，ＭＯＳＦＥＴ（Ｑ12）のソース電
圧Ｖ 10＝４Ｅ，ＭＯＳＦＥＴ（Ｑ22）のソース電圧Ｖ20
＝３Ｅ，ＭＯＳＦＥＴ（Ｑ32）のソース電圧Ｖ30＝２
Ｅ，ＭＯＳＦＥＴ（Ｑ42）のソース電圧Ｖ40＝Ｅ，ダイ
オ−ドＤ4 のカソ−ド電圧Ｖ50＝０となる。
【０００６】この回路の一部であるＭＯＳＦＥＴ
（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42）をＳＯＩ構造に実現し
たもの（第１従来例）を図９に示す。本構造は、シリコ
ン基板１とシリコン活性層（ＳＯＩ層）３の間に一面絶
縁酸化膜層（絶縁膜）２があるＳＯＩ構造であり、ＳＯ
Ｉ層３の表面から絶縁膜２までトレンチ４を掘り、絶縁
酸化膜で埋めることにより個々のデバイス（ここではＭ
ＯＳＦＥＴ（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42））領域を分
離するものであり、各デバイス領域には横方向ＤＭＯＳ
ＦＥＴを形成し、基板表面より各端子を引き出してい
る。
（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42）をＳＯＩ構造に実現し
たもの（第１従来例）を図９に示す。本構造は、シリコ
ン基板１とシリコン活性層（ＳＯＩ層）３の間に一面絶
縁酸化膜層（絶縁膜）２があるＳＯＩ構造であり、ＳＯ
Ｉ層３の表面から絶縁膜２までトレンチ４を掘り、絶縁
酸化膜で埋めることにより個々のデバイス（ここではＭ
ＯＳＦＥＴ（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42））領域を分
離するものであり、各デバイス領域には横方向ＤＭＯＳ
ＦＥＴを形成し、基板表面より各端子を引き出してい
る。
【０００７】ここで、図９の様な構成において、図８に
示す回路が例えば並列充電をする時は、ＭＯＳＦＥＴ
（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42）のドレインＤにはそれ
ぞれ直流電源電圧Ｅの電圧が印加され、ソースＳにはゼ
ロの電圧が印加される。ここでシリコン基板１の基準電
位Ｖsub がゼロであれば、絶縁膜２に印加される電圧は
最大でも各デバイスの最大電圧（ここではドレイン電
圧）と基準電位Ｖsub の差であり、ＭＯＳＦＥＴ
（Ｑ12）のデバイス領域とシリコン基板１との間、つま
り絶縁膜２にかかる電圧Ｖ2Sは最大で、 Ｖ2S＝Ｖ21−Ｖsub ＝Ｅ−０＝Ｅ ・・・・・・・・・・・・・・・（１） となる。同様に、ＭＯＳＦＥＴ（Ｑ22）〜ＭＯＳＦＥＴ
（Ｑ42）のデバイス領域とシリコン基板１との間、つま
り絶縁膜２にかかる電圧Ｖ3S〜Ｖ5Sは、電圧Ｖ31，
Ｖ4S，Ｖ51が直流電源電圧Ｅであるため、 Ｖ3S＝Ｖ4S＝Ｖ5S＝Ｅ ・・・・・・・・・・・・・・・・・・・・（２） である。また、ＭＯＳＦＥＴ（Ｑ12）〜ＭＯＳＦＥＴ
（Ｑ42）に印加される電圧は直流電源電圧Ｅである。
示す回路が例えば並列充電をする時は、ＭＯＳＦＥＴ
（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42）のドレインＤにはそれ
ぞれ直流電源電圧Ｅの電圧が印加され、ソースＳにはゼ
ロの電圧が印加される。ここでシリコン基板１の基準電
位Ｖsub がゼロであれば、絶縁膜２に印加される電圧は
最大でも各デバイスの最大電圧（ここではドレイン電
圧）と基準電位Ｖsub の差であり、ＭＯＳＦＥＴ
（Ｑ12）のデバイス領域とシリコン基板１との間、つま
り絶縁膜２にかかる電圧Ｖ2Sは最大で、 Ｖ2S＝Ｖ21−Ｖsub ＝Ｅ−０＝Ｅ ・・・・・・・・・・・・・・・（１） となる。同様に、ＭＯＳＦＥＴ（Ｑ22）〜ＭＯＳＦＥＴ
（Ｑ42）のデバイス領域とシリコン基板１との間、つま
り絶縁膜２にかかる電圧Ｖ3S〜Ｖ5Sは、電圧Ｖ31，
Ｖ4S，Ｖ51が直流電源電圧Ｅであるため、 Ｖ3S＝Ｖ4S＝Ｖ5S＝Ｅ ・・・・・・・・・・・・・・・・・・・・（２） である。また、ＭＯＳＦＥＴ（Ｑ12）〜ＭＯＳＦＥＴ
（Ｑ42）に印加される電圧は直流電源電圧Ｅである。
【０００８】一方、直列放電をする時は、ＭＯＳＦＥＴ
（Ｑ12）のデバイス領域とシリコン基板１との間、つま
り絶縁膜２にかかる電圧Ｖ2Sは最大で、 Ｖ2S＝Ｖ21−Ｖsub ＝４Ｅ−０＝４Ｅ ・・・・・・・・・・・・・（３） となり、絶縁膜２には最大で直流電源電圧Ｅの４倍圧
（４Ｅ）の電圧がかかり、同様にして、 Ｖ3S＝３Ｅ，Ｖ4S＝２Ｅ，Ｖ5S＝Ｅ ・・・・・・・・・・・・・・（４） となる。
（Ｑ12）のデバイス領域とシリコン基板１との間、つま
り絶縁膜２にかかる電圧Ｖ2Sは最大で、 Ｖ2S＝Ｖ21−Ｖsub ＝４Ｅ−０＝４Ｅ ・・・・・・・・・・・・・（３） となり、絶縁膜２には最大で直流電源電圧Ｅの４倍圧
（４Ｅ）の電圧がかかり、同様にして、 Ｖ3S＝３Ｅ，Ｖ4S＝２Ｅ，Ｖ5S＝Ｅ ・・・・・・・・・・・・・・（４） となる。
【０００９】以上のようにＳＯＩ基板上にデバイスを製
作し、それぞれのデバイスを絶縁分離することにより、
各デバイス間の電圧関係に制約を受けることなく１つの
基板上に素子を集積化できる。
作し、それぞれのデバイスを絶縁分離することにより、
各デバイス間の電圧関係に制約を受けることなく１つの
基板上に素子を集積化できる。
【００１０】なお、本従来例に於いて、一般に知られて
いるようにシリコン活性層３の片面を所望の厚さまで酸
化して絶縁膜２とすると共に、シリコン基板１と貼り合
わせてシリコン活性層３を所望の厚さになるまで研磨す
る、貼り合わせＳＯＩ基板等を用いてもよく、また、Ｍ
ＯＳＦＥＴ（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42）として横方
向ＤＭＯＳＦＥＴの例を示してあるが、横方向ＭＯＳＦ
ＥＴやバイポーラトランジスタでも良い。
いるようにシリコン活性層３の片面を所望の厚さまで酸
化して絶縁膜２とすると共に、シリコン基板１と貼り合
わせてシリコン活性層３を所望の厚さになるまで研磨す
る、貼り合わせＳＯＩ基板等を用いてもよく、また、Ｍ
ＯＳＦＥＴ（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42）として横方
向ＤＭＯＳＦＥＴの例を示してあるが、横方向ＭＯＳＦ
ＥＴやバイポーラトランジスタでも良い。
【００１１】
【発明が解決しようとする課題】しかし、ＭＯＳＦＥＴ
（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42）においてデバイス自体
は直流電源電圧Ｅの耐圧を持てば良いにもかかわらず、
絶縁膜２には最大４Ｅの電圧が印加されるため、絶縁膜
２はそれに耐えるだけの膜厚をもつ必要がある。その為
に、基板を介しての放熱が悪くなるという問題があっ
た。また、各デバイスはオン/ オフ時に大きな電圧差を
持つ絶縁膜２の容量の電荷を充放電する必要がある為
に、各デバイスのスイッチングスピードが遅くなると共
に、基板間の電圧差はそれぞれ異なるためにスイッチン
グスピードが異なり、回路動作が不安定になるという問
題があった。
（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42）においてデバイス自体
は直流電源電圧Ｅの耐圧を持てば良いにもかかわらず、
絶縁膜２には最大４Ｅの電圧が印加されるため、絶縁膜
２はそれに耐えるだけの膜厚をもつ必要がある。その為
に、基板を介しての放熱が悪くなるという問題があっ
た。また、各デバイスはオン/ オフ時に大きな電圧差を
持つ絶縁膜２の容量の電荷を充放電する必要がある為
に、各デバイスのスイッチングスピードが遅くなると共
に、基板間の電圧差はそれぞれ異なるためにスイッチン
グスピードが異なり、回路動作が不安定になるという問
題があった。
【００１２】上記問題点を解決し、さらにデバイス中の
等電位線を均等にしてデバイス自体の耐圧を向上する為
に、図１０（５）に示すようにデバイスの最高電位点
（Ｖ21）をシリコン基板１と接続することによりシリコ
ン基板１を最高電位に固定するフィールドプレートを用
いる手段（第２従来例）がある。この様に構成すれば、
最高電位にあるデバイス（ここではＭＯＳＦＥＴ
（Ｑ12））とシリコン基板１との間、つまり絶縁膜２に
かかる電圧Ｖ2Sは低減されるが、逆に最低電位にあるデ
バイス（ここではＭＯＳＦＥＴ（Ｑ42））とシリコン基
板１との間、つまり絶縁膜２にかかる電圧Ｖ5Sは−３Ｅ
〜−４Ｅと大きくなるという問題が生じる。
等電位線を均等にしてデバイス自体の耐圧を向上する為
に、図１０（５）に示すようにデバイスの最高電位点
（Ｖ21）をシリコン基板１と接続することによりシリコ
ン基板１を最高電位に固定するフィールドプレートを用
いる手段（第２従来例）がある。この様に構成すれば、
最高電位にあるデバイス（ここではＭＯＳＦＥＴ
（Ｑ12））とシリコン基板１との間、つまり絶縁膜２に
かかる電圧Ｖ2Sは低減されるが、逆に最低電位にあるデ
バイス（ここではＭＯＳＦＥＴ（Ｑ42））とシリコン基
板１との間、つまり絶縁膜２にかかる電圧Ｖ5Sは−３Ｅ
〜−４Ｅと大きくなるという問題が生じる。
【００１３】本発明は上記問題点に鑑みてなされたもの
で、その目的とするところは、素子の高耐圧化に影響を
与えることなく高速動作が可能となると共に、ＳＯＩ構
造の埋め込み酸化膜厚が素子に印加される電位によらず
任意に設定可能となり、また、デバイスの電位が固定さ
れることにより安定動作も可能となる半導体装置及びそ
の製造方法を提供する。
で、その目的とするところは、素子の高耐圧化に影響を
与えることなく高速動作が可能となると共に、ＳＯＩ構
造の埋め込み酸化膜厚が素子に印加される電位によらず
任意に設定可能となり、また、デバイスの電位が固定さ
れることにより安定動作も可能となる半導体装置及びそ
の製造方法を提供する。
【００１４】
【発明を解決するための手段】上記課題を解決する為
に、請求項１記載の発明によれば、請求項２記載の発明
によれば、請求項３記載の発明によれば、請求項４記載
の発明によれば、請求項５記載の発明によれば、請求項
６記載の発明によれば、
に、請求項１記載の発明によれば、請求項２記載の発明
によれば、請求項３記載の発明によれば、請求項４記載
の発明によれば、請求項５記載の発明によれば、請求項
６記載の発明によれば、
【００１５】
【作用】請求項１乃至請求項５記載の発明によれば、Ｓ
ＯＩ層３とシリコン基板１との間に存在する絶縁膜２に
よって形成される寄生容量を充放電することは必要な
く、シリコン基板１は接地電位ゼロに接続され、導電性
領域６１は常に正電位となる為に、シリコン基板１に対
して導電性領域６１は常に逆バイアス条件となり、ＰＮ
接合の整流特性により導電性領域６１とシリコン基板１
とは電気的に分離される。
ＯＩ層３とシリコン基板１との間に存在する絶縁膜２に
よって形成される寄生容量を充放電することは必要な
く、シリコン基板１は接地電位ゼロに接続され、導電性
領域６１は常に正電位となる為に、シリコン基板１に対
して導電性領域６１は常に逆バイアス条件となり、ＰＮ
接合の整流特性により導電性領域６１とシリコン基板１
とは電気的に分離される。
【００１６】請求項６記載の発明によれば、Ｎ型シリコ
ン基板表面の適当な領域にシリコンエッチングを行い、
Ｎ型シリコン基板表面に凹凸部を形成した後、表面の熱
酸化を行い、その後で表面が平坦化されるまで研磨す
る。ここで、Ｐ型シリコン基板１とＮ型シリコン基板３
との貼り合わせを行い、ＳＯＩ構造の基板が形成され
る。この後ＳＯＩ基板の表面シリコン層を所望の厚みま
で研磨して、表面シリコン基板のシリコンエッチングを
行った後、エッチングにより形成されたシリコン溝に絶
縁膜を堆積することによりＳＯＩ基板を完成する。
ン基板表面の適当な領域にシリコンエッチングを行い、
Ｎ型シリコン基板表面に凹凸部を形成した後、表面の熱
酸化を行い、その後で表面が平坦化されるまで研磨す
る。ここで、Ｐ型シリコン基板１とＮ型シリコン基板３
との貼り合わせを行い、ＳＯＩ構造の基板が形成され
る。この後ＳＯＩ基板の表面シリコン層を所望の厚みま
で研磨して、表面シリコン基板のシリコンエッチングを
行った後、エッチングにより形成されたシリコン溝に絶
縁膜を堆積することによりＳＯＩ基板を完成する。
【００１７】
（実施例１）本発明に係る第１実施例を図１に示し、そ
の製造方法を図２に示す。
の製造方法を図２に示す。
【００１８】図１０に示した第２従来例と異なる点は、
絶縁膜２を介してＳＯＩ層３と相対する比較的高抵抗な
導電性領域６１をシリコン基板１中に新たに設けて、横
型ＭＯＳＦＥＴ（Ｑ12）が形勢されているＳＯＩ層３
と、横型ＭＯＳＦＥＴ（Ｑ42）が形成されているＳＯＩ
層３とを電気的に接続した構造であることであり、その
他の第２従来例と同一構成には同一符号を付すことによ
り説明を省略する。
絶縁膜２を介してＳＯＩ層３と相対する比較的高抵抗な
導電性領域６１をシリコン基板１中に新たに設けて、横
型ＭＯＳＦＥＴ（Ｑ12）が形勢されているＳＯＩ層３
と、横型ＭＯＳＦＥＴ（Ｑ42）が形成されているＳＯＩ
層３とを電気的に接続した構造であることであり、その
他の第２従来例と同一構成には同一符号を付すことによ
り説明を省略する。
【００１９】次に、製造方法を図２を用いて説明する。
図２（ａ）に示す様にＰ型シリコン基板１の表面の酸化
膜２上に拡散窓７を開口した後、図２（ｂ）に示す様に
開口された拡散窓７よりリン等のＮ型不純物を導入し熱
拡散を行いＮ型不純物領域６１を形成する。一方、図２
（ｃ）に示す様にＮ型シリコン基板３表面の適当な領域
にシリコンエッチングを行い、Ｎ型シリコン基板３表面
に凹凸部を形成した後、図２（ｄ）に示す様にＮ型シリ
コン基板３表面の熱酸化を行う。引続き図２（ｅ）に示
す様にＮ型シリコン基板３表面が平坦化されるまで研磨
する。ここで、図２（ｂ）に示すＰ型シリコン基板１の
ウエハと、図２（ｅ）に示すＮ型シリコン基板３のウエ
ハとの貼り合わせを行う。この貼り合わせ工程におい
て、図２（ｅ）に示したＮ型シリコン基板３のウエハの
表裏を反転し貼り合わせ工程は実施し、ＳＯＩ構造の基
板が形成される。この後ＳＯＩ基板の表面シリコン層を
所望の厚みまで研磨して、図２（ｆ）に示す構造が形成
される。この後、図２（ｇ）に示す様にＳＯＩ基板の表
面シリコン基板のシリコンエッチングを行った後、エッ
チングされたシリコン溝８に絶縁膜２を堆積することに
より、ＳＯＩ基板が完成される。そして、ＳＯＩ層３に
横型ＭＯＳＦＥＴを形成することにより図１に示した半
導体装置が完成する。
図２（ａ）に示す様にＰ型シリコン基板１の表面の酸化
膜２上に拡散窓７を開口した後、図２（ｂ）に示す様に
開口された拡散窓７よりリン等のＮ型不純物を導入し熱
拡散を行いＮ型不純物領域６１を形成する。一方、図２
（ｃ）に示す様にＮ型シリコン基板３表面の適当な領域
にシリコンエッチングを行い、Ｎ型シリコン基板３表面
に凹凸部を形成した後、図２（ｄ）に示す様にＮ型シリ
コン基板３表面の熱酸化を行う。引続き図２（ｅ）に示
す様にＮ型シリコン基板３表面が平坦化されるまで研磨
する。ここで、図２（ｂ）に示すＰ型シリコン基板１の
ウエハと、図２（ｅ）に示すＮ型シリコン基板３のウエ
ハとの貼り合わせを行う。この貼り合わせ工程におい
て、図２（ｅ）に示したＮ型シリコン基板３のウエハの
表裏を反転し貼り合わせ工程は実施し、ＳＯＩ構造の基
板が形成される。この後ＳＯＩ基板の表面シリコン層を
所望の厚みまで研磨して、図２（ｆ）に示す構造が形成
される。この後、図２（ｇ）に示す様にＳＯＩ基板の表
面シリコン基板のシリコンエッチングを行った後、エッ
チングされたシリコン溝８に絶縁膜２を堆積することに
より、ＳＯＩ基板が完成される。そして、ＳＯＩ層３に
横型ＭＯＳＦＥＴを形成することにより図１に示した半
導体装置が完成する。
【００２０】ここで、各々の横型ＭＯＳＦＥＴのドレイ
ン電圧は横型ＭＯＳＦＥＴ（Ｑ12）とＭＯＳＦＥＴ（Ｑ
42）が形成されているＳＯＩ層３と電気的に接続され
る。また、高抵抗な導電性領域６１の導電型はＳＯＩ層
３と同一導電型で、シリコン基板１とは反対導電型であ
る。そして、シリコン基板１は接地電位に電気的に接続
されている。そして、導電性領域６１の両端の電位はそ
れぞれＶ21とＶ51と等しくなり導電性領域６１間では電
位はＶ21からＶ51へと連続的に変化する。従って、図１
に示す回路における並列充電、直列放電時のＳＯＩ層３
とシリコン基板１との間の電圧は常にほぼゼロとなる。
ン電圧は横型ＭＯＳＦＥＴ（Ｑ12）とＭＯＳＦＥＴ（Ｑ
42）が形成されているＳＯＩ層３と電気的に接続され
る。また、高抵抗な導電性領域６１の導電型はＳＯＩ層
３と同一導電型で、シリコン基板１とは反対導電型であ
る。そして、シリコン基板１は接地電位に電気的に接続
されている。そして、導電性領域６１の両端の電位はそ
れぞれＶ21とＶ51と等しくなり導電性領域６１間では電
位はＶ21からＶ51へと連続的に変化する。従って、図１
に示す回路における並列充電、直列放電時のＳＯＩ層３
とシリコン基板１との間の電圧は常にほぼゼロとなる。
【００２１】この為、ＳＯＩ層３とシリコン基板１との
間に存在する絶縁膜２によって形成される寄生容量を充
放電することは必要なく、スイッチング素子は高周波動
作が可能となる。また、シリコン基板１は接地電位ゼロ
に接続され、導電性領域６１は常に正電位となる為に、
シリコン基板１に対して導電性領域６１は常に逆バイア
ス条件となり、ＰＮ接合の整流特性により導電性領域６
１とシリコン基板１とは電気的に分離される。そして、
ＭＯＳＦＥＴ（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42）のドレイ
ン電位は絶縁膜２の容量で導電性領域６１の電位に結合
される為、ノイズ等で基準電位がふらつくことが低減さ
れ、安定動作も可能となる。更に、導電性領域６１はフ
ィールドプレート効果も有している為、デバイスの耐圧
に悪影響を与えることはは何等ないことは明らかであ
る。
間に存在する絶縁膜２によって形成される寄生容量を充
放電することは必要なく、スイッチング素子は高周波動
作が可能となる。また、シリコン基板１は接地電位ゼロ
に接続され、導電性領域６１は常に正電位となる為に、
シリコン基板１に対して導電性領域６１は常に逆バイア
ス条件となり、ＰＮ接合の整流特性により導電性領域６
１とシリコン基板１とは電気的に分離される。そして、
ＭＯＳＦＥＴ（Ｑ12）〜ＭＯＳＦＥＴ（Ｑ42）のドレイ
ン電位は絶縁膜２の容量で導電性領域６１の電位に結合
される為、ノイズ等で基準電位がふらつくことが低減さ
れ、安定動作も可能となる。更に、導電性領域６１はフ
ィールドプレート効果も有している為、デバイスの耐圧
に悪影響を与えることはは何等ないことは明らかであ
る。
【００２２】（実施例２）本発明に係る第２実施例を図
３に示し、その製造方法を図４に示す。
３に示し、その製造方法を図４に示す。
【００２３】図１に示した第１実施例と異なる点は、導
電性領域６１がＳＯＩ基板のＳＯＩ層３とシリコン基板
１との間の絶縁膜２１及び絶縁膜２２中に埋め込まれた
構造にして、導電性領域６１とシリコン基板１との分離
を、絶縁膜２１及び絶縁膜２２で電気的に行うものであ
り、第１実施例と同一構成には同一符号を付すことによ
り説明を省略する。
電性領域６１がＳＯＩ基板のＳＯＩ層３とシリコン基板
１との間の絶縁膜２１及び絶縁膜２２中に埋め込まれた
構造にして、導電性領域６１とシリコン基板１との分離
を、絶縁膜２１及び絶縁膜２２で電気的に行うものであ
り、第１実施例と同一構成には同一符号を付すことによ
り説明を省略する。
【００２４】次に、図４を用いて製造方法を簡単に示
す。図４（ａ）に示す様にＮ型シリコン基板３表面の適
当な領域のシリコンエッチングを行い、Ｎ型シリコン基
板３表面に凹凸部を形成した後、図４（ｂ）に示す様に
Ｎ型シリコン基板３表面の熱酸化を行う。そして、図４
（ｃ）に示す様にＮ型シリコン基板３表面が平坦化され
るまで研磨する。一方、図４（ｄ）に示す様にＰ型シリ
コン基板１に高加速エネルギにより酸素イオンをイオン
注入するＳＩＭＯＸ法によりＰ型シリコン基板１中に酸
化膜２２とＰ型シリコン基板１表面にシリコン層６１を
形成する。ここで、図４（ｃ）に示すＮ型シリコン基板
３中に酸化膜２１が埋め込まれたウエハと、図４（ｄ）
に示すＰ型シリコン基板１のウエハとの両者の貼り合わ
せを行う。この貼り合わせ工程において、図４（ｃ）に
示すＮ型シリコン基板３のウエハの表裏を反転して貼り
合わせ工程を行い、ＳＯＩ構造の基板が形成され、ＳＯ
Ｉ基板のＳＯＩ層３を所望の厚みまで研磨し、図４
（ｅ）に示す構造が形成される。図４（ｆ）に示す様に
ＳＯＩ基板のＳＯＩ層３のシリコンエッチングを行った
後、図４（ｇ）に示す様にエッチングされたシリコン溝
８に絶縁膜２１を堆積することにより、ＳＯＩ基板が完
成される。ＳＯＩ層３に横型ＭＯＳＦＥＴを形成するこ
とにより図３に示す半導体装置が完成する。
す。図４（ａ）に示す様にＮ型シリコン基板３表面の適
当な領域のシリコンエッチングを行い、Ｎ型シリコン基
板３表面に凹凸部を形成した後、図４（ｂ）に示す様に
Ｎ型シリコン基板３表面の熱酸化を行う。そして、図４
（ｃ）に示す様にＮ型シリコン基板３表面が平坦化され
るまで研磨する。一方、図４（ｄ）に示す様にＰ型シリ
コン基板１に高加速エネルギにより酸素イオンをイオン
注入するＳＩＭＯＸ法によりＰ型シリコン基板１中に酸
化膜２２とＰ型シリコン基板１表面にシリコン層６１を
形成する。ここで、図４（ｃ）に示すＮ型シリコン基板
３中に酸化膜２１が埋め込まれたウエハと、図４（ｄ）
に示すＰ型シリコン基板１のウエハとの両者の貼り合わ
せを行う。この貼り合わせ工程において、図４（ｃ）に
示すＮ型シリコン基板３のウエハの表裏を反転して貼り
合わせ工程を行い、ＳＯＩ構造の基板が形成され、ＳＯ
Ｉ基板のＳＯＩ層３を所望の厚みまで研磨し、図４
（ｅ）に示す構造が形成される。図４（ｆ）に示す様に
ＳＯＩ基板のＳＯＩ層３のシリコンエッチングを行った
後、図４（ｇ）に示す様にエッチングされたシリコン溝
８に絶縁膜２１を堆積することにより、ＳＯＩ基板が完
成される。ＳＯＩ層３に横型ＭＯＳＦＥＴを形成するこ
とにより図３に示す半導体装置が完成する。
【００２５】ここで、図４（ｇ）に示すＳＯＩ構造を得
る為に、図４（ｄ）の工程においてＰ型シリコン基板１
の表面に酸化膜２２を形成した後、ＳＩＰＯＳ等の導電
性膜を形成しても良い。
る為に、図４（ｄ）の工程においてＰ型シリコン基板１
の表面に酸化膜２２を形成した後、ＳＩＰＯＳ等の導電
性膜を形成しても良い。
【００２６】なお、上記実施例１及び実施例２に示した
製造方法は、いずれも２枚のウエハを貼り合わせてＳＯ
Ｉウエハを作成する場合に、一方のシリコン基板のウエ
ハ表面を予めエッチングし凹凸部を形成しておいた後に
酸化を施して表面の凹凸部を無くする様に平坦化する。
この酸化膜はＳＯＩウエハの埋め込み酸化膜として機能
する。又、埋め込み酸化膜が形成された一方のシリコン
基板のウエハは貼り合わせ時に反転し、他方のシリコン
基板のウエハと貼り合わせた後、所望の厚みになるまで
研磨する為、得られたＳＯＩウエハの表面半導体層の結
晶性は従来の貼り合わせ法による表面半導体層と同様の
良好な結晶性が維持されている。
製造方法は、いずれも２枚のウエハを貼り合わせてＳＯ
Ｉウエハを作成する場合に、一方のシリコン基板のウエ
ハ表面を予めエッチングし凹凸部を形成しておいた後に
酸化を施して表面の凹凸部を無くする様に平坦化する。
この酸化膜はＳＯＩウエハの埋め込み酸化膜として機能
する。又、埋め込み酸化膜が形成された一方のシリコン
基板のウエハは貼り合わせ時に反転し、他方のシリコン
基板のウエハと貼り合わせた後、所望の厚みになるまで
研磨する為、得られたＳＯＩウエハの表面半導体層の結
晶性は従来の貼り合わせ法による表面半導体層と同様の
良好な結晶性が維持されている。
【００２７】（実施例３）本発明に係る第３実施例を図
５に示す。
５に示す。
【００２８】図１に示す第１実施例と異なる点は、個別
に形成された導電性領域６１が絶縁膜２を間に挟んでＳ
ＯＩ層３に形成された横型ＭＯＳＦＥＴの各々と個別に
電気的接続されていることであり、その他の第１実施例
と同一構成には同一符号を付すことにより説明を省略す
る。
に形成された導電性領域６１が絶縁膜２を間に挟んでＳ
ＯＩ層３に形成された横型ＭＯＳＦＥＴの各々と個別に
電気的接続されていることであり、その他の第１実施例
と同一構成には同一符号を付すことにより説明を省略す
る。
【００２９】（実施例４）本発明に係る第４実施例を図
６に示す。
６に示す。
【００３０】図５に示す第３実施例と異なる点は、個別
に形成された導電性領域６１がＳＯＩ基板のＳＯＩ層３
とシリコン基板１の間の絶縁膜２１及び絶縁膜２２の中
に埋め込まれた構造になっていることであり、その他の
第３実施例と同一構成には同一符号を付すことにより説
明を省略する。
に形成された導電性領域６１がＳＯＩ基板のＳＯＩ層３
とシリコン基板１の間の絶縁膜２１及び絶縁膜２２の中
に埋め込まれた構造になっていることであり、その他の
第３実施例と同一構成には同一符号を付すことにより説
明を省略する。
【００３１】なお、実施例３及び実施例４に於ける導電
性領域６１は比較的高抵抗でなくても良い。
性領域６１は比較的高抵抗でなくても良い。
【００３２】（実施例５）本発明に係る第５実施例を図
７に示す。
７に示す。
【００３３】図１に示す第１実施例と異なる点は、新た
に高抵抗導電性領域６２を絶縁膜２３を介してＳＯＩ層
３の表面に形成し、高抵抗導電性領域６２とＳＯＩ層３
とを電気的に接続したことであり、その他の第１実施例
と同一構成には同一符号を付すことにより説明を省略す
る。
に高抵抗導電性領域６２を絶縁膜２３を介してＳＯＩ層
３の表面に形成し、高抵抗導電性領域６２とＳＯＩ層３
とを電気的に接続したことであり、その他の第１実施例
と同一構成には同一符号を付すことにより説明を省略す
る。
【００３４】なお、上記実施例３から実施例５に示した
構造の製造方法は、上記実施例１，実施例２に示した製
造方法を適用して、更に導電性領域６１とＳＯＩ層３と
の電気的接続を形成する為に、適当なシリコンエッチン
グを施すことは容易に推察される。
構造の製造方法は、上記実施例１，実施例２に示した製
造方法を適用して、更に導電性領域６１とＳＯＩ層３と
の電気的接続を形成する為に、適当なシリコンエッチン
グを施すことは容易に推察される。
【００３５】また、上記実施例１から実施例５のいずれ
を組み合わせてもよく、上記実施例１から実施例５に示
す導電性領域６１は、シリコン基板１の内部に形成して
も、絶縁膜２の内部に形成してもよく、導電性領域６１
とシリコン基板１との電気的接続を行う箇所を任意に設
定してもよい。
を組み合わせてもよく、上記実施例１から実施例５に示
す導電性領域６１は、シリコン基板１の内部に形成して
も、絶縁膜２の内部に形成してもよく、導電性領域６１
とシリコン基板１との電気的接続を行う箇所を任意に設
定してもよい。
【００３６】
【発明の効果】請求項１乃至請求項５記載の発明によれ
ば、素子の高耐圧化に影響を与えることなく高速動作が
可能となると共に、ＳＯＩ構造の埋め込み酸化膜厚が素
子に印加される電位によらず任意に設定可能となり、ま
た、デバイスの電位が固定されることにより安定動作も
可能となる半導体装置を提供できる。
ば、素子の高耐圧化に影響を与えることなく高速動作が
可能となると共に、ＳＯＩ構造の埋め込み酸化膜厚が素
子に印加される電位によらず任意に設定可能となり、ま
た、デバイスの電位が固定されることにより安定動作も
可能となる半導体装置を提供できる。
【００３７】請求項６記載の発明によれば、結晶性を維
持したまま、請求項１乃至請求項５記載の半導体素子を
容易に得る製造方法を提供できる。
持したまま、請求項１乃至請求項５記載の半導体素子を
容易に得る製造方法を提供できる。
【図１】本発明に係る第１実施例を示す構造の断面図で
ある。
ある。
【図２】上記実施例に用いる半導体基板の製造工程を示
す断面図である。
す断面図である。
【図３】本発明に係る第２実施例を示す構造の断面図で
ある。
ある。
【図４】上記実施例に用いる半導体基板の製造工程を示
す断面図である。
す断面図である。
【図５】本発明に係る第３実施例を示す構造の断面図で
ある。
ある。
【図６】本発明に係る第４実施例を示す構造の断面図で
ある。
ある。
【図７】本発明に係る第５実施例を示す構造の断面図で
ある。
ある。
【図８】本発明に係る並列充電、直列放電型のＳＣ回路
の回路図である。
の回路図である。
【図９】本発明に係る第１従来例を示す構造の断面図で
ある。
ある。
【図１０】本発明に係る第２従来例を示す構造の断面図
である。
である。
１ シリコン基板 ２ 酸化膜 ３ ＳＯＩ層 ６ 導電性領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｚ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｚ (72)発明者 大西 雅人 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (6)
- 【請求項１】 支持基板となる第１の半導体基板と、前
記第１の半導体基板とは反対導電型を有すると共に、複
数のデバイスが互いに絶縁されて形成されている第２の
半導体基板と、前記第１の半導体基板と前記第２の半導
体基板とを互いに電気的に絶縁させる第１の絶縁層とか
ら構成される、ＳＯＩ構造を有する半導体装置に於い
て、 前記第１の半導体基板中に形成されると共に、前記第１
の半導体基板とは反対導電型を有する第１の導電性領域
と、前記第１の絶縁層に前記複数のデバイスの少なくと
も２つと前記第１の導電性領域と、を電気的に接続する
為の開口部とを設けたことを特徴とする半導体装置。 - 【請求項２】 前記第１の導電性領域は、前記第１の絶
縁層中に形成されると共に、前記複数のデバイスの少な
くとも２つと電気的に接続されたものであることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記第１の導電性領域は、前記第１の半
導体基板中に少なくとも２つ形成されると共に、前記複
数のデバイスと電気的に接続されたものであることを特
徴とする請求項１または請求項２記載半導体装置。 - 【請求項４】 前記第１の導電性領域は、前記第１の絶
縁層中に少なくとも２つ形成されると共に、前記複数の
デバイスと電気的に接続されたものであることを特徴と
する請求項１または請求項２記載半導体装置。 - 【請求項５】 前記第１の半導体基板の前記第１の絶縁
層とは相対する面に接して配置された第２の絶縁層と、
前記第１の半導体基板とは反対導電型を有する第２の導
電性領域と、前記第２の絶縁層に前記複数のデバイスの
少なくとも２つと前記第２の導電性領域とを電気的に接
続する為の開口部と、を設けたことを特徴とする請求項
１乃至請求項４記載の半導体装置。 - 【請求項６】 前記第２の半導体基板の表面をエッチン
グすることにより、前記絶縁層を形成する為の凹凸部を
形成し、前記凹凸部が平坦になるまで研磨を施すことに
より表面部分に酸化膜が埋め込まれてなる前記第２の半
導体基板を形成すると共に、前記第１の半導体基板のウ
エハと前記第２の半導体基板のウエハとを貼り合わせた
後、研磨することを特徴とする、請求項１乃至請求項５
のいずれかに記載の半導体装置を形成するＳＯＩ基板の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20195094A JP3293349B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20195094A JP3293349B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864687A true JPH0864687A (ja) | 1996-03-08 |
| JP3293349B2 JP3293349B2 (ja) | 2002-06-17 |
Family
ID=16449469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20195094A Expired - Fee Related JP3293349B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3293349B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278156B1 (en) | 1997-11-12 | 2001-08-21 | Nec Corporation | Dielectric separate type semiconductor device |
| US7476942B2 (en) | 2006-04-10 | 2009-01-13 | Fuji Electric Device Technology Co., Ltd. | SOI lateral semiconductor device and method of manufacturing the same |
-
1994
- 1994-08-26 JP JP20195094A patent/JP3293349B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278156B1 (en) | 1997-11-12 | 2001-08-21 | Nec Corporation | Dielectric separate type semiconductor device |
| US7476942B2 (en) | 2006-04-10 | 2009-01-13 | Fuji Electric Device Technology Co., Ltd. | SOI lateral semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3293349B2 (ja) | 2002-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5939755A (en) | Power IC having high-side and low-side switches in an SOI structure | |
| US5323040A (en) | Silicon carbide field effect device | |
| KR100272074B1 (ko) | 매립된 에스오아이 구조에 대한 전기적인 접점및 그 제조 방법 | |
| US6130458A (en) | Power IC having SOI structure | |
| US4857983A (en) | Monolithically integrated semiconductor device having bidirectional conducting capability and method of fabrication | |
| US7355226B2 (en) | Power semiconductor and method of fabrication | |
| JP2001502846A (ja) | 高電圧用の半導体素子 | |
| US5910664A (en) | Emitter-switched transistor structures | |
| JP3014012B2 (ja) | 半導体装置の製造方法 | |
| US5476809A (en) | Semiconductor device and method of manufacturing the same | |
| JP2004335922A (ja) | 半導体装置 | |
| US20070085148A1 (en) | Trench IGBT for highly capacitive loads | |
| JPH0494576A (ja) | 縦型パワーｍｏｓ ｆｅｔ | |
| Stoisiek et al. | A dielectric isolated high-voltage IC-technology for off-line applications | |
| JP3924829B2 (ja) | 電圧駆動型半導体装置及びその製造方法 | |
| JP3293349B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1093023A (ja) | 半導体装置 | |
| JPH08116056A (ja) | 電圧駆動型半導体装置及びそれを用いた電力変換装置 | |
| JP4775357B2 (ja) | 高耐圧ｉｃ | |
| EP0272753B1 (en) | Complementary silicon-on-insulator lateral insulated gate rectifiers | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JPH0846053A (ja) | Ａｃ型プラズマディスプレイ駆動用ｉｃ | |
| KR100265049B1 (ko) | 에스.오.아이 소자의 모스 전계효과 트랜지스터 및제조방법 | |
| JPH1093097A (ja) | 高耐圧半導体装置及びプラズマディスプレイパネル | |
| JPH10256542A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020305 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080405 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |