JPH0863138A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPH0863138A JPH0863138A JP6213241A JP21324194A JPH0863138A JP H0863138 A JPH0863138 A JP H0863138A JP 6213241 A JP6213241 A JP 6213241A JP 21324194 A JP21324194 A JP 21324194A JP H0863138 A JPH0863138 A JP H0863138A
- Authority
- JP
- Japan
- Prior art keywords
- dual port
- graphic memory
- cpu
- screen
- port graphic
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵとデュアルポートグラフィックメモリ
とを備え、デュアルポートグラフィックメモリを介して
合成画面を表示する表示装置において、表示画面分のメ
モリ素子、あるいは画像データを記憶するためのバッフ
ァを追加をすることなく、複数の画面を同時に表示でき
るようにする。 【構成】 ＣＰＵ１、デュアルポートグラフィックメモ
リ３、画面の合成回路９、および、ＣＰＵ１がデュアル
ポートグラフィックメモリ３への描画アクセス時に、デ
ュアルポートグラフィックメモリに、複数の画像データ
を、画素単位で交互に配置する機能を持つアドレスのコ
ントローラ２から構成される。
とを備え、デュアルポートグラフィックメモリを介して
合成画面を表示する表示装置において、表示画面分のメ
モリ素子、あるいは画像データを記憶するためのバッフ
ァを追加をすることなく、複数の画面を同時に表示でき
るようにする。 【構成】 ＣＰＵ１、デュアルポートグラフィックメモ
リ３、画面の合成回路９、および、ＣＰＵ１がデュアル
ポートグラフィックメモリ３への描画アクセス時に、デ
ュアルポートグラフィックメモリに、複数の画像データ
を、画素単位で交互に配置する機能を持つアドレスのコ
ントローラ２から構成される。
Description
【０００１】
【産業上の利用分野】本発明は、複数の画像データを合
成して表示する表示装置に関し、特に、ＣＰＵとデュア
ルポートグラフィックメモリとを持ち、ＣＰＵからデュ
アルポートグラフィックメモリ内のＤＲＡＭ（ｄｙｎａ
ｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓｍｅｍｏｒｙ）に
画像データを書き込み、デュアルポートグラフィックメ
モリ内でＤＲＡＭから、シリアルポートのＳＲＡＭ（ｓ
ｔａｔｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）へデータを転送しながらＣＲＴ等の表示デバイスに
表示を行なう表示装置に関する。
成して表示する表示装置に関し、特に、ＣＰＵとデュア
ルポートグラフィックメモリとを持ち、ＣＰＵからデュ
アルポートグラフィックメモリ内のＤＲＡＭ（ｄｙｎａ
ｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓｍｅｍｏｒｙ）に
画像データを書き込み、デュアルポートグラフィックメ
モリ内でＤＲＡＭから、シリアルポートのＳＲＡＭ（ｓ
ｔａｔｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）へデータを転送しながらＣＲＴ等の表示デバイスに
表示を行なう表示装置に関する。
【０００２】
【従来の技術】図８は従来の表示装置の構成例を示すブ
ロック図であり、図６のように、画面Ａと画面Ｂとを合
成して、画面Ｃのような表示を行なう場合を例として、
以下説明する。この表示装置は、画面表示データを書き
込むＣＰＵ１、画面Ａを記憶するためのデュアルポート
グラフィックメモリ１０、画面Ｂを記憶するためのデュ
アルポートグラフィックメモリ１１、画面を合成するた
めの合成回路９を備えている。
ロック図であり、図６のように、画面Ａと画面Ｂとを合
成して、画面Ｃのような表示を行なう場合を例として、
以下説明する。この表示装置は、画面表示データを書き
込むＣＰＵ１、画面Ａを記憶するためのデュアルポート
グラフィックメモリ１０、画面Ｂを記憶するためのデュ
アルポートグラフィックメモリ１１、画面を合成するた
めの合成回路９を備えている。
【０００３】デュアルポートグラフィックメモリ１０、
１１は、それぞれ２５６Ｋｂｉｔの容量で、６４Ｋ×４
ｂｉｔの構成となっている。表示される画面Ａ、Ｂは、
図７に示すような水平方向２５６画素、垂直方向１２８
画素であり、１画素は４ｂｉｔ構成となっている。
１１は、それぞれ２５６Ｋｂｉｔの容量で、６４Ｋ×４
ｂｉｔの構成となっている。表示される画面Ａ、Ｂは、
図７に示すような水平方向２５６画素、垂直方向１２８
画素であり、１画素は４ｂｉｔ構成となっている。
【０００４】また、デュアルポートグラフィックメモリ
１０、１１は、ＣＰＵ１からは図９のようにマッピング
されている。
１０、１１は、ＣＰＵ１からは図９のようにマッピング
されている。
【０００５】図１２に表示時のタイムチャートを示す。
表示のためのアクセスがなされるとデュアルポートグラ
フィックメモリ１０、１１は同時に動作し、１つのロウ
アドレスで指定された２５６×４ｂｉｔの画像データ
は、デュアルポートグラフィックメモリ内でＤＲＡＭ４
からシリアルポートのＳＲＡＭ５へ転送され、そこから
表示のためのドットクロックに同期したシフトクロック
で、１画素データずつ順に画面の合成回路９に送られ
る。画面の合成回路９では、画面Ａの画素データと画面
Ｂの画素データとを合成して、得られた画面ＣをＣＲＴ
等の表示デバイスへ出力する。
表示のためのアクセスがなされるとデュアルポートグラ
フィックメモリ１０、１１は同時に動作し、１つのロウ
アドレスで指定された２５６×４ｂｉｔの画像データ
は、デュアルポートグラフィックメモリ内でＤＲＡＭ４
からシリアルポートのＳＲＡＭ５へ転送され、そこから
表示のためのドットクロックに同期したシフトクロック
で、１画素データずつ順に画面の合成回路９に送られ
る。画面の合成回路９では、画面Ａの画素データと画面
Ｂの画素データとを合成して、得られた画面ＣをＣＲＴ
等の表示デバイスへ出力する。
【０００６】このように、デュアルポートグラフィック
メモリを使用して、複数画面を同時表示するような表示
装置では、各画面の画素データを同時に合成回路へ入力
する必要があるため、同時表示する画面の数だけデュア
ルポートグラフィックメモリの素子が必要になる。
メモリを使用して、複数画面を同時表示するような表示
装置では、各画面の画素データを同時に合成回路へ入力
する必要があるため、同時表示する画面の数だけデュア
ルポートグラフィックメモリの素子が必要になる。
【０００７】また、もし上記例において、図２のように
１つのデュアルポートグラフィックメモリのアドレスの
前半部のエリア、すなわちＣＰＵのアドレスＡ１５が０
のエリアに画面Ａを、アドレスの後半部のエリア、すな
わちＣＰＵのアドレスＡ１５が１のエリアを画面Ｂとい
うように、ＣＰＵからリニアにマッピングし、図１０に
示すように、デュアルポートグラフィックメモリに入力
されるロウアドレスＡ７〜０には、ＣＰＵのアドレスＡ
１５〜８が、コラムアドレスＡ７〜０には、ＣＰＵのア
ドレスＡ７〜０が、それぞれ入力されるようにして、デ
ュアルポートグラフィックメモリの素子数の削減を図っ
たとすると、デュアルポートメモリ内のＤＲＡＭのデー
タは図１１のように配置される。しかしシリアルポート
のＳＲＡＭには、１つのロウアドレスで指定された２５
６×４ｂｉｔのデータが一括して転送されるため、例え
ばロウアドレスを＄００を指定してデータの転送を行な
うと、画面Ａの１画素目から２５６画素目のデータが転
送されるというように、画面Ａと画面Ｂの表示画素デー
タの同時読みだしができなくなる。従って画面Ａと画面
Ｂを同時表示するためには、図１３の構成例に示すよう
に、１画面分の画素データを記憶できるだけのバッファ
１２を設け、先に出力された画面の１画面分の画素デー
タを保持し、後から出力された画面の画素データと同期
させて合成回路９へ出力するという細工が必要となり、
大容量のバッファや同期制御のための回路等が増えると
いう欠点が現れる。
１つのデュアルポートグラフィックメモリのアドレスの
前半部のエリア、すなわちＣＰＵのアドレスＡ１５が０
のエリアに画面Ａを、アドレスの後半部のエリア、すな
わちＣＰＵのアドレスＡ１５が１のエリアを画面Ｂとい
うように、ＣＰＵからリニアにマッピングし、図１０に
示すように、デュアルポートグラフィックメモリに入力
されるロウアドレスＡ７〜０には、ＣＰＵのアドレスＡ
１５〜８が、コラムアドレスＡ７〜０には、ＣＰＵのア
ドレスＡ７〜０が、それぞれ入力されるようにして、デ
ュアルポートグラフィックメモリの素子数の削減を図っ
たとすると、デュアルポートメモリ内のＤＲＡＭのデー
タは図１１のように配置される。しかしシリアルポート
のＳＲＡＭには、１つのロウアドレスで指定された２５
６×４ｂｉｔのデータが一括して転送されるため、例え
ばロウアドレスを＄００を指定してデータの転送を行な
うと、画面Ａの１画素目から２５６画素目のデータが転
送されるというように、画面Ａと画面Ｂの表示画素デー
タの同時読みだしができなくなる。従って画面Ａと画面
Ｂを同時表示するためには、図１３の構成例に示すよう
に、１画面分の画素データを記憶できるだけのバッファ
１２を設け、先に出力された画面の１画面分の画素デー
タを保持し、後から出力された画面の画素データと同期
させて合成回路９へ出力するという細工が必要となり、
大容量のバッファや同期制御のための回路等が増えると
いう欠点が現れる。
【０００８】
【発明が解決しようとする課題】上述したように、デュ
アルポートグラフィックメモリを使用して、複数画面を
同時に表示するような表示装置では、同時表示する画面
の数だけデュアルポートグラフィックメモリの素子が必
要になるという問題があった。また、先に出力された画
面の画素データをバッファに保持し、後から出力された
画面の画素データと同期させて合成回路へ出力するとい
う方法では大容量のバッファ等の回路が増えるという問
題があった。本発明は上記問題に鑑みてなされたもので
あり、本発明の目的は、ＣＰＵからの描画アドレスのマ
ッピングはリニアのままで、デュアルポートグラフィッ
クメモリの素子数の増加、あるいは画素データを記憶す
る大容量のバッファの追加をすることなく、複数の画面
を同時に表示できる表示装置を提供することにある。
アルポートグラフィックメモリを使用して、複数画面を
同時に表示するような表示装置では、同時表示する画面
の数だけデュアルポートグラフィックメモリの素子が必
要になるという問題があった。また、先に出力された画
面の画素データをバッファに保持し、後から出力された
画面の画素データと同期させて合成回路へ出力するとい
う方法では大容量のバッファ等の回路が増えるという問
題があった。本発明は上記問題に鑑みてなされたもので
あり、本発明の目的は、ＣＰＵからの描画アドレスのマ
ッピングはリニアのままで、デュアルポートグラフィッ
クメモリの素子数の増加、あるいは画素データを記憶す
る大容量のバッファの追加をすることなく、複数の画面
を同時に表示できる表示装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、ＣＰＵとデュ
アルポートグラフィックメモリとを有し、前記ＣＰＵか
ら前記デュアルポートグラフィックメモリ内のＤＲＡＭ
に画像データを書き込み、前記デュアルポートグラフィ
ックメモリ内で前記ＤＲＡＭからシリアルポートのＳＲ
ＡＭヘ前記画像データを転送し、複数の画像データを合
成して表示デバイスに表示する表示装置に関するもので
あり、本発明の上記目的は、ＣＰＵから前記デュアルポ
ートグラフィックメモリへの描画アクセス時に、前記複
数の画像データを前記デュアルポートグラフィックメモ
リに画素単位で交互に配置するアドレスコントローラを
備えることによって達成される。
アルポートグラフィックメモリとを有し、前記ＣＰＵか
ら前記デュアルポートグラフィックメモリ内のＤＲＡＭ
に画像データを書き込み、前記デュアルポートグラフィ
ックメモリ内で前記ＤＲＡＭからシリアルポートのＳＲ
ＡＭヘ前記画像データを転送し、複数の画像データを合
成して表示デバイスに表示する表示装置に関するもので
あり、本発明の上記目的は、ＣＰＵから前記デュアルポ
ートグラフィックメモリへの描画アクセス時に、前記複
数の画像データを前記デュアルポートグラフィックメモ
リに画素単位で交互に配置するアドレスコントローラを
備えることによって達成される。
【００１０】
【作用】本発明にあっては、ＣＰＵからデュアルポート
グラフィックメモリへの描画アクセス時に、アドレスコ
ントローラによって、複数の画像データを画素単位で交
互にデュアルポートグラフィックメモリに配置するよう
にしているので、１つのデュアルポートグラフィックメ
モリで複数の画面を同時に表示できるようになる。その
際、ＣＰＵからの描画アドレスのマッピングはリニアの
ままで良く、また、画素データを記憶する大容量のバッ
ファ等を設けることなく簡素な構成で、各画面の画素デ
ータを同時に合成回路に送出できるようになる。
グラフィックメモリへの描画アクセス時に、アドレスコ
ントローラによって、複数の画像データを画素単位で交
互にデュアルポートグラフィックメモリに配置するよう
にしているので、１つのデュアルポートグラフィックメ
モリで複数の画面を同時に表示できるようになる。その
際、ＣＰＵからの描画アドレスのマッピングはリニアの
ままで良く、また、画素データを記憶する大容量のバッ
ファ等を設けることなく簡素な構成で、各画面の画素デ
ータを同時に合成回路に送出できるようになる。
【００１１】
【実施例】図１は本発明の表示装置の構成例を図８及び
図１３に対応させて示すブロック図であり、同一構成箇
所は同一符合を付して説明を省略する。本発明の表示装
置は、デュアルポートグラフィックメモリ３へ入力され
るＣＰＵ１のアクセスアドレスを操作するアドレスコン
トローラ２を備えている。ＣＰＵ１から見たデュアルポ
ートグラフィックメモリ３のアドレスマッピングは、図
２のようにアドレスの前半部のエリア、すなわちＣＰＵ
アドレスＡ１５が０のエリアに画面Ａを、アドレスの後
半部のエリア、すなわちＣＰＵアドレスＡ１５が１のエ
リアを画面Ｂに、それぞれマッピングしてある。
図１３に対応させて示すブロック図であり、同一構成箇
所は同一符合を付して説明を省略する。本発明の表示装
置は、デュアルポートグラフィックメモリ３へ入力され
るＣＰＵ１のアクセスアドレスを操作するアドレスコン
トローラ２を備えている。ＣＰＵ１から見たデュアルポ
ートグラフィックメモリ３のアドレスマッピングは、図
２のようにアドレスの前半部のエリア、すなわちＣＰＵ
アドレスＡ１５が０のエリアに画面Ａを、アドレスの後
半部のエリア、すなわちＣＰＵアドレスＡ１５が１のエ
リアを画面Ｂに、それぞれマッピングしてある。
【００１２】アドレスコントローラ２では、ＣＰＵ１が
デュアルポートグラフィックメモリ３をアクセスする
際、デュアルポートグラフィックメモリ３へ入力される
ロウアドレス、コラムアドレスを図３に示すようにコン
トロールする。これにより、デュアルポートグラフィッ
クメモリ３のロウアドレスＡ７〜０には、ＣＰＵ１のア
ドレスＡ１４〜７が、デュアルポートグラフィックメモ
リ３のコラムアドレスＡ７〜１には、ＣＰＵ１のアドレ
スＡ６〜０が、デュアルポートグラフィックメモリ３の
コラムアドレスＡ０には、ＣＰＵ１のアドレスＡ１５
が、それぞれ入力される。
デュアルポートグラフィックメモリ３をアクセスする
際、デュアルポートグラフィックメモリ３へ入力される
ロウアドレス、コラムアドレスを図３に示すようにコン
トロールする。これにより、デュアルポートグラフィッ
クメモリ３のロウアドレスＡ７〜０には、ＣＰＵ１のア
ドレスＡ１４〜７が、デュアルポートグラフィックメモ
リ３のコラムアドレスＡ７〜１には、ＣＰＵ１のアドレ
スＡ６〜０が、デュアルポートグラフィックメモリ３の
コラムアドレスＡ０には、ＣＰＵ１のアドレスＡ１５
が、それぞれ入力される。
【００１３】このようなアドレス操作によれば、画面Ａ
と画面Ｂは、ＣＰＵから図２のようにリニアにマッピン
グされているにもかかわらず、デュアルポートグラフィ
ックメモリ３のＤＲＡＭ４には、図４に示すように、画
面Ａの画素データと画面Ｂの画素データが交互に記憶さ
れることになる。これにより、ロウアドレスで指定さ
れ、シリアルポートのＳＲＡＭ５へ転送される２５６×
４ｂｉｔのデータも、画面Ａの画素データと画面Ｂの画
素データが交互に繰り返すことになる。図５の表示時の
タイムチャートに示すように、シリアルポートのＳＲＡ
Ｍ５に転送された画素データは、ドットクロックの２倍
の周波数のシフトクロックで、１画素データずつ出力さ
れ、この出力はフリップフロップ７に入力されるととも
に、このシリアルポートのＳＲＡＭ５からの出力は、シ
フトクロックと同じクロックでフリップフロップ６でサ
ンプリングされる。フリップフロップ６の出力は、フリ
ップフロップ８に入力され、フリップフロップ７とフリ
ップフロップ８は入力データを表示のためのドットクロ
ックでサンプリングし、フリップフロップ７とフリップ
フロップ８の出力は、合成回路９に入力される。これに
より、２画面の画素データが同時に合成回路９に入力さ
れることとなり、画面Ａ、画面Ｂの合成表示が可能とな
る。
と画面Ｂは、ＣＰＵから図２のようにリニアにマッピン
グされているにもかかわらず、デュアルポートグラフィ
ックメモリ３のＤＲＡＭ４には、図４に示すように、画
面Ａの画素データと画面Ｂの画素データが交互に記憶さ
れることになる。これにより、ロウアドレスで指定さ
れ、シリアルポートのＳＲＡＭ５へ転送される２５６×
４ｂｉｔのデータも、画面Ａの画素データと画面Ｂの画
素データが交互に繰り返すことになる。図５の表示時の
タイムチャートに示すように、シリアルポートのＳＲＡ
Ｍ５に転送された画素データは、ドットクロックの２倍
の周波数のシフトクロックで、１画素データずつ出力さ
れ、この出力はフリップフロップ７に入力されるととも
に、このシリアルポートのＳＲＡＭ５からの出力は、シ
フトクロックと同じクロックでフリップフロップ６でサ
ンプリングされる。フリップフロップ６の出力は、フリ
ップフロップ８に入力され、フリップフロップ７とフリ
ップフロップ８は入力データを表示のためのドットクロ
ックでサンプリングし、フリップフロップ７とフリップ
フロップ８の出力は、合成回路９に入力される。これに
より、２画面の画素データが同時に合成回路９に入力さ
れることとなり、画面Ａ、画面Ｂの合成表示が可能とな
る。
【００１４】
【発明の効果】以上のように、本発明の表示装置によれ
ば、デュアルポートグラフィックメモリの増加、あるい
は画像データを記憶する大容量のバッファ等の追加をす
ることなく、複数の画面を同時に表示することが可能と
なる。
ば、デュアルポートグラフィックメモリの増加、あるい
は画像データを記憶する大容量のバッファ等の追加をす
ることなく、複数の画面を同時に表示することが可能と
なる。
【図１】本発明の表示装置の構成例を示すブロック図で
ある。
ある。
【図２】本発明装置のアドレスマップの一例を示す図で
ある。
ある。
【図３】本発明装置によるデュアルポートグラフィック
メモリへの出力アドレスの一例を示す図である。
メモリへの出力アドレスの一例を示す図である。
【図４】本発明装置によるデュアルポートグラフィック
メモリ内のデータマップの一例を示す図である。
メモリ内のデータマップの一例を示す図である。
【図５】本発明装置による表示動作を示すタイムチャー
トである。
トである。
【図６】画面合成例を示す図である。
【図７】表示画面の構成例を示す図である。
【図８】従来の表示装置の第１の構成例を示すブロック
図である。
図である。
【図９】従来装置のアドレスマップの一例を示す図であ
る。
る。
【図１０】従来装置によるデュアルポートグラフィック
メモリへの出力アドレスの一例を示す図である。
メモリへの出力アドレスの一例を示す図である。
【図１１】従来装置によるデュアルポートグラフィック
メモリ内のデータマップの一例を示す図である。
メモリ内のデータマップの一例を示す図である。
【図１２】従来装置による表示動作を示すタイムチャー
トである。
トである。
【図１３】従来装置の第２の構成例を示すブロック図で
ある。
ある。
【符号の説明】 １ ＣＰＵ ２ アドレスコントローラ ３ デュアルポートグラフィックメモリ ４ ＤＲＡＭ ５ ＳＲＡＭ ６，７，８ フリップフロップ ９ 合成回路
Claims (1)
- 【請求項１】ＣＰＵとデュアルポートグラフィックメモ
リとを有し、前記ＣＰＵから前記デュアルポートグラフ
ィックメモリ内のＤＲＡＭに画像データを書き込み、前
記デュアルポートグラフィックメモリ内で前記ＤＲＡＭ
からシリアルポートのＳＲＡＭへ前記画像データを転送
し、複数の画像データを合成して表示デバイスに表示す
る表示装置において、前記ＣＰＵから前記デュアルポー
トグラフィックメモリへの描画アクセス時に、前記複数
の画像データを前記デュアルポートグラフィックメモリ
に画素単位で交互に配置するアドレスコントローラを備
えたことを特徴とした表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6213241A JPH0863138A (ja) | 1994-08-16 | 1994-08-16 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6213241A JPH0863138A (ja) | 1994-08-16 | 1994-08-16 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863138A true JPH0863138A (ja) | 1996-03-08 |
Family
ID=16635862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6213241A Pending JPH0863138A (ja) | 1994-08-16 | 1994-08-16 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080063589A (ko) * | 2007-01-02 | 2008-07-07 | 삼성전자주식회사 | 듀얼 씨피유 시스템에서 화면출력을 제어하는 장치 및 방법 |
-
1994
- 1994-08-16 JP JP6213241A patent/JPH0863138A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080063589A (ko) * | 2007-01-02 | 2008-07-07 | 삼성전자주식회사 | 듀얼 씨피유 시스템에서 화면출력을 제어하는 장치 및 방법 |
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