JPH08508592A

JPH08508592A - 通信ネットワークのデータステーション内のデータバッファ方法および装置

Info

Publication number: JPH08508592A
Application number: JP4511938A
Authority: JP
Inventors: ヘンデル，アリエル; ダブリュー．ブリンカーホフ，ケネス
Original assignee: スタンダードマイクロシステムズコーポレーション
Priority date: 1991-04-30
Filing date: 1992-04-28
Publication date: 1996-09-10
Also published as: EP0582666B1; US5602995A; WO1992020028A1; CA2105866A1; CA2105866C; EP0582666A1; US5313582A; DE69229473T2; DE69229473D1; EP0582666A4

Abstract

(57)【要約】データ通信コントローラ環境におけるデータパケットバッファ方法および装置を開示している。一般に、通信コントローラはホストプロセッサとの間でインタフェース形成可能であり、通信媒体へのアクセスのための制御ユニットを含む。送信または受信すべき各データパケットには固有のパケット番号が付与される。パケット番号付与は、各付与ずみのパケット番号にバッファメモリ内で対応データパケットの蓄積のための一つまたはそれ以上のページを動的に割り当てるメモリ管理ユニットによって行うのが好ましい。要求された蓄積スペースが要求時点で得られない場合は、メモリ管理ユニットは１ページまたはそれ以上のページをそれらページが空きになり次第利用可能なパケット番号に割り当てる。付与ずみのパケット番号が発せられると、バッファメモリ蓄積スペースの割当てページの物理的アドレスがホストプロセッサおよび上記制御ユニットの両方に透視可能な形で発生される。これら物理的アドレスにより、データパケットをバッファメモリから簡単にアクセスできる。各データパケットのローディング動作が終ると、対応のパケット番号がパケット番号待ち行列に蓄積され、対応データパケットを蓄積した物理的アドレスを発生するための後続の読出しに供される。ホストプロセッサが決定するデータパケット送信の任意の所定回数の終了の度ごとにホストプロセッサへの送信割込みを自動的に発生する機構も併せて開示してある。この機構は第１および第２の除去位置をもつ送信パケット番号待ち行列を利用する。この機構は、各送信記録またはデータパケット列に関連したデータパケットの送信に伴って送信割込みを自動的に発生できるので有利である。

Description

【発明の詳細な説明】通信ネットワークのデータステーション内のデータバッファ方法および装置発明の背景発明の分野この発明は通信ネットワークのデータステーション内におけるデータバッファの方法および装置に関し、とくに各データステーションが、プロセッサ割込み待ち時間の影響をそれほど受けることなく、しかもメモリを最適に用いるとともにホストプロセッサのオーバーヘッド動作およびストラクチュア相互間のデータコピイの必要性を最小限に抑えて、連続データパケットの送受信をできるようにしたこの種の方法および装置に関する。ローカルエリアネットワーク（ＬＡＮ）はコンピュータワークステーションなどのデータ処理装置が通信（例えば伝送）媒体を通じて互いに通信できるようにする通信システムである。そのようなネットワークにおけるデータ処理装置は典型的にはノードまたはデータステーションと呼ばれるものであり、それらデータステーションの多くは割合に自律的であり他のデータステーションとの通信はときどきしか必要としない。他のデータステーションはより頻繁に通信を必要とすることもあり得るが、特定のデータステーションの所要通信量は時間の経過とともに変化するものである。ローカルエリアネットワークでは、データステーションの付加、除去、およびそのネットワーク内の一つの箇所から他の箇所への移動は容易に行われる。現在周知のローカルエリアネットワークは多数あるが、それらは大まかに２つの型に分類できる。第一の型は、ネットワークプロトコルをインプリメントする集中ネットワークコントローラの要求によって特徴づけられる「集中型ネットワーク」である。第二の型は「分散型ネットワーク」と呼ばれ、集中ネットワークコントローラを必要とせず、代わりに、各通信コントローラ内のネットワークプロトコルを非集中的にインプリメントする媒体アクセス制御（ＭＡＣ）ユニットをもつ通信コントローラをそのネットワーク内の各データステーションに備える。分散型ローカルエリアネットワークでは、そのネットワークの通信資源を多数の送受信中のデータステーションに動的に割り当てるための技術として一般にパケット変換技術が用いられる。この技術によると、データステーション間で伝えられるメッセージは（送信側のデータステーションのプロセッサによって）一定の最大データサイズをもつパケットに区分される。これらパケットには次にデータステーション（すなわち送信元）識別子が付けられる。次に、これらパケットはそのデータステーションの通信コントローラによって通信媒体に配置さる。それらパケットはそのネットワーク内の宛先データステーションの通信コントローラによって検出され、選択的に処理される。一つのデータステーションからもう一つのデータステーションへのパケットは、いずれも、所定のネットワークプロトコルにより特定された種々の情報フィールドを含んでいる。この情報には、送信元識別子、宛先識別子、およびその他そのパケットの特徴に関する種々の情報が通常含まれる。ネットワークプロトコルに従って通信媒体に多数の互いに異なる型のパケットの現われるネットワークプロトコルもある。それらパケットは、通常、通信制御機能かデータ転送機能に関する。分散型ローカルエリアネットワークのデータステーションに使われている従来の通信コントローラに付随する諸問題をよりよく理解するために、第１図乃至第３図を参照されたい。第１図には、ケーブルなどの通信媒体に動作可能な状態で結合された複数のデータステーション（すなわち、ノード）１０２ＡＢ乃至１０２Ｍを含む分散型ローカルエリアネットワーク１００が示してある。第２図には、それらデータステーションの各々が、ホストプロセッサ（例えばＣＰＵ）１０４、プログラムメモリ１０５、システムメモリ１０６、通信コントローラ１０７、システムバス１０８および通信媒体インタフェースユニット１０９を一般的に含むものとして示してある。このプロセッサ、プログラムメモリおよびシステムメモリの各々はシステムバス１０８に結合されており、一方、そのシステムバスは図示のとおり通信コントローラ１０７との間でインタフェースを形成する。通信コントローラは通信媒体インタフェースユニットにより通信媒体との間でインタフェースを形成する。通信媒体インタフェースユニットはネットワークに用いられる通信媒体の特定の特性に適合させてある。通信コントローラ、とくにＬＡＮコントローラは、互いに独立の２つのデータ待ち行列、すなわち、送信待ち行列および受信待ち行列をソフトウェアでサポートする手段を備えることにより、システムアーキテクチュアおよびソフトウェア環境に通常一体化されている。各待ち行列にはプロセス、すなわち、低レベルソフトウェア通信ドライバの送信処理および受信処理が関連づけてある。送信待ち行列はそのソフトウェアが送信しようとしているエレメントを保持する。ローカルエリアネットワークのパケット交換環境では、これらエレメントは、通常は、送信データのブロックやそのブロックの宛て先のようにそれに関連する情報を含むデータパケットである。受信待ち行列はデータステーションの受信したエレメント、すなわち通常はデータのブロックとそのブロックの送り元など関連情報とを含むパケットを保持する。これらエレメントは、情報送信をソフトウェアドライバが必要とするときはいつでも、そのソフトウェアにより送信待ち行列に加えられる。それらエレメントは送信が支障なく行われたとみなされたのち送信待ち行列から除去される。エレメントの除去は低レベルソフトウェアドライバか通信コントローラによって行われる。一方、関連パケットの受信の度ごとに、通信コントローラによってエレメントが受信待ち行列に加えられ、そのパケットの処理の終了時に低レベルソフトウェアドライバによって除去される。送信待ち行列および受信待ち行列はシステムメモリ内のソフトウェアにより管理され、最終的には通信コントローラに達する。これら待ち行列と通信コントローラとの間のインタフェースが受信エレメントの付加および送信エレメントの除去の期間の待ち行列の振舞を決める。通信コントローラのレベルでの送信および受信待ち行列エレメントの管理はいろいろの方法で試みられてきた。例えば、ある種の従来技術による通信コントローラは単一エレメント待ち行列、すなわち一つの送信エレメントおよび一つの受信エレメントだけをコントローラが同時に扱うことができ、待ち行列へのエレメント供給にホストプロセッサの関与が必要な単一待ち行列と同等に単純である。この型の従来技術の代表はニューヨーク州ハウプパウグ所在のスタンダードマイクロシステムズコーポレーション発売の９０Ｃ６５型通信コントローラである。この型の通信コントローラの主な欠点はホストコンピュータの割込み待ち時間に非常に影響されやすいことである。従来技術のもう一つの型の通信コントローラは、その通信コントローラと結合したランダムアクセス可能なメモリ内の対応データパケットを蓄積する一方で送信コマンドおよび受信コマンド用の待ち行列を用いる。この型の従来技術の代表はスタンダードマイクロシステムズ社発売の９０Ｃ６６通信コントローラである。この通信コントローラは上述の通信コントローラに比べて割込み待ち時間の影響をかなり受けにくい。この従来技術は、上述のコマンド待ち行列機構とは全く異る技術を用い、送信待ち行列および受信待ち行列を通信コントローラのデータパケットバッファメモリ内の送受信データ待ち行列によりシミュレートすることによって送信データ待ち行列および受信データ待ち行列のこの通信コントローラへの拡張を狙ったものである。この一般化したメモリ管理技術をインプリメントするのに、いくつかの他の手法もある。例えば、一つの手法によると、多数の送受信データエレメントを「リングバッファ」、すなわち順次割当ておよび順次アクセスの可能な多数の記憶素子としてデータパケットバッファメモリを配置したバッファとして管理できる。この手法による従来技術の代表例には、ナショナルセミコンダクタコーポレーション発売の８３９０型ＮＩＣ通通信コントローラなどがある。この「リングバッファ」通信コントローラの重大な短所および不利な点は不十分なメモリ活用、ＣＰＵのオーバーヘッド動作負担の大きいこと、およびメモリ細分化である。送受信データ待ち行列を通信コントローラレベルでシミュレートする代替の手法によると、メモリ記憶位置のばらばらのアレイを「リンク・リスト」に従ってコンパイルしたアドレスポインターの使用により互いにリンクさせる。その種の従来の「リンク・リスト」通信コントローラ１０７′の主要な下位構成要素を第３図に示す。一般に、通信コントローラ１０７′はＣＰＵインタフェースユニット１１０と、リンク・リストプロセッサ１１１と、媒体アクセスコントロール（ＭＡＣ）ユニット１１２と、ＭＡＣインタフェースユニット１１４とを備える。このコントローラにはデータパケットバッファメモリ（ＲＡＭ）１１３が結合してある。ＣＰＵインタフェースユニットは、図示のとおり、システムバス１０８とリンク・リストプロセッサおよびデータパケットメモリバッファとの間のアドレスおよびデータバスによるインタフェースを形成する。ＭＡＣインタフェースユニットは、図示のとおり、媒体アクセス制御ユニット１０９とリンク・リストプロセッサおよびデータパケットバッファメモリとの間のアドレスおよびデータバスによるインタフェースを形成する。この型の装置の従来例の代表はインテルコーポレーション発売の８２５８６型および８２５９６型通信コントローラなどである。リンク・リスト通信制御装置がパケットの始まるメモリ蓄積位置および（そのパケットを含む）各バッファの蓄積位置を見出せるようにするために、ソフトウェアドライバは多数の計算を行わなければならない。このようなパケットアドレス計算および多数のアドレスポインタの管理の必要性のために、多大のソフトウェアオーバーヘッドが生ずる。また、この従来技術の手法ではメモリ利用効率が低い。すなわち、ポインタおよびリンク・リスト構成がメモリを利用するほかリンク・リストが送信待ち行列・受信待ち行列間で固定のメモリ割当てを用いるからである。上述のとおり、この技術分野では、データパケットバッファメモリの管理およびシステムメモリ内の送受信待ち行列間のインタフェースを効率的に行うことができるとともに、データパケットのバッファ蓄積を、単純性、高性能、柔軟性、低いソフトウェアオーバーヘッドおよび効率的メモリ利用に特徴づけられた方法で行うことのできる通信コントローラに対する需要が大きい。したがって、本発明の主な目的は、上述の基準を概ね満たす方法で通信コントローラ内のデータパケットのバッファ動作を行う方法および装置を提供することである。この発明のもう一つの目的は、送受信待ち行列の管理をホストプロセッサ（ＣＰＵ）とは独立に、したがってその割込み待ち時間の影響を受けることなく行うことのできるこの種の通信コントローラ内データパケットバッファ方法および装置を提供することである。この発明のさらに他の目的は、データパケットバッファメモリの割当てをホストプロセッサへの負荷なしにメモリ利用を最適化するように動的に行うこの種の通信コントローラ内データパケットバッファ方法および装置を提供することである。この発明のさらに他の目的は、データパケットバッファメモリがホストプロセッサから見ると送信待ち行列用および受信待ち行列用にそれぞれリニアにマップされた二つの固定長メモリ領域に見えるものの、実際にはバッファメモリの大きさはずっと大きく各データパケットのためのデータページ蓄積位置が任意に割り当てられ、互いに隣接している必要はなく、その数が蓄積すべきデータパケットの実際の長さに依存する、この種の通信コントローラ内データパケットバッファ方法および装置を提供することである。この発明のさらに他の目的は、メモリ利用最適化のために送受信待ち行列間でバッファメモリスペースを共用し動的に割り当てるこの種の方法および装置を通信コントローラの形で提供することである。この発明のさらに他の目的は、バッファメモリの動的割当てがホストコンピュータおよび通信コントローラ内媒体アクセス制御ユニットに見透し可能なこの種の通信コントローラを提供することである。この発明のこれらの目的およびそれ以外の目的は下記の記載で明らかになろう。発明の要約この発明の一つの側面によると、通信コントローラ内のデータパケットのバッファ方法が提供される。ここに説明する実施例では、通信コントローラはデータパケット処理用のプロセッサとインタフェースを形成する通信媒体アクセス用の制御ユニットを含む。一般に、この方法は通信コントローラと動作できるように結合されたデータパケット蓄積手段を備えることを含んでいる。このデータ蓄積手段は複数のデータページ蓄積位置を含む。一つまたはそれ以上のこれらデータページ蓄積位置に蓄積すべきデータパケットにパケット番号を付与する。次に、一つまたはそれ以上のデータページ蓄積位置にデータパケットを蓄積する。これら一つまたはそれ以上のデータページ蓄積位置はデータパケットに割り当てられた対応のパケット番号で特定される。データパケット蓄積ののち、そのデータパケットに割り当てられたパケット番号を通信コントローラ間に保持されたパケット番号待ち行列に蓄積する。パケット番号待ち行列は蓄積されたデータパケットと一対一対応のパケット番号を一つまたはそれ以上蓄積できる。次に、しばらくの時間経過後、そのパケット番号がパケット番号待ち行列から読み出され、その読出出力のパケット番号の特定する一つまたはそれ以上のデータページ蓄積位置のデータパケットへのアクセスに使われる。一つの好適な実施例においては、パケット番号待ち行列は、データパケット蓄積手段に蓄積されたデータパケットに各々が対応する複数のパケットの待ち行列に十分な深さを備える。各データパケットが蓄積（すなわちロード）され、そのあと読み出（すなわちアンロード）されるために、上述の処理が順次にとは限らないが行われる。データ蓄積位置およびパケット番号を動的に割り当てるのが好ましい。そのような実施例では、各データパケットの蓄積に必要なデータページ蓄積位置の数が初めに決められる。次に、空きのデータページ蓄積位置の所要数がデータパケット蓄積用に割り当てられる。さらに、割り当てられたデータページ蓄積位置の各々に特有のパケット番号が与えられる。パケット番号およびページ蓄積位置の動的割当てに加えて、データパッケージ蓄積手段内のメモリアクセスウィンドウ形成のために、リニアアドレスから物理的アドレスへのアドレス変換を用いる。この方法によって、データパケット蓄積手段に対する書込みまたは読出しは、アクセス対象である物理的な蓄積位置が実際にはバッファメモリ内のどこかにあるときでも、固定の蓄積スペースのアクセスであるように見え、プロセッサにも媒体アクセス制御ユニットにも認識されない。好ましくは、一対のパケット番号待ち行列を送信データパケットおよび受信データパケットにそれぞれ付与ずみのパケット番号について互いに独立に維持する。パケット番号およびパケットページの動的割当ての使用により、可変長送受信データパケット待ち行列をデータパケット蓄積バッファにこのように効率的に維持できる。結果的にメモリ利用は先着順の原則によることになる。この発明のもう一つの側面によると、高性能通信コントローラが提供される。後述の実施例では、この通信コントローラはホストプロセッサとインタフェースを形成でき、一つまたはそれ以上のデータパケットの蓄積用の複数のデータページ蓄積位置を含むデータパケット蓄積手段に動作可能な形で供給される。一般に、通信コントローラは、制御ユニットと、メモリ管理手段と、データパケット転送手段と、パケット番号待ち行列と、パケット番号転送手段とを含む。制御ユニットは通信媒体へのアクセス用である。メモリ管理手段は、蓄積すべき各データパケットにパケット番号を与えることおよび各データパケット蓄積用に一つまたはそれ以上のデータページ蓄積位置を割り当てることによって、データパケット管理手段を管理する。パケット番号はプロセッサおよび制御ユニットの片方または両方からアクセス可能である。データパケット転送手段はプロセッサとデータパケット蓄積手段との間で一つまたはそれ以上のデータパケットを転送するために備えられている。また、このデータパケット転送手段はデータパケット蓄積手段と制御ユニットとの間の一つまたはそれ以上のデータパケットの転送を容易にする。パケット番号待ち行列は、各々が蓄積データパケットに対応する一つまたはそれ以上のパケット番号の蓄積を容易にする。一方、パケット番号転送手段は、パケット番号待ち行列と制御ユニットおよびプロセッサの少なくとも一方との間、ならびにメモリ管理ユニットと制御ユニットおよびプロセッサの少なくとも一方との間のパケット番号の転送を容易にする。後述の実施例の一つにおいては、送信データパケットおよび受信データパケットの両方にパケット番号待ち行列が備えられ、メモリ管理手段によりパケット番号が与えられる。メモリ管理手段は、実際の物理的蓄積位置がプロセッサおよび制御ユニットに透視可能になるようにメモリアクセスウィンドウをデータパケット蓄積手段に提供する。このようなメモリアクセスウィンドウは、リニアアドレスを物理的アドレスにマップするリニアアドレス・物理的アドレス変換ユニットをメモリ管理手段に備えることにより実現する。この発明のさらに他の側面によると、ホストプロセッサの定めた所定数のデータパケット送信の終了に伴いホストプロセッサに送信割込みを自動的に生じさせる機構を備えたデータ通信コントローラが開示される。この機構は、パケット番号除去のための第一および第二の蓄積位置を有する送信パケット番号待ち行列構成を利用している。一つの実施例においては、ホストプロセッサの送信した特定の記録またはパケット列関連のデータパケットの送信の終了に伴い送信割込みを自動的に生ずるのにこの機構は適合している。図面の簡単な説明この発明のより完全な理解のために下記図面に関連して実施例の詳細な説明を次に述べる。すなわち、第１図は複数のデータステーションがネットワークプロトコルに従って割り当てられた共用の通信媒体にアクセスできるようにしたローカルエリアネットワークシステムの概略的表示であり、第２図は第１図のローカルエリアネットワーク内の従来技術によるデータステーションの主要構成部分を示す機能ブロック図であり、第３図は第２図の従来技術によるデータステーションの機能ブロック図であり、その中に含まれるリンク・リスト通信コントローラの機能サブユニットを示す。第４図はこの発明により構成した通信コントローラの上位レベルの概略的表示であって、データ通信動作中にホストコンピュータ（すなわちＣＰＵ）および媒体アクセス制御ユニットが利用する基本パラメータを示し、第５図は第４図に示した通信コントローラの上位レベルの概略的表示であって、この発明の好適な実施例において順次的データ・バイト転送を容易にするためにホストプロセッサおよび媒体アクセス制御ユニットの側にリニアアドレス発生機能を付加した状態を示し、第５Ａ図はこの発明の通信コントローラであって、ホストコンピュータおよび媒体アクセス制御ユニットから見たとき、データバイト数最大値までのデータパケットの転送のための図示のリニア順序のアドレスをもつメモリアクセスウィンドウを備える通信コントローラの上位レベルの概略的表示であり、第６図および第６′図は、併せて、この発明の第１の実施例によるデータバッファ方法の概略的表示を構成し、システムメモリにおけるデータパケット待ち行列、パケット番号付与、データパケットバッファメモリに転送されるべきデータパケットへのリニアアドレス発生、およびデータパケット蓄積のためのリニアアドレス・物理的アドレス変換を示し、第７図はこの発明の第１の実施例による通信コントローラの機能ブロック図であって、互いに一体化されホストプロセッサおよび媒体アクセス制御ユニットとの間でインタフェースを形成する下位構成要素を示し、第７Ａ図は第７図の通信コントローラのメモリ管理ユニットの機能ブロック図であり、第７Ｂ図は第７Ａ図に示したアドレス変換ユニット内にインプリメントしてあるアドレス変換テーブルの概略的表示であり、第７Ｃ図は第７Ａ図に示したページ割当て管理ユニット内にインプリメントしてあるパケット番号および物理的ページ割当てテーブルの概略的表示であり、第８Ａ図は上述の実施例の通信コントローラのデータパケットバッファメモリ内に用いられているデータパケット蓄積フォーマットの概略的表示であり、第８Ｂ図は図示の実施例の通信コントローラがネットワーク通信媒体を通じたデータパケットの送信中に用いるデータパケット送信フォーマットの概略的表示であり、第９図および第９′図は、併せて、この発明の第２の実施例によるデータパケットバッファ方法の概略的表示を構成し、システムメモリにおけるデータパケット待ち行列、パケット番号付与、外部バッファメモリに転送されるべきデータパケットへのリニアアドレス発生、およびデータパケット蓄積のためのリニアアドレス・物理的アドレス変換を示し、第１０図はこの発明の第２の実施例による通信コントローラの機能ブロック図であって、ホストプロセッサおよび媒体アクセス制御ユニットとの間でインタフェースを形成する下位構成要素と、メモリ管理ユニットおよび他の下位構成要素との間でインタフェースを形成する外部バッファメモリとを示し、第１０Ａ図は第１０図の通信コントローラのメモリ管理ユニットの機能ブロック図であり、第１０Ｂ図は第１０Ａ図に示したアドレス変換ユニット内にインプリメントしてあるアドレス変換テーブルの概略的表示であり、第１０Ｃ図は第１０Ａ図に示したページ割当て管理ユニット内にインプリメントしてあるパケット番号およびページ割当てテーブルの概略的表示であり、第１１図はこの発明の第３の実施例による通信コントローラの機能ブロック図であって、送信パケット番号待ち行列および受信パケット番号待ち行列を、ホストプロセッサへの送信割込みを柔軟な形で自動的に生ずるようにＣＰＵインタフェースユニットとの動作可能な結合状態で示し、第１１Ａ図は第１１図の通信コントローラの一つの実施例の送受信パケット番号待ち行列およびＣＰＵインタフェースユニットの機能ブロック図を示し、第１１Ｂ図は第１１図の通信コントローラの代替実施例の送受信パケット番号待ち行列およびＣＰＵインタフェースユニットの機能ブロック図であり、第１２Ａ図は第７図、第１０図および第１１図の通信コントローラのデータパケットバッファメモリへの送信データパケットのロード期間中にホストプロセッサが行う動作を示す制御の流れ図であり、第１２Ｂ図は第７図、第１０図および第１１図の通信コントローラのデータパケットバッファメモリからの送信データパケットのアンロード期間中に媒体アクセス制御ユニットが行う動作を示す制御の流れ図であり、第１２Ｃ図は割込み受信の際に特定の送信データパケットの状態の決定のためにホストコンピュータが行うオプション動作を示す制御の流れ図であり、第１３Ａ図は第７図の通信コントローラのデータパケットバッファメモリへの入来受信パケットのロード期間中に媒体アクセス制御ユニットが行う動作を示す制御の流れ図であり、第１３Ｂ図は第７図の通信コントローラのデータパケットバッファメモリからの受信データパケットのアンロード期間中にホストプロセッサが行う動作を示す制御の流れ図である。実施例の詳細な説明第４図を参照すると、この発明によるデータパケットバッファの方法および装置がホストプロセッサ（すなわちＣＰＵ）および通信コントローラ３の媒体アクセス制御（ＭＡＣ）ユニット２に関連して概略的に示してある。図示のとおり、送信データパケット待ち行列４および受信データパケット待ち行列５はホストプロセッサによる制御の下でソフトウェアベースの下位レベルドライバーによりデータステーションのシステムメモリ内で管理される。表示してないが、媒体アクセス制御ユニットは、ネットワークプロトコルを達成し結果的に通信コントローラの通信媒体へのアクセスを達成するマイクロプログラムまたは状態マシン（すなわちアルゴリズム）を走らせるマイクロプロセッサを通常含んでいる。ネットワークプロトコルを実行するには、各データステーションの通信コントローラの各媒体アクセス制御ユニットが同一のアルゴリズムを実行しなければならない。通信コントローラが供給するプロセッサ「割込み」は基本的時間順序を定める事象であり、この事象に基づき送受信待ち行列と通信コントローラとの間のデータパケットの流れを下位レベルドライバが管理する。第４図に示したとおり、この発明の通信コントローラは、概括的には、送信および受信データパケット待ち行列形成用のデータパケットバッファメモリ６と、図示のとおりアドレス変換（すなわちマッピング）ユニット８を含むバッファメモリ管理ユニット（すなわち設備）７と、送信および受信データパケットにそれぞれ付与されたパケット番号の待ち行列形成用の送受信パケット番号待ち行列とを含む。アドレス変換ユニット８はバッファメモリ６に動作可能な状態で結合され、入力としてパケット番号Ｎ_TiおよびＮ_Rjを受け、バッファメモリ６内の利用可能な蓄積スペース（すなわち位置）を定義する一組の物理的アドレスを発生する。ホストプロセッサ側にはパケット番号転送手段１１が備えられ、ホストプロセッサから送信パケット番号待ち行列９およびアドレス変換ユニット８へのパケット番号転送を行う。受信パケット番号待ち行列１０からホストプロセッサへ、またホストプロセッサからアドレス変換ユニット８へのパケット番号転送のためにパケット番号転送手段１２も備えられている。媒体アクセス制御ユニット側にはパケット番号転送手段１３が備えられ、パケット番号待ち行列９から媒体アクセス制御ユニットへ、また媒体アクセス制御ユニットからアドレス変換ユニット８へのパケット番号転送を行う。媒体アクセス制御ユニットからアドレス変換ユニット８および受信パケット番号待ち行列１０へのパケット番号転送のためにパケット番号転送手段１４も備えられている。送信パケット待ち行列４とバッファメモリ６との間、およびバッファメモリ６と媒体アクセス制御ユニットとの間のデータパケット転送のために、データパケット転送手段１５も備えられている。また、受信パケット待ち行列５とバッファメモリ６との間、およびバッファメモリ６と媒体アクセス制御ユニットとの間のデータパケット転送のために、データパケット転送手段１６が備えられている。この技術分野で周知のとおり、データパケット転送手段１５および１６はデータバスの形をとる。原理的には、メモリ管理ユニット７がバッファメモリの中のどの蓄積位置が利用可能かを決定するとともに、利用可能なパケット番号にそれら蓄積位置を任意ながら十分な数だけ動的に割り当てて対応データパケットの蓄積を可能にする。送信待ち行列４の中のｉ番目の送信データパケットＤ_Tiはパケット番号Ｎ_Tiをメモリ管理ユニットのアドレス変換ユニットに発することによってバッファメモリ６に蓄積される。次に、アドレス変換ユニット８は一組の物理的アドレスＡ_Ti′を発生し、これらアドレスがバッファメモリ内に割り当てられた対応蓄積位置へのアクセスを可能にする。これら物理的アドレスが発生されると、ホストプロセッサは送信待ち行列４から送信データパケットＤ_Tiをコピーし、アドレス変換処理を通じて割当てパケット番号により特定された物理的アドレスに供給する。次に、パケット番号Ｎ_Tiが送信パケット番号待ち行列９に挿入され、パケットアンロード動作中の媒体アクセス制御ユニットにおける使用に供される。送信データパケットＤ_Ti対応のパケット番号はホストプロセッサ（および受信データパケットＤ_Rj用の媒体アクセス制御ユニット）により割り当て可能ではあるが、図示の実施例ではメモリ管理ユニットが全部のパケット番号を割り当てる。この機能を達成するために、メモリ管理ユニットはメモリ蓄積要求Ｒ_TiおよびＲ_Rjをホストコンピュータおよび媒体アクセス制御ユニットからそれぞれ受けて復号するパケット番号割当てユニット１７を備える。パケット番号割当てユニットは１つのパケット番号をメモリ蓄積要求のあった各対応のデータパケットに割り当てる。一方、パケット番号Ｎ_TiおよびＮ_Rjがホストプロセッサおよび媒体アクセス制御ユニットにそれぞれ発せられる。実施例においては、各パケット番号は通信コントローラ内部およびホストプロセッサ内部でディジタル値で表示された特有の数である。各メモリ蓄積要求Ｒ_Tiをホストプロセッサからパケット番号割当てユニット１７に転送するために要求転送手段１８が備えてある。各割当てパケット番号Ｎ_Ti をパケット番号割当てユニット１７からホストプロセッサに転送するために、パケット番号転送手段１９が備えてある。同様に、各メモリ蓄積要求Ｒ_Rjを媒体アクセス制御ユニットからパケット番号割当てユニット１７に転送するために要求転送手段２０が備えてあり、各割当てパケット番号Ｎ_Rjを媒体アクセス制御ユニットに転送するためにパケット番号転送手段２１が備えてある。上述の方法に従って多数の送信データパケットＤ_Tiをバッファメモリ６にロードしたのちは、送信パケット番号待ち行列９は、待ち行列に最初に挿入された番号はその待ち行列から最初に除去されるというように順次に配列された多数のパケット番号を含む。送信パケット番号待ち行列のパケット番号Ｎ_Ti対応の各送信データパケットＤ_Tiはホストプロセッサおよび媒体アクセス制御ユニットに完全に透視可能な形で透視可能な位置に蓄積される。送信パケット番号待ち行列４の中の付与ずみのパケット番号はバッファメモリ６に蓄積されている送信データパケットに関するあらゆる待ち行列情報を保持している。媒体アクセス制御ユニットは、送信パケット番号待ち行列から最初に除去されるべきパケット番号対応の送信データパケットをバッファメモリ６からアンロードするために次の処理を行う。媒体アクセス制御ユニットはｉ番目のデータパケット番号Ｎ_Tiを送信パケット番号待ち行列４の除去位置からまず読み出す。この読み出されたパケット番号はアドレス変換ユニット８に供給され、このユニット８が対応データパケットＤ_Ti のデータバイトを蓄積すべき物理的蓄積位置を特定する物理的アドレスＡ_Ti′を発生する。バッファメモリの中のこれらアクセスを受けた蓄積位置から、送信データパケットＤ_Tiを含むデータバイトが媒体アクセス制御ユニットにより読み出され、次に通信媒体１０３に送出される。データパケットＤ_Tiの送信ののちは、媒体アクセス制御ユニットは、データパケットＤ_Tiの読出しを受けた物理的蓄積位置と関連した蓄積位置に送信ステータスデータを書き込むことができる。バッファメモリ６に送信ステータスデータが書き込まれたのち、ホストプロセッサへの割込み信号が発生する。ホストプロセッサは、割当てパケット番号Ｎ_Tiのソフトウェア待ち行列を維持しながら、そのソフトウェア待ち行列の中の除去位置からパケット番号Ｎ_Tiを選択することによって、物理的蓄積位置の送信ステータスデータへのアクセスを得る。選択されたパケット番号Ｎ_Tiはアドレス変換ユニットによって割当て物理アドレスＡ_Ti′に変換される。送信ステータスデータがホストプロセッサに読み出され利用されたあと、ホストプロセッサは、パケット番号Ｎ_Tiに割り当てられていたバッファメモリ内蓄積位置を解放するために、解放コマンドＦ（Ｎ_Ti）をパケット番号割当てユニット７に発する。このようにして、これら解放された蓄積位置は空きとなり、送信データパケットまたは受信データパケットへの割当てに備える。この発明の通信コントローラは受信データパケットＤ_Rjのロードおよびアンロードについてもほぼ同様に動作する。例えば、媒体アクセス制御ユニットは、バッファメモリ内でｊ番目の入力受信データパケットＤ_Rjの蓄積に十分な多数の蓄積位置を割り当てるように要求Ｒ_Rjをメモリ管理ユニットに発する。この要求Ｒ_Rj に応答して、パケット番号Ｎ_Rjがｊ番目の受信データパケットＤ_Rjに付与され、媒体アクセス制御ユニットに供給される。媒体アクセス制御ユニットは、付与されたパケット番号Ｎ_Rjをメモリ管理ユニットのアドレス変換ユニットに発し、この変換ユニットが、バッファメモリ６内でパケット番号Ｎ_Rj対応の受信データパケットを蓄積すべき蓄積位置を特定しその位置へのアクセスを可能にする一組の物理的アドレスＡ_Rjを生ずる。バッファメモリ６内の割当て蓄積位置へのアクセスによって、ｊ番目の受信データパケットＤ_Rjが媒体アクセス制御ユニットから読み出され割当て蓄積位置に蓄積される。受信データパケットＤ_Rjのバッファメモリへのロードののち、対応のパケット番号Ｎ_Rjが通信コントローラの受信パケット番号待ち行列１０の挿入位置に導かれる。受信データパケットＤ_Rjに関する受信ステータスデータは受信パケット番号Ｎ_Rjに割当てられた一つまたはそれ以上の蓄積位置に書き込むことができる。このような受信ステータスデータの性質は上述のデータパケットの一貫性または型と関連し得る。次に、ホストプロセッサへの割込み、すなわち受信データパケットのアンロードがホストプロセッサ指定の時点で生じ得ることを示す割込みが発生する。しかし、パケットアンロード動作の前に、ホストプロセッサはバッファメモリに蓄積されている受信ステータスデータを上述の送信ステータスデータ蓄積および読出しと同様に読み出せる。また、受信パケット番号待ち行列１０の中のパケット番号Ｎ_Rj対応の各受信データパケットＤ_Rjは、媒体アクセス制御ユニットおよびホストプロセッサに完全に透視可能な方法および位置で送信データパケットとともにバッファメモリ６に蓄積される。上述の蓄積された送信データパケットの場合と同様に、受信パケット番号待ち行列１０の中の付与ずみのパケット番号は、バッファメモリに蓄積されている受信データパケット関連のすべての待ち行列情報を保持している。送信パケット待ち行列１０から最初に除去されるべきパケット番号に対応する受信データパケットをバッファメモリ６からアンロードするために、ホストプロセッサは次の処理を行う。ホストプロセッサは受信パケット番号待ち行列１０の除去位置からｊ番目のデータパケット番号Ｎ_Rjをまず読み出す。読み出された番号Ｎ_Rjはアドレス変換ユニット８に供給され、このユニット８が、対応データパケットＤ_Rjのデータおよびステータスバイトを蓄積すべき物理的位置を特定する物理的アドレスＡ_Rj′を発生する。割込みが発生すると、受信ステータスバイトがホストプロセッサによりバッファメモリ６の蓄積位置から読み出される。ホストプロセッサは、受信データパケットＤ_Rjの一貫性をチェックしそれをバッファメモリから受信データパケット待ち行列５に転送したのち、パケット番号Ｎ_Rjに割り当てられていたバッファメモリ６の中の蓄積位置を解放するためにパケット番号付与ユニット１７に解放コマンドＦ（Ｎ_Rj）を発する。このようにして、これら解放された蓄積位置は空きとなり、送受信データパケットへの割当てに備える。上述の本発明の重要な特徴は、データパケットのローディングおよびアンローディング動作中の全期間にわたり、バッファメモリ６の中の物理的蓄積位置がホストプロセッサおよび媒体アクセス制御ユニットの両方に透視できることである。ホストプロセッサおよび媒体アクセス制御ユニットは、パケット番号をメモリ管理ユニットに供給するとともに対応のデータパケットを必要に応じてバッファメモリに転送しまたは同メモリから転送することによって、バッファメモリ６への必要なアクセスを得る。パケット番号の物理的アドレスへの変換およびバッファメモリ中での空き蓄積位置の決定および割当ては、ホストプロセッサおよび媒体アクセス制御ユニットに完全に透視できる状態で起こる。これによって、ソフトウェアベースの下位レベルドライバおよびアルゴリズムベースの媒体アクセス制御ユニットのオーバーヘッドを大幅に削減でき有利になる。通信コントローラにおける上述のデータパケットバッファ方法および装置は、ホストコンピュータおよび媒体アクセス制御ユニットがデータパケット（Ｄ_TiおよびＤ_Rj）を完全なエレメントとして通信コントローラのバッファメモリに転送することおよび同メモリから転送することができるものと仮定している。従来のホストプロセッサおよび媒体アクセス制御ユニットはそれぞれのデータバスを通じた一度に数バイトまでのデータ転送に通常限られており、データパケットＤ_Ti およびＤ_Rjは通常多数のデータバイトを含む。したがって、データパケットの長さに応じて、データパケットをホストプロセッサとバッファメモリとの間または媒体アクセス制御ユニットとバッファメモリとの間で完全に転送するために、各データパケットＤ_TiおよびＤ_Rjは特定の数のデータバイト「転送動作」を必要とする。このデータ転送要求は次に述べる本発明のもう一つの側面によって充たされる。この発明の上述の第一の実施例において、パケット長はデータパケットあたり６４乃至１５１８バイトの範囲で変動する可能性があり、バッファメモリ６（すなわちＲＡＭ）は各々が２５６バイトの蓄積位置を含む１８のページに分割されている方が有利である。このような実施例において、各蓄積位置は１バイトのデータを蓄積するのに十分なビット長を有する。物理的蓄積位置をホストプロセッサおよび媒体アクセス制御ユニットに透視可能な状態に維持し、しかもデータバイト転送を可能にするために、ウィンドウ型メモリアクセス手法を用いる。この手法は本質的にホストプロセッサおよび媒体アクセス制御ユニットを含み、これらプロセッサおよびユニットにより、バッファメモリ内の蓄積位置の見かけ上は固定のリニアアドレス付きウィンドウにデータバイトのパケットを書き込みまたはそのウィンドウからデータバイトのパケットを読み出すものである。しかし、実際には、通信コントローラのメモリ管理ユニットにより対応のパケット番号に予め割り当てられてあった他の物理的蓄積位置にそれらデータバイトは書き込まれまたはそれら位置から読み出される。この発明のこの特徴を明確に説明するために、第５図、とくに第５Ａ図を参照されたい。第５図において、第４図に示したものと同様の通信コントローラ３がホストプロセッサおよび媒体アクセス制御ユニット２とのインタフェースを形成した形で示してある。第５Ａ図にはこの発明による通信コントローラ３が概略的に示してあり、この図では、バッファメモリがホストプロセッサおよび媒体アクセス制御ユニットの両方により一対の送受信メモリ蓄積領域またはメモリアクセスウィンドウＷ_CPUおよびＷ_MACと見なされ、これら領域またはウィンドウの各々がアドレス特定については固定に見え、バッファメモリへのアクセスの「ウィンドウ」を提供するという事実を強調してある。とくに、メモリアクセスウィンドウＷ_CPUおよびＷ_MACの各々は最小値から最大値にわたるリニアアドレスであって各隣接アドレスが一定のアドレス増分だけ互いに離れているリニアアドレスの固定した組で定義されている。実施例では、この１１ビットリニアアドレス範囲は｛00000000000｝からバッファメモリ中の蓄積位置の８ページ（例えば２キロバイト範囲）の最大範囲を特定する｛11111111111｝に及ぶ。なお、各ページは２５６バイトの蓄積位置を含む。第５Ａ図に示すとおり、メモリアクセスウィンドウＷ_CPUおよびＷ_MACはホストプロセッサおよび媒体アクセス制御ユニットのリニアアドレス発生器２３および２４によりそれぞれ発生する。これらリニアアドレス発生器は上述の規格に従って動作し、データパケットの長さとその中の各バイトの相対位置とを定義するリニアアドレスを発生する。メモリアクセスウィンドウＷ_CPUは２つの主要な機能をもつ。すなわち、このウィンドウは、ホストプロセッサがバッファメモリ６のページ内の蓄積位置のバイトにランダムにアクセスできるようにする。その目的は、バッファメモリ内の各割当てページの物理的位置への配慮なしに、（ｉ）送信パケットＤ_Tiを蓄積すること、および（ii）各受信パケットＤ_Rjを読み出すことである。メモリアクセスウィンドウＷ_MACも同様の２つの機能をもつ。すなわち、このウィンドウは、媒体アクセス制御ユニットがバッファメモリのページ内の蓄積位置のバイトにランダムにアクセスできるようにすることである。その目的は、バッファメモリ内の各割当てページの物理的位置への配慮なしに、（ｉ）各送信データパケットＤ_Tiを読み出すこと、および（ii）各受信データパケットＤ_Rj を蓄積することである。本発明のこの実施例によると、リニアアドレスＡ_TiまたはＡ_Rjとの組合せの形の各割当てパケット番号Ｎ_TiまたはＮ_Rjが通信コントローラのアドレス変換ユニットに提供され、固定リニアアドレスＡ_TiおよびＡ_Rjをバッファメモリ６内部で定義される物理的アドレスＡ_Ti′およびＡ_Rj′にそれぞれ変換するのにともに使われる。この方法により、ホストプロセッサがメモリアクセスウィンドウＷ_CPU内のリニアに配置された一組の蓄積位置にデータパケットのバイトを単に書き込むだけで、それらバイトが実際には、バッファメモリ６内で任意に割り当てられた蓄積位置の動的に割り当てられたページにマップされ、それら蓄積位置が送信データパケットおよび受信データパケットに共用される。第６図および第６′図を参照すると、メモリアクセスウィンドウＷ_CPUを通じてバッファメモリ６にアクセスする処理がバッファメモリの一つまたはそれ以上のページへの送信データパケットの蓄積に関連して示してある。第６図に示すとおり、４つの送信パケットＤ_T0乃至Ｄ_T3が送信データパケット待ち行列４に配列され、バッファメモリ６に蓄積できる状態になっている。データパケットは１つずつ特有のパケット番号を付与され、送信データパケットＤ_TiについてはＡ_Tiと表示されるひと組のリニアアドレスを付与される。理解されるとおり、各データパケットＤ_Tiの長さはそのデータパケットに含まれるバイトの数に比例し、データパケット内に含まれるバイト数の多いことは、データパケットウィンドウＷ_CPUへのデータパケットＤ_Tiの書込みの際により大きい範囲のリニアアドレスＡ_Tiが必要となることを意味する。説明の目的に限るが、送信データパケットＤ_T0には６ページのデータバイトが含まれるものとする。このメモリアクセスをデータパケットウィンドウＷ_CPUに書き込むために発生すべきリニアアドレスの範囲は図示のとおり｛00000000000｝で始まり｛10111111111｝あたりで終る。一方、データパケットＤ_T3およびＤ_T4の各々は約２ページ半のデータバイトを含み、したがって、各データパケットをメモリアクセスウィンドウＷ_CPUに書き込むために発生すべきリニアアドレスの範囲は図示のとおり｛00000000000｝で始まり｛0100011 1111｝あたりで終る。第６図および第６′図に示した実施例では、送信データパケットＤ_Tiのためのリニアアドレスの各組はＡ_Tiと表示してあり、図示のとおり、２つの構成部分を有する。すなわち、Ａ_Tiの上位３ビット（ＭＳＢから）を含む第１のアドレス構成部分Ａ₁と下位８ビット（ＬＳＢから）を含む第２のアドレス構成部分Ａ₂との２つである。より詳しく後述するとおり、第１の実施例のメモリ管理ユニットの内部ではアドレスの構成部分Ａ₁がデータバイト所属のデータパケットのページ（例えば第１，第２，第３など）を表示し、構成部分Ａ₂が特定のページ（例えばオフセットしたページ）の中のバイトアドレスを表示する。同様に、各受信データパケットＤ_Rjのためのリニアアドレスの各組はＡ_Rjで表示され、Ａ_Tiと同様に、２つの構成部分、すなわちＡ_Rjの上位３ビットを含む第１のアドレス構成部分Ａ₁とＡ_Rjの下位８ビットを含む第２のアドレス構成部分Ａ₂とを有する。上述の実施例において、アドレス構成部分Ａ₁およびＡ₂はこの特定の実施例のメモリ管理ユニット内で定義された同様の特徴を表わす。しかし、リニアアドレス発生器２３および２４については、いかなるページ区別もなされないし識別されない。メモリ管理ユニット内部に限ってページの区別がなされる。第６図に示すとおり、各データパケットはリニアアドレス発生の前にパケット番号付与を受ける。上述のとおり、この番号付与は、ホストプロセッサが要求Ｒ_Ti をメモリ管理ユニットに送り、パケット番号Ｎ_TiがデータパケットＤ_Tiに付与されることを伴う。このデータパケットには、バッファメモリ６内部でデータバイト蓄積位置の１ページ分またはそれ以上のページ分が動的に割り当てられる。この動的割当て処理を、この発明による通信コントローラの特定の実施例に関連してより詳細に次に述べる。データパケットＤ_Tiに付与されたパケット番号Ｎ_Ti およびリニアアドレスの組Ａ_Tiを、次にメモリ管理ユニットが用いて、そのデータパケットのバイトの蓄積に十分なバッファメモリ６内部の物理的アドレスの組Ａ_Ti′を生ずる。この発明の動的メモリの特徴により、データパケット内のデータバイトの各ページは、第６′図に示すとおり、隣接ページ蓄積位置に蓄積する必要はなくまた実際にそれら位置には蓄積されない。この段階でこの発明につき２つの重要な点を指摘する必要がある。第１に、メモリ管理ユニット内におけるリニアアドレス・物理的アドレス変換処理がホストプロセッサおよび媒体アクセス制御ユニットの両方に完全に透視可能であることである。したがって、データパケットの各々がバッファメモリ内のどこに蓄積されることになるかはホストプロセッサにも媒体アクセス制御ユニットにも分からない。ホストプロセッサおよび媒体アクセス制御ユニットに供給されるのは、バッファメモリ６内のどこかに蓄積されたデータパケットに付与されたそのパケット対応のパケット番号だけである。第２に、ホストプロセッサおよび媒体アクセス制御ユニットの各々が（ｉ）送受信パケット番号待ち行列９および１０のパケット番号にアクセスできること、および（ii）リアアアドレスの限定範囲で定義さた固定メモリアクセスウィンドウ（Ｗ_CPUおよびＷ_MAC）への書込み読出しができることである。したがって、ホストプロセッサおよび媒体アクセス制御ユニットから見て・バッファメモリ６は、互いに隣接しメモリアクセスウィンドウＷ_CP _U およびＷ_MACと等しい長さ、例えば２キロバイトの長さをもつバイト蓄積位置から成る一組の独立のメモリエリアと見なされる。第７図を参照すると、この発明の第１の実施例の通信コントローラの下位レベル表示が示してある。図示のとおり、通信コントローラ３′は中央処理装置（ＣＰＵ）インタフェースユニット３０、媒体アクセス制御（ＭＡＣ）インタフェースユニット３１、媒体アクセス制御ユニット２、送信パケット番号待ち行列３２、受信パケット番号待ち行列３３、データパケットバッファメモリ３４、マルチプレクサの形式の６個のスイッチ装置Ｍ₁乃至Ｍ₆およびメモリ管理ユニット３５を備える。図示の実施例においては、この発明をわかりにくくしないように、データ線およびアドレス線だけを示し、制御線は除いてある。また、図示の実施例では、媒体アクセス制御ユニット２のためのネットワークプロトコルとして、衝突検出付き搬送波検出多元接続（ＣＳＭＡ／ＣＤ）を選んだ。次の説明から明らかになるとおり、第１および第２の実施例の間にはいくつかの相違点がある。例えば、第７図乃至第７Ｃ図の第１の実施例においては、上記構成部分はすべて、周知のＩＣ製造技術を用いて単一チップ上に集積化したディジタル回路として実現できるであろう。第１０図乃至第１０Ｃ図に示した第２の実施例においては、バッファメモリを除いて他の構成部分はすべて単一チップに実現し、入出力ポートを外部とのインタフェース付きの（すなわち外付けの）バッファメモリ用にそのチップに併せて形成することができる。第１の実施例には開示されているものの第２の実施例には開示されていない、あるいはその逆の関係で開示されているこの発明の原理は、この発明の真意に包含されるこれら以外の実施例を提供するのに多様に組み合わせることができる。第７図において、ＣＰＵインタフェースユニット３０は、マルチプレクサＭ₂ ，Ｍ₃，Ｍ₄およびＭ₆を含み、システムバス３７のアドレス線、データ線および制御線とバッファメモリ３４、メモリ管理ユニット３５および送受信パケット番号待ち行列３２および３３との間にインタフェースを形成するのに適した論理回路を含む。図には示されていないが、ＣＰＵインタフェースユニット３０は、送信割込み蓄積レジスタ、受信割込み蓄積レジスタ、ＭＭＵ割込み蓄積レジスタおよび割込み発生回路を含む。各蓄積レジスタは割込みコードを蓄積するようになっている。各蓄積レジスタの出力は割込み発生回路により読み出され、読出し出力に応じてその発生回路は割込みを発生し指定の線３８を通じてホストプロセッサに供給する。より詳細に以下に述べるとおり、送受信割込み蓄積レジスタへの割込みコードが送受信パケット番号待ち行列３２および３３から供給される。ＭＭＵ割込み蓄積レジスタへの割込みコードはメモリ管理ユニット３５から供給される。割込み発生回路は特定の条件の下でホストプロセッサに各割込みを生ずるようになっている。第１の条件は受信割込みを生ずるものであり、データパケット受信後に媒体アクセス制御ユニットが受信ステータスバイトをバッファメモリ３４に書き込んだあとで生ずる。第２の条件は送信割込みを生ずるものであり、媒体アクセス制御ユニットが一つまたはそれ以上の送信データパケットを送信したあとで生じ、バッファメモリにより多くの送信データパケットを蓄積する時点にあたっている。第３の条件はＭＭＵ割込みを生ずるものであり、要求された空きページがバッファメモリ６で利用可能になりパケット番号が送信データパケットに割り当てられたあと生ずる。ホストプロセッサの実行する下位レベルドライバが割込みを受信すると、そのドライバがホストプロセッサに割込みの出所の決定を指示する。割込み発生の機構はあとでより詳細に述べる。バッファメモリ３４は複数のデータバイト蓄積位置を有するランダムアクセスメモリ（ＲＡＭ）を含むのが好ましい。第１の実施例、すなわちメモリ内蔵のランダムアクセスバッファメモリによる実施例では、メモリの総容量は例えば４６０８バイトである。メモリ各ページが２５６バイトの容量を有するので、４６０８バイトのメモリは１８ページ分を形成する。図示の実施例においては、第７Ａ図の「アドレス変換テーブル」の実現のためにさらに１４４個の５ビット記憶位置が、また第７Ｃ図の「パケット番号およびメモリページ割当て」表の実現のために１８個の６ビット蓄積位置がそれぞれ必要になる。これら表の両方についてより詳細に後述する。第８Ａ図を参照すると、バッファメモリ３４内のデータパケットＤ_TiまたはＤ_Rj の蓄積フォーマットが示してある。｛000000000000｝から｛111111111111｝の範囲のリニアアドレスで特定されるとおり、１つのデータパケットには、バッファメモリ３４に蓄積すべきデータとして最大８ページ分のデータバイトが含まれる。第８Ａ図に示した蓄積フォーマットによると、初めの２つのデータバイト蓄積位置は送受信ステータスバイト用に指定されている。その次の２バイト蓄積位置はパケットのデータバイトカウント用に指定されている。それに引き続く蓄積位置はすべてデータパケットのデータバイト蓄積用に指定されている。図示の実施例では、このデータカウントは６４バイトから１５１８バイトの範囲にある。上述のとおり、これら実施例の媒体アクセス制御ユニットは、ＣＳＭＡ／ＣＤプロトコルの実行に必要な制御動作のすべてを行う状態マシンを含む。一方、媒体アクセス制御ユニットは通信媒体とインタフェースを形成し、また媒体アクセス制御ユニットはＭＡＣインタフェースユニット３１と図示のとおりインタフェースを形成する。ＭＡＣインタフェースユニット３１は、マルチプレクサＭ₁，Ｍ₃，Ｍ₅、およびＭ₆を含み、ＭＡＣバス３９のアドレス線、データ線および制御線とバッファメモリ３４、メモリ管理ユニット３５および送受信パケット番号待ち行列３２および３３との間にインタフェースを形成するのに適した論理回路を含む。また、ＭＡＣインタフェースユニット３１はデータバス３９と接続したデータパケット蓄積レジスタ（図示してない）を含む。図示の実施例では、送受信パケット番号待ち行列３２および３３は第１および第２の入力順出力型（ＦＩＦＯ）蓄積ユニットによりそれぞれ実現される。ＦＩＦＯユニット３２および３３の各々は複数のパケット番号蓄積位置を有する。この実施例では各ＦＩＦＯユニットは１８ビットの深さを有する。しかし、他の実施例では、これらユニットの深さは特定の用途に応じて１８ビットよりも大きくても小さくてもよい。第１の実施例では、各蓄積位置の長さは５ビット分であるが、これは、バッファメモリ３４内のメモリのページ総数対応の１８個のパケット番号の範囲をディジタル表示するのに十分である。第７図には示されていないが、システムバス３７からのデータ線はＣＰＵインタフェースユニット３０を通って線４１Ａ，４１Ｂ，４１Ｃ，４１Ｄおよび４１Ｅとして延び、第１のＦＩＦＯ蓄積ユニット３２のデータ入力、マルチプレクサＭ₂の第１の入力、マルチプレクサＭ₄の第１の入力、マルチプレクサＭ₅の第１の入力およびマルチプレクサＭ₆の第１の入力にそれぞれ接続される。同様に、ＭＡＣバス３９からのデータ線はＭＡＣインタフェースユニット３１を通って線４２Ａ，４２Ｂ，４２Ｃ，４２Ｄおよび４２Ｅとして延び、第２のＦＩＦＯ蓄積ユニット３３のデータ入力、マルチプレクサＭ₁の第１の入力、マルチプレクサＭ₄の第２の入力、マルチプレクサＭ₅の第２の入力およびマルチプレクサＭ₆の第２の入力にそれぞれ接続さる。図示していないが、ＣＰＵインタフェースユニット３０には第１のリニアアドレス発生器が、ＭＡＣインタフェースユニット３１には第２のリニアアドレス発生器がそれぞれ含まれている。第１のリニアアドレス発生器をメモリ管理ユニット３５と動作可能な状態で結合するために、ＣＰＵインタフェースユニット３０からの１１ビットアドレス線４３がマルチプレクサＭ₃の第１の入力に接続されている。同様に、第２のリニアアドレス発生器をメモリ管理ユニット３５と動作可能な状態で結合するために、１１ビットアドレス線４４がＭＡＣ３１から延びマルチプレクサＭ₃の第２の入力に接続される。図示してないが、従来の調停回路（図示してない）からの制御ラインがこの技術分野で周知の方法によりマルチプレクサＭ₃，Ｍ₄，Ｍ₅およびＭ₆の制御入力に接続される。同様に、図示してないが、マルチプレクサＭ₁は媒体アクセス制御ユニットにより制御され、マルチプレクサＭ₂はＣＰＵインタフェースユニットにより制御される。ホストプロセッサ（ＣＰＵ）から見ると、第１のＦＩＦＯ蓄積ユニット３２内の各蓄積位置は論理的には通信コントローラの同じアドレスに位置する。同様に、媒体アクセス制御装置から見ると、第２のＦＩＦＯ蓄積ユニット３３内の各蓄積位置は論理的には通信コントローラの同じアドレスに位置する。一般に、ＦＩＦＯ蓄積ユニット３２の蓄積位置は各パケット番号Ｎ_Tiの書込み先である第１の挿入蓄積位置と、各パケット番号Ｎ_Tiの読出し元である第１の除去蓄積位置とを含む。実際には、挿入および除去位置はＦＩＦＯ蓄積ユニット３２の実現の際に用いたアドレスシステムのポインタで指示する。第１の挿入蓄積位置は、パケット番号をＦＩＦＯ蓄積ユニット３２に書き込む際にホストプロセッサが進ませる。一方、第１の除去蓄積位置は、ＦＩＦＯ蓄積ユニット３２からパケット番号を読み出す際に媒体アクセス制御ユニットが進める。このような構成により、パケット番号をホストプロセッサによりＦＩＦＯ蓄積ユニット３２の挿入蓄積位置に書き込むことができ、ＦＩＦＯ蓄積ユニット３２に蓄積されたパケット番号を媒体アクセス制御ユニットにより選択的に読み出すことができる。ＦＩＦＯ蓄積ユニット３２はＦＩＦＯ蓄積ユニットにパケット番号が蓄積されていないときに「空き」信号を出すポートも備えている。図示のとおり、この「空き」信号は線４５からＣＰＵインタフェースユニット３０の送信割込み蓄積レジスタおよびＭＡＣインタフェースユニットの両方に伝送される。同様に、第２のＦＩＦＯ蓄積ユニット３３の蓄積位置は、各パケット番号Ｎ_Rj の書込み先である第２の挿入蓄積位置と、上記各パケット番号読出し元である第２の除去蓄積位置とを含む。ＦＩＦＯ蓄積ユニット３３の挿入および除去位置は上述のとおり上記アドレスシステムのポインタで指示される。この第２の挿入蓄積位置はパケット番号Ｎ_RjをＦＩＦＯ蓄積ユニット３３に書き込む際に媒体アクセス制御ユニットが進ませる。第２の除去蓄積位置もＦＩＦＯ蓄積ユニット３３からのパケット番号の読出しの際にホストプロセッサが進ませる。このような構成により、パケット番号を媒体アクセス制御ユニットによりＦＩＦＯ蓄積ユニットの蓄積位置に書き込むことができ、除去蓄積位置に蓄積されたパケット番号をホストプロセッサにより選択的に読み出すことができる。ＦＩＦＯ蓄積ユニット３２と同様に、ＦＩＦＯ蓄積ユニット３３も、１つ以上のパケットを蓄積しているとき、「空きでない」信号を線４６から出すポートを備える。図示のとおり、この「空きでない」信号はＣＰＵインタフェースユニット３０内の受信割込み蓄積レジスタに伝送される。第７図に示すとおり、ＦＩＦＯ蓄積ユニット３２の出力は線４７を通じてマルチプレクサＭ₁の第２の入力に供給され、ＦＩＦＯ蓄積ユニット３３の出力は、線４８Ａおよび４８をそれぞれ通じて、ＣＰＵインタフェースユニットおよびマルチプレクサＭ₂の入力の両方に供給される。マルチプレクサＭ₁およびＭ₂の出力は線４９および５０を通じてマルチプレクサＭ₃の第１および第２の入力に供給され、ＣＰＵインタフェースユニット３０およびＭＡＣインタフェースユニット３１からそれぞれ延びる１１ビットアドレス線４３および４４はマルチプレクサＭ₃の入力に供給される。線５１Ａおよび５１Ｂを通じて、マルチプレクサＭ₃ の２つの出力はメモリ管理ユニットの２つの入力、すなわち図示のとおりアドレスＡ_TiまたはＡ_Rjのために、およびパケット番号Ｎ_TiまたはＮ_Rjのために指定された２つの入力に供給される。要求Ｒ_TiおよびＲ_Rjをメモリ管理ユニットに選択的に伝送するために、マルチプレクサＭ₄の出力とメモリ管理ユニット３５の要求入力ポートとの間にデータ線５２が備えてある。付与されたパケット番号Ｎ_TiおよびＮ_Rjをメモリ管理ユニットからホストプロセッサおよび媒体アクセス制御ユニットにそれぞれ発するために、図示のとおりデータ線５３Ａおよび５３Ｂが設けてある。ページ解放Ｆ（Ｎ_Ti）およびＦ（Ｎ_Rj）をメモリ管理ユニットに選択的に伝送するために、マルチプレクサの出力とメモリ管理ユニットの解放入力ポートとの間にデータ線５４が設けてある。ホストプロセッサおよび媒体アクセス制御ユニットに単一ポートバッファメモリ３４への選択的アクセスを与えるために、マルチプレクサＭ₆の出力は線５５によりバッファメモリ３４のデータポートに接続してある。メモリ管理ユニットの物理的出力は、図示のとおり線５６によりバッファメモリ３４のアドレス入力ポートに供給される。上述の構成において、ホストプロセッサはパケット番号Ｎ_TiおよびＮ_RjをマルチプレクサＭ₂およびＭ₃の選択的制御によりメモリ制御ユニット３５に転送できる。媒体アクセス制御ユニットはパケット番号Ｎ_TiおよびＮ_RjをマルチプレクサＭ₁およびＭ₃の選択的制御によりメモリ制御ユニット３５に転送できる。ウィンドウＷ_CPUおよびＷ_MACへのリニアアドレスの転送はＭ₃の選択的制御により行う。第７Ａ図、第７Ｂ図および第７Ｃ図を参照してこの発明の第１の実施例のメモリ管理ユニットの種々の機能的下位構成部分を次に述べる。第７Ａ図に示すとおり、第１の実施例のメモリ管理ユニット３５はアドレス変換ユニット６０と、ページ割当て管理ユニット６１と、パケット番号付与ユニット６２とを備える。メモリ管理ユニットおよびその機能的下位構成要素の機能および動作は、この発明の各実施例の内部におけるデータパケット蓄積期間中にホストプロセッサおよび媒体アクセス制御ユニットに要求される動作の説明から最もよく理解される。一般に、バッファメモリ３４にデータパケットを蓄積するには、蓄積スペース要求Ｒ_TiまたはＲ_Rjをまず発生しなければならない。これら各要求は、（ｉ）データパケットの蓄積に必要なデータバイト蓄積位置のページ数（Ｍ）を特定し、（ii）バッファメモリの中のＭ個の空きページの割当て対象となる特有のパケット番号を要求する。要求が満たされると、付与されたパケット番号Ｎ_TiまたはＮ_Rj がバス線５３Ａ，５３Ｂから得られる。図示の実施例では、メモリ蓄積要求を満たすためには、ページ割当てユニット６１およびパケット番号付与ユニット６２がいくつかの臨界的動作に協力的に係わる必要がある。とくに、ページ割当て管理ユニット６１はバッファメモリ３４内の空きページに関する情報を蓄積し、この情報を解放（すなわちＦ（Ｎ_Ti）、Ｆ（Ｎ_Rj）または蓄積位置要求Ｒ_Ti，Ｒ_Rj）の発生時に更新できる。このページ割当て情報は第７Ｃ図に示した型のテーブルに蓄積できる。上述のとおり、第１の実施例のバッファメモリは２５６個のデータバイト蓄積位置２８ページ分を有する。したがって、バッファメモリの各ページは図示のとおり０乃至１７の範囲のＣ_Kでテーブルの１行目に表示してある。Ｃ_Kの値は１０進法で示してあるが、実際には、後述の説明から明らかになるとおり５ビットの２進数で表示される。第７Ｃ図の２行目にはページ番号の下にそのページのステータスが示してある。例えば、ページＣ_Kに空きがなくなると、テーブル記入位置の関連箇所にパケット番号がなくなる。一方、ページＣ_Kが空き状態にある場合は、第１１，１２，１３ページについて図示のとおり空き表示またはフラグ「Ｆ」が記入される。第７Ｃ図の３行目には特定のページを占めたデータパケットがテーブルの記入位置へのパケット番号の記入により表示してある。例えば、データパケットＤ_T0にはバッファメモリの中の６ページ、すなわち第０，１，２，９，１０，１５ページが割り当てられているから、データパケット番号Ｎ_Ti＝０が図示のとおり第０，１，２，９，１０および１５ページの列に記入してある。このように、このテーブルを参照するだけで、（ｉ）バッファメモリ内のどのページが空きであるか、（ii）任意の特定のメモリページにどんなデータパケット（パケット番号で表示）が割り当てられたのかをすぐに判断できる。このテーブルの使用により、特定のパケット番号に割り当てられたバッファメモリを解放することも可能である。必要なことは、３行目で特定のパケット番号（例えばＮ_Ti＝０）をサーチし、このパケット番号の各発生点を除去し、除去されたパケット番号の各々の上の２行目に空き表示「Ｆ」を挿入することだけである。ホストプロセッサからのＭページ分の空きページの要求がパケット番号付与ユニットに現われると、一連の動作が行われる。まず、パケット番号付与ユニット６２が「ページ要求」信号を発生し、線６３を通じてページ割当て管理ユニット６１に伝送する。このページ要求信号に応答して、第７Ｃ図のテーブルの２行目がサーチされ、ある利用可能なパケット番号への割当て用の空きページの有無が判断される。ページ要求信号の時点で空きページが利用可能な場合は、データパケットＤ_Tiに利用可能なパケット番号をつけ、その番号を空きページの下のテーブル３行目に書き込む。次にページ割当て管理ユニット６１がパケット番号付与ユニット６２に線６４を通じて「ページ要求受入」信号を伝送し、パケット番号付与ユニット６２はその信号を受けると、付与ずみのパケット番号にそのページが割り当てられたとみなす。このページ割当て処理は各ページ要求について順次に、すなわちページ要求受入れにより１ページずつ空き状態のＭページ全部が割り当てられるまで行われる。各空きページの割当てののち、付与ずみのパケット番号がテーブルの３行目で割当てずみの空きページの下に書き込まれる。付与ずみのパケット番号に対するページ割当てＭページ分が終ると、パケット番号付与ユニット６２は付与ずみのパケット番号Ｎ_Tiをデータバス線５３Ａに送出する。この「有効な」パケット番号はＣＰＵインタフェースユニット３０に伝送され、その中のＭＭＵ割込み蓄積レジスタに蓄積される。このレジスタの内容はホストプロセッサにも読み出せる。しかし、第７Ｃ図のテーブルの何回かにわたる順次サーチのあと現時点でバッファメモリに空き状態のＭページがないと判断された場合は、ページ割当て管理ユニット６１が「ページ要求拒否」信号を発生しパケット番号付与ユニット６２に伝送する。これに応答してパケット番号付与ユニット６２は「無効」パケット番号をデータ線５３Ａに送出する。この無効パケット番号はＣＰＵインタフェースユニット３０に伝送され、その中のＭＭＵ割込み蓄積レジスタに蓄積される。上述のとおり、このレジスタは割込み発生回路に読み出され、この回路がその読出し出力に応答してホストプロセッサへのＭＭＵ割込みを発生する。ホストプロセッサはこの５ビットＭＭＵ割込み蓄積レジスタを読み出して、自らの発した要求Ｒ_Tiの受入れが拒否されたと判断する。しかし、ホストプロセッサは送信データパケットの蓄積に十分なバッファ能力を備えているので、ページ割当て管理ユニット６１は第７Ｃ図のテーブルの２行目（すなわちページステータス行）の順次サーチを継続し、要求のあった空きページを１ページずつそれらページの解放に伴って割り当てていく。各追加の空きページの割当てごとに「ページ要求受入れ」信号が発生されパケット番号付与ユニット６２に伝送される。パケット番号付与ユニット６２がＭ枚の空きページを割り当て終えたとみなすと、このユニット６２は付与ずみの（有効な）パケット番号をデータバス線５３Ａに送出する。付与ずみのパケット番号はＣＰＵインタフェースユニット３０に伝送されＭＭＵ割込みレジスタに蓄積される。上述のとおり、割込み発生ユニットはこのレジスタを読み出し、その出力に応答してホストプロセッサへのＭＭＵ割込みを発生し、ホストプロセッサに、ＭＭＵ割込み蓄積レジスタを読み出させるとともに要求のあったバッファメモリスペースが利用可能であり蓄積レジスタ内のパケット番号に割り当てずみであることを認識させる。このパケット番号は、ホストプロセッサが送信データパケットをシステムメモリ内の送信待ち行列からバッファメモリ３４内に保持中の送信待ち行列に伝送するのに使うことができる。パケット番号が媒体アクセス制御ユニットに不要になると、これらパケット番号に割り当てられていたページは、解放Ｆ（Ｎ_Ti）またはＦ（Ｎ_Rj）をパケット番号とともにページ割当て管理ユニット６１に伝送することにより解放できる。この解放動作は、第７Ｃ図のテーブルの３行目の付与ずみパケット番号Ｎ_Ti，Ｎ_Rj の各々を除去し、各対応列の２行目に空き表示「Ｆ」を挿入するだけの動作である。メモリ管理ユニット３５の動作は、パケット番号およびバッファメモリ３４内の蓄積位置を求める媒体アクセス制御ユニットからの要求ＲRｊを満たそうとするときは異なってくる。パケット番号および既知の長さの送信データパケット用の蓄積スペースを求めるホストプロセッサからの要求Ｒ_Tiの場合と異なり、入来するデータパケットの長さは、のプロトコルを実行する媒体アクセス制御ユニットには通常わからない。また、データカウント情報の供給を伴うＩＥＥＥ８０２.３プロトコルを用いたネットワークでも、媒体アクセス制御ユニットは原理的にこの情報に依存することを避ける。したがって、入来データパケットの受信の際には、メモリ蓄積要求のための代替処理を第１の実施例のメモリ管理ユニットが行う。この代替処理を次に述べる。媒体アクセス制御ユニットからのメモリ蓄積要求Ｒ_Rjが図示のとおりパケット番号付与ユニット６２に現われると、一連の動作が行われる。まず、「ページ要求」信号が発生され、ページ付与管理ユニット６１に伝送される。このページ要求信号に応答して第７Ｃ図のテーブルの２行目がサーチされ、利用可能なパケット番号用の空きページの有無が判断される。送信パケット要求の場合と同様に、ページ要求信号の時点で利用可能な空きページがあれば入来データパケットＤ_Rj に利用可能なパケット番号が付与され、第７Ｃ図のテーブルの３行目の空きページの下に書き込まれる。次に、ページ割当て管理ユニット６１がパケット番号付与ユニット６２に「ページ要求受入れ」信号を伝送し、パケット番号付与ユニット６２はこの信号を受けて第１ページが付与ずみのパケット番号に割り当てられたとみなす。処理のこの段階では、メモリ管理ユニットには、バッファメモリの１ページで入来データパケットの蓄積に十分かどうかわからない。しかし、バッファ１ページで十分であると想定して、パケット番号付与装置６１は付与ずみのパケット番号Ｎ_Rjをデータ線５３Ｂに送出する。この付与ずみのパケット番号はＭＡＣインタフェースユニット３１に伝送されパケット番号レジスタ（図示してない）に蓄積される。媒体アクセス制御ユニットはこのレジスタを読み出し、このパケット番号をデータバイトの第１ページをバッファメモリ３４内の第１の割当てページにロードするのに用いる。パケットローディングの処理は、変換ユニット６０上のパケット番号およびアドレスを用いたリニアアドレス・物理アドレス変換を伴う。第１ページ（すなわち２５６バイト）対応のリニアアドレスだけが入来データパケットの第１ページへの書込みのために発生されアドレス変換ユニットに供給されることに注意されたい。このアドレス変換処理をより詳細に次に述べる。入来データパケットの蓄積にバッファメモリのあと１ページ分が必要である場合は、媒体アクセス制御ユニットはパケット番号付与ユニット６２に追加のメモリページを当初付与ずみのパケット番号に割り当てるよう２回目の要求を出す。上述のページ割当て処理はページ要求信号をページ割当て管理ユニット６１に再び伝送することによって行う。第７Ｃ図のテーブルのサーチののち追加の空きページが見出されればそのページが当初付与ずみのパケット番号に割り当てられ、第７Ｃ図のテーブルのデータがアドレス変換ユニット６０内のページ割当て情報の更新に使われる。次に、ページ要求受入れ信号がパケット番号付与ユニット６２に伝送される。これに応答して、付与ずみのパケット番号が線５３Ｂに再び送出され、ＭＡＣインタフェースユニット内のパケット番号蓄積レジスタに現われる。これに応答して、媒体アクセス制御ユニットが入来データパケットの第２ページをバッファメモリ３４に書き込む。この動作は、アドレス変換ユニットに、付与ずみのパケット番号と入来データパケット内のデータバイトの第２ページ対応の一組のリニアアドレスとを供給するだけで達成できる。入来データパケットの蓄積に必要な追加のページの各々について、追加ページ要求、ページ割当て、アドレス変換情報更新、リニアアドレス発生およびパケット番号送出の上述の処理が行われる。十分なページが割り当てられ入来データパケット全体の受信およびメモリ３４への蓄積が終ると、第７Ｃ図のデータパケットおよびページ割当てテーブルは完全となり、このテーブルを使って、アドレス変換関係の情報が完全に更新される。この段階において、媒体アクセス制御ユニットは付与ずみのパケット番号Ｎ_Rjを第２のＦＩＦＯ蓄積ユニット３３の挿入蓄積位置に書き込む。このようにして、付与ずみのパケット番号Ｎ_RjがＦＩＦＯ蓄積ユニット３３からデータパケットアンロード期間中にホストプロセッサによって読み出されると、このパケット番号とそのリニアアドレス全範囲が対応のデータパケットへのアクセスを、それがバッファメモリに物理的に蓄積されている限り、保証する。次に、データパケットがバッファメモリ３４に蓄積ずみでアンロード可能であることをホストプロセッサに知らせるために、ホストプロセッサへの受信割込みが上述のとおり自動的に発生される。しかし、上述のページ要求および割当て処理の期間中に空きページが得られなかった場合は、入来データパケットの受信は行われない。媒体アクセス制御ユニットが十分なバッファ能力を備えていないからである。この場合能力が十分にあれば、バッファメモリの空きページが利用可能になるのを待つ間に入来データバイト１ページ分をバッファ蓄積できる。空きページが得られなければ、ページ割当て管理ユニット６1が「ページ要求拒否」信号を生じ、パケット番号付与ユニット６２に伝送する。これに応答して、無効パケット番号がデータ線５３Ｂに送出され、媒体アクセス制御ユニットが、不十分なバッファ蓄積スペースのために「失われた」入来データパケット対応の付与ずみのパケット番号に割り当てられたすべてのページを解放するために、空きＦ（Ｎ_Rj）をページ割当て管理ユニット６１に送出する。この解放動作は、第７Ｃ図のテーブルの３行目の付与ずみのパケット番号の各々を検出し、対応列の２行目に空き表示「Ｆ」を挿入するだけの動作である。第１の実施例のメモリ管理ユニットにおけるページ割当ておよびパケット番号付与の機能および動作を上に述べてきたので、アドレス変換ユニットを次に述べる。一般に、アドレス変換ユニット６０は特定のデータパケットにつき発生したリニアアドレスの各組をバッファメモリ３４の物理的アドレスの対応する組に変換する。重要なことは、その動作がホストプロセッサおよび媒体アクセス制御ユニットに完全に透視可能なやり方で行われることである。このアドレス変換動作の実行のために、アドレス変換ユニット６０は各パケット番号（Ｎ_TiまたはＮ_Rj）と任意の特定の時点における割当てページとの間の関係に関する情報を必要とする。もちろん、この情報は静的でなく時間の経過とともに動的に変化する。例えば、パケット番号Ｎ_Ti＝０が長い送信データパケットに付与された時点ではこのパケット番号は８ページ（Ｃ_K）の割当てを受けているであろう。ところが、パケット番号Ｎ_Rj＝０が短いデータパケットに付与された後続の時点では、このパケットへの割当てページは１ページだけであろう。ページ割当ておよびパケット番号付与がこのように時間により変動する性質がこの発明の動的ページ割当ておよび動的パケット番号付与の特徴である。第７Ｂ図に図示したとおり、この図のアドレス変換テーブルは各有効パケット番号とページ割当て管理ユニット６１により割り当てられたページとの間の関係に関する不可欠の情報を具体化したものである。このアドレス変換テーブルはメモリ割当て期間中に第７Ｃ図の含む情報を使って同時に作成される。必要なデータ転送機能を達成するために、書込み線６５およびデータ線６６が図示のとおりユニット６０および６１の間に設けられている。図示のとおり、アドレス変換テーブルは各パケット番号につき１つの列、すなわち全部で１８個の列を有する。初期状態では、０から１７の範囲のこれらパケット番号は、上述のとおり、先着順に両方の型のパケットに割当てできる。図示のとおり、アドレス変換テーブルには、パケット内のデータ１ページ（例えば２５６バイト）に各々が対応する８つの列がある。各データパケットについて、バッファメモリに蓄積ずみであるか蓄積直前であるかに関らず、パケット番号が付与ずみであり、データパケットのデータの各ページがバッファメモリの同じページに蓄積される可能性はほとんどない。例えば、パケット番号“０”を付与ずみの送信データパケットＤ_T0を含むデータバイトは第０，１，２，９，１０および１５ページ（Ｃ_K）に蓄積される。このテーブルの付与ずみのパケット番号をサーチすることにより、バッファメモリ内の物理的位置（すなわちＣ_K）が簡単に判定される。第６図および第７Ａ図に示したとおり、各リニアアドレスは第１のリニアアドレス構成部分と第２のリニアアドレス構成部分とを有する。上述のとおり、メモリ管理ユニット内の第１のリニアアドレス構成部分はデータパケット内の特定のデータバイトのページを表示し、第２のリニアアドレス構成部分は特定のページ内の特定のデータバイトの位置を表示する。この関係を用いて、アドレス変換ユニット６０は、やはり２つの構成部分、すなわち物理的ページ位置Ｃ_Kである第１の物理的アドレス構成部分Ａ₁′および物理的ページ位置Ｃ_Kの中の各バイトの物理的位置である第２の物理的アドレス構成部分Ａ₂′をもつ物理的アドレスＡ′を発生する。この処理は、送信データパケットについて、（ｉ）パケット番号および第７Ｂ図のアドレス変換テーブルの使用により、３ビットのリニアアドレス構成部分Ａ₁ をそのリニアアドレス構成部分Ａ₁割当てずみの５ビットの物理的アドレス構成部分Ｃ_Kに「飛行中に」変換し、（ii）８ビットのリニアアドレス構成部分Ａ₂を同時に出力に送って８ビット物理的アドレス構成部分Ａ₂′を生ずることによって達成される。処理の結果は１３ビットの物理的アドレスＡ_Ti′＝｛Ｃ_K，Ａ₂｝である。ここでＣ_Kは上位５ビットを表示し、Ａ₂は下位８ビットを表示する。この１３ビット物理的アドレスＡ_Ti′は次にバッファメモリ３４のアドレスポートに供給され対応データパケットのデータバイトの読出し書込みを容易にする。上述のアドレス変換処理は各受信データパケットＤ_Rjについて同様に行われ、各リニアアドレスＡ_Rj＝｛Ａ₁，Ａ₂｝は物理的アドレスＡ_Rj′＝｛Ｃ_K，Ａ₂｝に変換される。上述のこの発明の第１の実施例は、バッファメモリの一つまたはそれ以上の固定長ページ（２５６バイトの）へのデータパケットのマッピングを完全に透視可能でメモリ使用効率を高めたやり方で可能にすることを特徴とする。この手法は、バッファメモリを単一チップ通信コントローラに備えることを必要とし、通信コントローラ内の大容量のデータパケット待ち行列よりもメモリ利用効率を高めることのほうに重要性があるような用途に好適である。この発明の代替的な第２の実施例では、通信コントローラ内のデータパケット待ち行列形成の高度化をメモリ利用効率を犠牲にして行うことが可能である。これは、バッファメモリ内の各ページの蓄積容量をメモリアクセスウィンドウＷ_CPUおよびＷ_MACのバイト長、すなわち第２の実施例の場合の２キロバイト、と等しくするだけで達成できる。次に、第９，９′，１０，１０Ａ，１０Ｂおよび１０Ｃ図を参照して、本発明の第２の実施例を説明する。第９図および第９′図にはこの発明の第２の実施例によるバッファメモリアクセス処理が示してある。この第２の実施例におけるデータパケットの待ち行列形成は第１の実施例の場合と同じである。しかし、パケット番号付与処理は、バッファメモリ内で単一の空きページが割当て用に利用できる限りパケット番号がデータパケットに付与される点において、第２の実施例では少し異なっている。そのような空きページがあれば、利用可能なパケット番号にそのページが割り当てられ、そのパケット番号が以後バッファ蓄積スペースおよびパケット番号を要求するデータパケットに割り当てられる。特定の長さのデータパケットの蓄積に十分なバッファメモリを割り当てるために２つ以上のページ要求をメモリ管理ユニットが発生する必要はない。第２の実施例におけるリニアアドレス発生は第１の実施例の場合と同じである。リニアアドレス発生処理の目的は、ここでも、データパケットの長さを定義する一組のリニアアドレスを発生するとともに、それらリニアアドレスを、特定のパケット番号を付与されたデータパケットのメモリアクセスウィンドウＷ_CPU またはＷ_MACに対する書込みおよび読出しのために用いることである。第９′図に示すとおり、第２の実施例におけるアドレス変換は一つの重要な点において異なっている。すなわち、メモリアクセスウィンドウＷ_CPUまたはＷ_MAC に書き込まれまたはこれらウィンドウから読み出される各データパケットはバッファメモリの単一のページ内、すなわちこの例では２キロバイトの長さのページ内に蓄積されようとしているか蓄積されている点である。このアドレス変換処理の詳細を第２の実施例の通信コントローラに関連して次に述べる。この発明の第２の実施例による通信コントローラ３′を第１０図に示す。この実施例の構成要素は、第１の実施例の単一チップ通信コントローラに関連して第７図に示したものとすべて同一である。そのために、同一の構成要素は同一の参照数字で示してある。第１０図に示した明確な相違点は、バッファメモリ３４′ が通信コントローラ３′に内蔵されてなく、第２の実施例の通信コントローラチップ３′とインタフェースを形成する外付けのＩＣチップに実現されていることである。第１０Ａ図はこの発明の第２の実施例のメモリ管理ユニットの機能的下位構成要素を示す。図示のとおり、このメモリ管理ユニット３５′は、アドレス変換ユニット６０′と、メモリ割当て管理ユニット６１′と、パケット番号付与ユニット６２′とを含み、これらはいずれも第７Ａ図のメモリ管理ユニットにおける各対応ユニットと機能的に類似のものである。パケット番号付与ユニット６２′はホストプロセッサおよび媒体アクセス制御ユニットから要求Ｒ_TiおよびＲ_Rjをそれぞれ受け、それに応答してこの要求関連のデータパケットのサーチおよび同パケットへの空きページ割当てをメモリ割当て管理ユニット６１′に行わせる。空きページがある場合は、第１０Ｃ図のテーブルの３行目に書き込んである利用可能なパケット番号にそのページが割り当てられる。このテーブルは、第７Ｃ図のテーブルと同様のやり方でメモリ割当て管理ユニットに維持される。また、第１０Ｃ図には、このテーブルによる各ページ要求サーチの期間の空きページ特定を容易にするために、メモリの各空きページを空き表示「Ｆ」で示してある。第１０Ｃ図のテーブルは外付けバッファメモリ３４′に３２ページを想定しているほかに、各パケット番号に物理的ページ位置（すなわちＣ_K）が１つだけ割り当てられている点において上述の実施例と大きく異なっている。この点は、データパケットの各々を割当てずみのバッファメモリの１つのページに全部蓄積できるようにするという方針に沿ったものである。ホストプロセッサがパケット番号付与ユニット６２′に要求Ｒ_Tiを発すると、このパケット番号付与ユニットはページ要求信号をメモリ割当て管理ユニット６１′に送り、これに応答してこのユニット６１′は最初の空き表示「Ｆ」を見出すように第１０Ｃ図のテーブルの２行目をサーチする。最初の空き表示「Ｆ」が見出されると、その空き番号を記入した列と同じ列の３行目に利用可能なパケット番号を書き込む。空き表示は次に検出され、ページ要求受入れ信号がパケット番号付与ユニット６１′に伝送される。これに応答して、パケット番号付与ユニット６１が付与ずみのパケット番号をデータ線５３Ａに送出し、これを通じてパケット番号はＣＰＵインタフェースユニット３０内の送信割込み蓄積レジスタに伝送される。ホストプロセッサはこの要求を直ちに読み出し付与ずみのパケット番号を得る。メモリ割当て管理ユニット６２′が第１０Ｃ図のテーブルのサーチにおいてバッファメモリ３４′内に空きページを全く見出さなかった場合は、ページ要求拒否信号がパケット番号割当てユニット６１′に送られ、これに応答してユニット６1′がインタフェースユニット３０内の送信割込み蓄積レジスタに無効パケット番号を送る。ホストプロセッサは、このレジスタを読み出して、バッファメモリが送信データパケットの蓄積に現在使えないこと、したがってＭＭＵ割込みの発生を待つ必要があることを確認する。ページ要求拒否信号の送信のあと、ページ割当て管理ユニット６２′は第１０Ｃ図のテーブルの２行目のサーチを空き表示を見出すまで継続する。空き表示が見出された時点で、利用可能なパケット番号に対応のページが割り当てられ、パケット番号付与ユニットが付与ずみの（有効な）パケット番号をデータ線５３Ａを通じてＭＭＵ割込み蓄積レジスタに送る。割込み発生器がこのレジスタを読み出し、それに応答してホストプロセッサへのＭＭＵ割込みを発生し、バッファメモリ３４′内のデータ蓄積スペース要求に対しパケット番号が付与されたことを知らせる。媒体アクセス制御ユニットが要求Ｒ_Rjをパケット番号付与ユニット６２′に発した場合は、パケット番号付与ユニットがページ要求信号をメモリ割当て管理ユニット６１′に送る。ページ割当てユニット６１′は空きページをサーチし、それが見出されれば、要求Ｒ_Tiを満たしたのと同じやり方でページ割当てを行う。その結果、パケット番号がＭＡＣインタフェースユニット３１内の受信割込み蓄積レジスタに送られ、媒体アクセス制御ユニットに読み出される。しかし、空きページがなければ、メモリ割当て管理ユニットは空きページのサーチを継続せず、したがって、入来データパケットは失われる。第１の実施例のメモリ管理ユニットの場合と同様に、割当てずみのページの解放は、ホストプロセッサまたは媒体アクセス制御ユニットからページ割当て管理ユニット６２′に、第７図の通信コントローラに関連して前述したとおりの対応パケット番号と同期した解放Ｆ（Ｎ_Ti）、Ｆ（Ｎ_Rj）を送ることによって行う。解放のあとは、バッファメモリ３４′内の解放ずみの各ページは、第１０Ｃ図のテーブルの各対応ページ書込み位置に空き表示「Ｆ」を保ち続ける。データパケットウィンドウＷ_CPUおよびＷ_MACに対する書込みおよび読出しの際は、リニアアドレスは上述のとおり物理的アドレスに変換しなければならない。アドレス変換ユニット６０′で行われるアドレス変換処理は第１０Ｂ図のアドレス変換テーブルを用いる。このテーブルは機能的には第７Ｂ図のアドレス変換テーブルと類似である。必要なデータ転送を達成するために、ユニット６０′および６１′の間に図示のとおり書込み線６５およびデータ線６６を設ける。第１０Ｂ図のテーブルのデータはすべて第１０Ｃ図のテーブルから得られたものであり、第１０Ｃ図のテーブルはページ割当てが新たに行なわれる度ごとのアドレス変換テーブルの更新、およびメモリ割当て管理ユニット６１′内のページ解放動作に使われる。アドレス変換ユニット６０′をインプリメントする手段としては、テーブルを用いる代わりに、Ｃ_K＝Ｎ_Tiなどの単純な１対１恒等式をリニアアドレス・物理的アドレス変換の達成のために使うことができる。この代替的手法は第１０Ｂ図のテーブルの使用を不要にし、第１０Ｃ図のテーブルを第３行の除去を可能にして著しく単純化する。第１０Ａ図に示すとおり、各リニアアドレスＡ_Ti（およびＡ_Rj）は１１ビットから成り、第２の実施例のメモリ管理ユニット内でデータパケットの中の特定のデータバイトの物理的位置を表示する。バッファメモリ内のページはこれらリニアアドレスでは特定されない。送信データパケットについては、アドレス変換処理は、（ｉ）パケット番号および第１０Ｂのアドレス変換テーブル（または式Ｃ_K ＝Ｎ_Ti）を用いてパケット番号Ｎ_Tiを「飛行中に」パケット番号Ｎ_Ti付与ずみの５ビット物理的アドレス構成部分Ｃ_Kに変換し、（ii）１１ビットアドレス構成部分Ａ₂を表わす１１ビットリニアアドレス構成部分Ａ_Tiを出力線５６に同時に通過させることによって行う。出力として得られる１６ビットの物理的アドレスＡ_Ti′＝｛Ｃ_K，Ａ_Ti｝はバッファメモリ３４のアドレスに供給され、対応データパケットのバイトの書込みおよび読出しを容易にする。上述のアドレス変換処理は受信データパケットＤ_Rjの場合、すなわち各１１ビットのリニアアドレスＡ_Rjを１６ビットの物理的アドレスＡ_Rj＝｛Ｃ_K，Ａ_Rj｝に変換したのと同様に行われる。上述の実施例の通信コントローラはそれぞれ送受信パケット番号待ち行列３２および３３からの空き信号および非空き信号を検出してホストプロセッサへの送信割込みおよび受信割込みを生ずる。この技術を用いて、送信パケット番号待ち行列３２全体が空きのときだけ送信割込みを発生し、受信パケット番号待ち行列３３に少なくとも１つのパケット番号があればいつでも受信割込みを発生する。しかし、ある用途には、データパケット送信の度ごと、または特定の記録または伝送中のデータパケット列のデータを構成する所定数（Ｍ）のデータパケット送信の終了の度ごとに、送信割込みを発生することが望ましい場合または要求される場合があろう。受信割込みの発生は、送信割込みと違いほとんどあらゆる用途において、データパケットの受信ごとに求められる。これは、後続のデータパケット受信がいつ起こるか、また実際にそれが起こるのかどうか不確かであるからである。上述の柔軟な送信割込み発生機能のほかに、対応パケット番号のバッファ蓄積が、送信ステータス監視動作用のシステムメモリ内のソフトウェアベースのパケット番号待ち行列維持の必要を回避するために求められよう。この目的の達成のための送信割込み発生機構のいくつかを次に述べる。第１１図にこの発明の通信コントローラの第３の実施例を示す。この通信コントローラ３″の主な構成要素はすべて第７図図示のものと同一である。第１１図に示したものの主要な相違点は、第１のパケット番号待ち行列３２′が機能的に独立なＦＩＦＯ蓄積ユニット３２Ａ′を有し、このユニットが機能的に独立なＦＩＦＯ蓄積ユニット３２Ｂ′の挿入蓄積位置に接続されていることだけである。送信パケット番号待ち行列３２′の第１の除去位置はマルチプレクサＭ₁の第１の入力に線４７′により接続されている。ＦＩＦＯ蓄積ユニット３２Ｂ′の除去蓄積位置は送信パケット番号待ち行列３２′の除去位置を提供し、送信ステータス監視動作中に必要に応じてホストプロセッサにパケット番号を供給するために、線７０によりＣＰＵインタフェースユニット３０に接続される。媒体アクセス制御ユニットへの送信割込みを発生するために（すなわち、送信データパケットのアンロードを始めるために）、ＦＩＦＯ蓄積ユニット３２Ａ′の「空きなし」ポートは線４５Ａ′によりＭＡＣインタフェースユニット３１に接続される。同様に、ホストプロセッサ（ＣＰＵ）への送信割込みを発生するために、ＦＩＦＯ蓄積ユニット３２Ｂ′の「空きなし」ポートは線４５Ｂ′によりＣＰＵインタフェース３０に接続される。この発明のこの側面による送信割込み発生機構のより明確な理解のために、通信コントローラ３″内のパケット番号待ち行列の実施例を示す第１１Ａ図を参照されたい。送信パケット番号待ち行列３２Ａ′は、第１１図に示した方法で構成した一対のディスクリートなＦＩＦＯ蓄積レジスタユニットとしてインプリメントできるが、より効率の高い手法が第１１Ａ図に示してある。とくに、蓄積の深さ１８の単一のＦＩＦＯ蓄積ユニットが、単一の挿入位置と第１および第２の除去位置とをもつ送信パケット番号待ち行列を機能的にエミュレートするポインタ制御システム７２を用いてアドレスされる。図示のとおり、ポインタ制御システム７２は、それぞれ割込み信号ＷＰ_1Tと読出し信号ＲＰ_1TおよびＲＰ_2Tとに応答して、ポインタＰ_1T,Ｐ_2TおよびＰ_3Tを発生する。書込み信号ＷＰ_1Tはホストプロセッサ（ＣＰＵ）により発生され、ポインタＰ_1Tを動かす（進める）ためにポインタ制御ユニット７２に供給される。この動作により、ポインタＰ_1Tは各時間ごとに挿入位置を指定（すなわちアドレス）し、それら位置で送信パケットロード動作の終了後ホストプロセッサにより各パケット番号Ｎ_TiがＦＩＦＯ蓄積ユニット７１に書き込まれるようにすることができる。書込み信号ＲＰ_2Tは媒体制御ユニットにより発生され、ポインタＰ_2Tを動かすためにポインタ制御ユニット７２に供給される。この動作により、ポインタＰ_2Tは各瞬間ごとに第１の除去位置を指定し、第１１図図示のとおり各パケット番号の読出しおよびマルチプレクサＭ₁への供給が行われるようにすることができる。各パケット番号が送信待機中の次のデータパケット番号に対応していることに注目されたい。一方、読出し信号ＲＰ_3Tはホストプロセッサにより発生され、ポインタＰ_3Tの移動のためにポインタ制御ユニット７２に供給される。この動作により、ポインタＰ_3Tは各瞬間ごとに第２の除去位置を指定し、図示のとおり各パケット番号Ｎ_Ti-δ_2TがＣＰＵインタフェースユニット３０に読み出されるようにすることができる。パケット番号が送信待ち行列の第２の部分（すなわちポインタＰ_2TおよびＰ_3T の間）にあるとき「空きなし」信号を発生するために、演算ユニット７３および比較器ユニット７４が備えてある。動作の際は、演算ユニット７３がポインタＰ_T3 およびＰ_T2を比較し（すなわちδ_2T＝Ｐ_3T−Ｐ_2Tを計算する）、この値δ_2Tを比較器ユニット７４に供給する。図示の実施例においては、ポインタＰ_1T，Ｐ_2T およびＰ_3Tはいずれも５ビットのワードである。送信待ち行列の第２の部分が空きでないことを示すδ_2T≠０の場合は論理値「１」が発生し、それ以外の場合は論理値「０」が発生する。比較器ユニット７４の出力はＣＰＵインタフェースユニット３０の割込み発生回路７５に供給される。比較器ユニット７４の出力が論理値「１」のときだけ、ホストプロセッサへの送信割込みが発生される。図示のとおり、第２の除去位置におけるパケット番号Ｎ_Ti-δ_2TがＣＰＵインタフェースユニット３０により読み出される。第１１Ａ図に示すとおり、受信パケット番号待ち行列３３は蓄積の深さ１８の単一のＦＩＦＯ蓄積ユニット８０を含む点において従来型のものである。ＦＩＦＯ蓄積ユニット８０は１つの挿入位置と、１つの除去位置と、１つの空きなし信号ポートとを備える。ポインタ制御ユニット８１は書込み信号ＷＰ_1Rおよび読出信号ＲＰ_2Rにそれぞれ応答してポインタＰ_1RおよびＰ_2Rを生ずる。書込み信号ＷＰ_1RはＭＡＣインタフェースユニット３１により発生され、ポインタを動かす（すなわち進める）ためにポインタ制御ユニット８１に供給される。この動作により、ポインタＰ_1Rは各瞬間ごとに、挿入位置を指定し、各パケット番号Ｎ_Rjが媒体アクセス制御ユニットによって受信パケットロード動作終了後にＦＩＦＯ蓄積ユニット８０に書き込まれるようにすることができる。一方、読出信号ＲＰ_2Rはホストプロセッサにより発生され、ポインタＰ_2Rを動かすためにポインタ制御ユニット８１に供給される。この動作によって、ポインタＰ_2Rは各瞬間ごとに、単一の除去位置を指定し、各パケット番号がそこからマルチプレクサＭ₂に供給され第１１図図示のとおりＣＰＵインタフェースユニット３０により読み出されるようにすることができる。それら各パケット番号がホストプロセッサによるアンロードを待機中の次の受信データパケットに対応することに注目されたい。パケット番号が受信パケット待ち行列の中（すなわち、ポインタＰ_1RおよびＰ_2R の間でアドレスされた位置）にあるとき「空きなし」信号を発生するために、演算ユニット８２および比較器ユニット８３が備えられている。動作の際には、演算ユニット８２がポインタＰ_2RおよびＰ_1Rを比較し（すなわち、δ_2R＝Ｐ_2R− Ｐ_1Rを計算し）、この値δ_2Rを比較器８３に供給する。図示の実施例ではポインタＰ_1RおよびＰ_2Rはともに５ビットのワードである。送信待ち行列の場合と同様に、受信待ち行列が空きではないことを表わすδ_2R≠であれば、論理値「１」が発生され、それ以外の場合は論理値「０」が発生される。比較器８３の出力は割込み発生回路７５に図示のとおり供給される。比較器８３の出力が論理値「１」のときだけ、ホストプロセッサへの受信割込みが発生される。図示のとおり、受信待ち行列３３の単一の除去位置におけるパケット番号Ｎ_Rj-δ_2RがＣＰＵインタフェースユニット３０に供給され、ホストプロセッサに読出し可能な受信パケット番号蓄積レジスタ（図示してない）に蓄積される。第１１Ａ図に示し上に述べてきた送信待ち行列構成により、各パケット番号につき送信割込みが自動的に発生され、それら各パケット番号がホストプロセッサに、システムメモリ内の発送ずみパケット番号｛Ｎ_Ti｝の列の蓄積を要することなく、アクセス可能になる。図示していないが、送信パケット番号待ち行列のポインタ制御システムは、第１１図に図示のとおり線４５Ａ′を通じてＭＡＣインタフェースユニット３１に供給される「空きなし」信号を発生する上述の型の演算ユニットと比較器ユニットとを含む。ホストプロセッサ割込み発生により大きい柔軟性を与え、とくに特定数のデータパケットの送信後に送信割込みを選択的に発生するために、第１１図および第１１Ａ図の通信コントローラを第１１Ｂ図に示すとおりさらに変形する。この変形実施例において、第１１Ｂ図の送信パケット番号待ち行列３２′および受信パケット番号３３は第１１Ａ図に示したものと同じであり、後述の送信パケット番号待ち行列３１″に軽微な変形を加えただけである。より詳細に述べると、第１１Ｂ図におけるＦＩＦＯ蓄積ユニット７１′の各蓄積位置の長さは第１１Ａ図では５ビットであったのに対して６ビットである。対応送信データパケットの送信ののち「送信割込み」の発生をコード化するために、最上位から６番目のビットが供給される。図示の実施例では、ＣＰＵインタフェースユニット３０′へのコード化パケット番号｛Ｎ_Ti｝の流れを生ずるために、付与ずみの各５ビットのパケット番号Ｎ_Tiに、ホストプロセッサが割込み発生ビット（例えば「１」）または割込み発生なしビット（例えば「０」）のいずれかを付加する。送信割込み発生のためにどのパケット番号をコード化するかは、例えば、各特定の記録または伝送すべきパケット列の既知の長さに基づいて決定する。このように、送信メッセージが５つのデータパケットを含む場合は、５番目の（すなわち最後の）データパケット番号Ｎ_T4だけを特定のデータパケット列の送信の終了とともに送信割込みの発生のためにコード化すればよい。この例では、送信待ち行列３３′に送出され蓄積されたパケット番号列は、例えば｛000000，0000 01，000010，000011，100101｝となる。パケット番号Ｎ_T4の割込み発生ビットの検出に伴ってホストプロセッサに発せられる送信割込みは、この特定のデータパケット列が送信されたことをホストプロセッサに知らせるものである。第１１Ｂ図に示すとおり、ＣＰＵインタフェースユニット３０′もいくつかの重要な点においてＣＰＵインタフェースユニット３０とは異なっている。まず、最上位（ＭＳＢ）から６番目のビットを比較する比較器ユニット８５が備えられ、「第２の除去位置」でのパケット番号Ｎ_Ti-δ_2Tの６番目のビットが割込み発生表示の「１」かまたは「０」かを判断していることである。第６ビット比較器出力からのパケット番号Ｎ_Ti-δ_2Tの６ビット全部がホストプロセッサにより読出し可能である。比較器ユニット７４および８３の出力は図示のとおり割込み発生器８６に供給される。受信パケット番号待ち行列８０の単一の除去位置から読み出された５ビットのパケット番号Ｎ_Rj-δ_2Rもホストプロセッサに読出し可能である。ＣＰＵインタフェースユニット３０′が、第２の部分の送信待ち行列内のパケット番号の第６ビットの中に割込み発生ビット（すなわち論理値「１」）を見出すまで送信パケット番号待ち行列７１′を順次にサーチできるようにするために、読出ポインタ（Ｐ₃）シーケンサ８７が備えてある。図示のとおり、読出しポインタシーケンサは２つの入力、すなわち比較器７４の出力および第６ビット比較器ユニット８５の出力の２つの供給を受ける。読出ポインタシーケンサ８７の出力は論理ＯＲゲート８８の第１の入力に供給される。送信ステータス判断のための読出し信号Ｒ_STがＯＲゲート８８の第２の入力に供給される。ＯＲゲート８８の出力は読出しパルス信号ＲＰ_3Tであり、ポインタＰ_3Tの動きの選択的制御のためにポインタ制御ユニット７２に供給される。読出しポインタシーケンサ８７は次のとおり動作する。このシーケンサ８７の出力は、（ｉ）δ_2Tが「０」に等しくない（送信待ち行列の第２の部分が空きでないことを示す）とき、および（ii）第６ビット比較器ユニット８５の出力が「０」であるときだけ論理値「１」になる。このような条件の下では、読出しポインタＰ₃は送信パケット番号待ち行列７１′を通じて順次に進む。この動作は、読出しパルス信号ＲＰ_3TをＯＲゲート８８によりポインタ制御ユニット７２に順次供給することによって達成する。この期間は、ＣＰＵインタフェースユニット３０′は送信ステータス読出し信号Ｒ_STを論理「０」に維持する。第６ビット比較器８５の出力が、ポインタＰ₃指示中のパケット番号に割込み発生ビットのあることを示す「１」である場合は、読出しポインタシーケンサ８７はシーケンス動作を止め、ホストプロセッサへの送信割込みが割込み発生ユニット８６から発生される。この状態におけるポインタＰ₃の位置が割込みコード化を受けたパケット番号読出し位置である第２の除去位置を定義し、バッファメモリ３４内の対応データパケットから、送信ステータスデータを読み出すのに使える。この送信割込みが、特定の記録またはパケット列関連のデータパケットが支障なく送信されたことの確実な表示であることに注目されたい。また、パケット番号待ち行列７１′の第２の部分が空きであるときはいつでもδ_2T＝０であり、したがって読出しポインタシーケンサ８７はシーケンス動作を止める。送信待ち行列の発生の際にはパケット番号待ち行列７１′の中の各パケット番号の上位から６番目のビットだけを考慮するが、媒体アクセス制御ユニットはパケット番号Ｎ_Ti′の下位５ビットだけを考慮すればよい。したがって、この発明のこの特定の実施例では、各パケット番号の第６ビットを、媒体アクセス制御ユニットはその動作中無視することができる。この発明の第１，第２および第３の実施例の通信コントローラの詳細な説明を完結させるために、媒体アクセス制御ユニットについて述べる。媒体アクセス制御ユニット２は、それ自体が達成する通信制御機能についての説明により最もよく説明できる。しかし、媒体アクセス制御ユニットの制御動作の理解はＣＳＭＡ／ＣＤプロトコルをより完全に理解することによって達成できる。ＣＳＭＡ／ＣＤプロトコルでは、通信媒体を通じて送出または伝送できる「データパケット」の型は１つだけである。この機構におけるデータパケットの送信フォーマットを第８Ｂ図に示す。図示のとおり、データパケット送信フォーマットは共通の通信チャネルに送出されたオクテット列から成る。この送信フォーマットによると、７つのオクテットを通信チャネル経由でまず送信する。これら７つのオクテットはプリアンブルとして作用し、各データステーションの媒体アクセス制御ユニットをデータパケット受信中か否かの判断のための「検出」モードに導く。次のオクテットはフレームデリミターの始まり（ＳＦＤ）である。付に、データパケットの宛先アドレスを表示する２つまたは６つのオクテットが順次送信される。各データステーションの媒体アクセス制御ユニットはこのデータを処理して、この宛名アドレスが自己のアドレスと同一か否かを判断する。同一でなければ各データステーションはアイドル状態に戻る。パケットの宛先のデータステーションではそのステーション内の媒体アクセス制御ユニットが後続のオクテットを次のとおり処理する。すなわち、次の２つまたは６つのオクテットは送信元のアドレスを定義し、その媒体アクセス制御ユニットにより判断されて蓄積される。その次の２つのオクテットはデータパケットの長さまたはカウントを定義する。その後は、各後続オクテットはデータパケットの中のバイトを含む。これらデータバイトの最後に４つのオクテットがパケットチェック（すなわちＣＲＣ）シーケンスとして送信される。図示の実施例の通信コントローラの構成および機能を上に述べてきたので、この通信コントローラの動作をデータ送信および受信の両モードにおけるデータパケットのローディングおよびアンローディングに関連してここで述べるのが適切であろう。この動作説明は第１，第２および第３の実施例に同様にあてはまるが、第７図の通信コントローラを図示の便宜上選んで示してある。第５Ａ，７，８Ａおよび１１Ａ図を参照して、送信パケットをホストプロセッサによりバッファメモリ３４にロードする動作を説明する。第１２Ａ図に示すとおり、データパケットのロード動作の第１段階ではホストプロセッサがメモリ管理ユニットからの特定数のページの割当てを要求する。この要求Ｒ_Tiは、要求ページ数が割り当てられ付与ずみのパケット番号がホストプロセッサに発せられるまで継続する。次に、付与ずみのパケット番号がメモリ管理ユニットのパケット番号入力ポートに書き込まれる。次に、パケットバイトカウントがパケットウィンドウＷ_CPUの第３および第４のバイト位置に書き込まれる。次に、パケットＤ_Tiのデータバイトがシステムメモリ内の送信データ待ち行列からコピーされウィンドウＷ_CPUの第５のデータバイト蓄積位置を開始点として蓄積される。バッファメモリ３４へのデータパケットのロード動作ののち、ホストプロセッサは送信データパケットのロードに用いたパケット番号を送信データパケット番号待ち行列３２の蓄積位置に挿入する。ホストプロセッサはこのあと定常動作に戻り、送信割込みの発生まで、ロード動作を済ませたばかりのパケット番号について何らの処理も行わない。第１２Ｂ図にはバッファメモリからの送信データパケットのアンロードに係わる動作が示してある。媒体アクセス制御ユニットは、それ自身がデータパケット受信モードにないときは、第１のＦＩＦＯ蓄積ユニット（すなわち送信パケット番号待ち行列）３２の除去蓄積位置にパケット番号があればバッファメモリ３４からの送信データパケットをアンロードできる。この条件に合致するか否かを判断するために、ＦＩＦＯ蓄積装置３２′から線４５経由でＭＡＣインタフェースユニット３１に伝送されてきた「空き」信号をチェックしてその値を決定する。この値が論理値「０」であればＦＩＦＯ蓄積ユニット３２に少なくとも１つのパケット番号Ｎ_Tiがあり、「１」であればＦＩＦＯ蓄積ユニットは空きであり送信パケットアンロード動作は不可能である。これに応答して、媒体アクセス制御ユニットはＦＩＦＯユニット１２の除去蓄積位置からパケット番号をまず読み出す。このパケット番号はメモリ管理ユニットのパケット番号入力ポートに伝送され、蓄積ずみのデータパケット対応の物理的アドレスを発生する。次に、メモリアクセスウィンドウＷ_MAC内の第３および第４のバイト蓄積位置のバイトカウントが媒体アクセス制御ユニットにより読み出され蓄積される。このバイトカウントが、蓄積ずみのパケットのデータバイトの読出しのために必要なリニアアドレスのリニア長を示す。次に、蓄積ずみのデータバイトがメモリアクセスウィンドウＷ_MACからバイトカウント指定の長さのリニアアドレス発生により読み出される（コピーされる）。これらアンロードされたデータバイトは通常は通信媒体経由で送信される。送信が支障なく行われれば、アンロードされ送信されたデータパケットに割り当てられていたページを媒体アクセス制御ユニットが解放する。代替的には、送信「通過」ステータスバイトをホストプロセッサへのウィンドウＷ_MACの第１および第２のバイト位置に書き込むこともできる。第１のＦＩＦＯ蓄積ユニット３２が空きであれば、この状態を表わす信号がユニット３２からＣＰＵインタフェースユニットに送られ、この信号がホストプロセッサへの送信割込みの発生に用いられる。この割込みは、ホストプロセッサに、システムメモリからの送信データパケットをバッファメモリにロードできること、およびその時点に至る送信はすべて完結していることを知らせる作用をもつ。第１３Ａ図を参照して、バッファメモリ３４への受信データパケットのロード動作を述べる。入来データパケットが受信中であるとの表示があると、媒体アクセス制御ユニットはメモリ管理ユニットに対し割当メモリの最初のページおよび付与パケット番号の要求Ｒ_Rjを発する。割当てに支障があれば入来パケットは受信され得ない。割当てに支障がなければ、付与ずみのパケット番号は一時的に蓄積され、メモリアクセスウィンドウＷ_MACにその５番目のバイト位置を開始点として２５２バイトまでのデータバイトを書き込むのに使われる。後続の入来バイトがなければ、受信データ確認のために誤りチェッキング（ＣＲＣ）コードが用いられ、その確認動作に基づき、受信ステータスバイトがメモリアクセスウィンドウＷ_MACの第１および第２のバイト位置に書き込まれる。また、バイトカウントがメモリアクセスウィンドウの第３および第４のバイト位置に書き込まれる。最後に、受信パケット番号が第２のＦＩＦＯ蓄積ユニット３３の挿入位置に書き込まれ、ホストプロセッサへの受信割込みが第２のＦＩＦＯ蓄積ユニット３２から線４６経由でＣＰＵインタフェースユニット３０に伝送されてきた「空きなし」信号により発生される。後続の入来バイトが受信中であれば、メモリアクセス制御ユニットは、同じ付与ずみのパケット番号を用いて、バッファメモリの第２の空きページの要求を出す。この第２のページが割り当てられると、上記後続のデータバイトがその新しいページに書き込まれる。ページ要求および割当て処理とデータバイト蓄積処理は、入来データパケットの蓄積のために、必要に応じて８回にわたり繰り返される。受信データ（ＣＲＣ経由）の有効性チェックおよび受信ステータスデータおよびバイトカウントデータのメモリアクセスウィンドウＷ_MACの初めの四つのバイト位置への書込みのあと、パケット番号は第２のＦＩＦＯ蓄積ユニット３３の挿入位置に書き込まれ、ホストプロセッサへの受信割込みが上述のとおり発生される。ＣＲＣが無効であった場合は、あるいはいかなる蓄積要求も拒否された場合は、付与ずみのパケット番号関連の割当てページはすべて解放される。第１３Ｂ図を参照して受信データパケットのアンロード動作を次に述べる。受信割込みを受けると、ホストプロセッサは第２のＦＩＦＯ蓄積ユニット３３の除去位置からパケット番号を読み出す。受信パケット番号はマルチプレクサＭ₂にも供給される。次に、受信ステータスデータがウィンドウＷ_CPUの第１および第２のバイト位置から読み出される。この受信ステータスデータに関連データパケットがアンロードに値することが示されている場合は、バイトカウントがウィンドウＷ_CPUの第３および第４のバイト位置から読み出され蓄積される。次に、バッファメモリ３４の第５のバイト位置からこのバイトカウントの指示するバイト位置に至るバイト位置からパケットのデータバイトが読み出される。ホストプロセッサはそのあと解放コマンドＦ（Ｎ_Rj）を発し、パケット番号Ｎ_Rjへの割当てページを解放する。この発明の上述の実施例において、送信および受信パケット番号待ち行列の蓄積ユニットはＦＩＦＯ蓄積ユニット３２および３３で構成した。しかし、適宜変形を加えた他の型の蓄積装置でも良好な性能を保って使うことができるものと期待される。上に図示し述べてきた特定の実施例はデータ通信技術の広い応用分野で有用であるが、ここに開示したこの発明の諸変形はこの発明関係の技術分野の当業者には想到されるであろう。それら変形はいずれも添付請求項記載のこの発明の範囲および真意に含まれるものと解釈されるべきものである。

───────────────────────────────────────────────────── 【要約の続き】号がパケット番号待ち行列に蓄積され、対応データパケットを蓄積した物理的アドレスを発生するための後続の読出しに供される。ホストプロセッサが決定するデータパケット送信の任意の所定回数の終了の度ごとにホストプロセッサへの送信割込みを自動的に発生する機構も併せて開示してある。この機構は第１および第２の除去位置をもつ送信パケット番号待ち行列を利用する。この機構は、各送信記録またはデータパケット列に関連したデータパケットの送信に伴って送信割込みを自動的に発生できるので有利である。

Claims

【特許請求の範囲】１．プロセッサとの間にインタフェースを形成可能であるとともに通信媒体へのアクセスのための制御手段を含む通信コントローラにおけるデータパケットバッファ方法であって、（ａ）前記通信コントローラと動作可能状態で結合され複数のデータページ蓄積位置を含むデータパケット蓄積手段を備える工程と、（ｂ）一つまたはそれ以上の前記データページ蓄積位置であって対応のパケット番号で特定される前記データページ蓄積位置に蓄積すべきデータパケットにパケット番号を付与する工程と、（ｃ）前記データパケットを一つまたはそれ以上のデータページ蓄積位置に蓄積する工程と、（ｄ）各々が一つの前記蓄積ずみのデータパケットに対応する一つまたはそれ以上の前記パケット番号を蓄積できるパケット番号待ち行列を前記通信コントローラの中で維持する工程と、（ｅ）前記パケット番号待ち行列の中に、前記工程（ｂ）で蓄積ずみのデータパケットに付与された前記パケット番号を蓄積する工程と、（ｆ）前記パケット番号待ち行列から前記パケット番号を読み出す工程と、（ｇ）前記データパケット蓄積手段から、工程（ｆ）において読みとられた前記対応パケット番号の特定する前記一つまたはそれ以上のデータページ蓄積位置に蓄積ずみの前記データパケットを読み出す工程とを含むデータパケットバッファ方法。２．工程（ｄ）において、前記パケット番号待ち行列が、各パケット番号の前記パケット番号待ち行列への挿入を可能にする挿入蓄積位置と各パケット番号の前記パケット番号待ち行列からの除去を可能にする除去蓄積位置とを含む複数の蓄積位置を有する請求項１の方法。３．工程（ｅ）が前記付与されたパケット番号を前記挿入蓄積位置に蓄積することを含み、前記工程（ｆ）が前記パケット番号を前記除去蓄積位置から除去することを含む請求項２の方法。４．工程（ｅ）がさらに（１）前記データパケットの蓄積に必要なデータページ蓄積位置の数を決定することと、（２）前記データパケット蓄積に必要な数の空きデータページ蓄積位置を割り当てることと、（３）前記割り当てられたデータページ蓄積位置の各々に前記パケット番号を付与することとを含む請求項３の方法。５．工程（ｃ）がさらに（１）前記付与されたパケット番号を、各々が一つまたはそれ以上の前記データページ蓄積位置に対応するひと組の物理的アドレスに変換することと、（２）前記物理的アドレスの組を、前記一つまたはそれ以上のデータページ蓄積位置へのアクセスのために前記データパケット蓄積手段に供給することとを含み、工程（ｇ）がさらに（３）前記付与されたパケット番号を、各々が一つまたはそれ以上の前記データページ蓄積位置に対応するひと組の物理的アドレスに変換することと、（４）前記対応する物理的アドレスの組を、前記一つまたはそれ以上のデータページ蓄積位置へのアクセスのために前記データパケット蓄積手段に供給することとを含む請求項３の方法。６．前記通信媒体に転送されるべき一つまたはそれ以上のデータパケットを蓄積できる第１のデータパケット待ち行列を前記プロセッサによる制御の下に維持することをさらに含み、前記工程（ｃ）がさらに（５）前記データパケットを、前記第１のデータパケット待ち行列から、前記物理的アドレスの対応する組により特定された前記一つまたはそれ以上のデータページ蓄積位置に転送することを含む請求項５の方法。７．工程（ｇ）がさらに（６）一つの前記データパケットを、前記物理的アドレスの対応の組が特定する前記一つまたはそれ以上のデータページ蓄積位置から前記通信媒体の転送のために前記制御ユニットに転送することを含む請求項６の方法。８．工程（ｇ）のさらにあとに（１）前記物理的アドレスの組を前記データパケット蓄積手段に供給することと、（８）前記制御手段からの送信ステータスデータを前記物理的アドレスの対応する組の特定する前記データページ蓄積位置に書き込むこととをさらに含む請求項７の方法。９．工程（７）および（８）のあとに（９）前記物理的アドレスの組を前記データパケット蓄積手段に供給することと、（１０）前記物理的アドレスの対応する組の特定する前記データページ蓄積位置に書き込まれた前記送信ステータスデータを読み出すこととをさらに含む請求項８の方法。１０．前記通信媒体から転送されてきた一つまたはそれ以上のデータパケットを含む第２のデータパケット待ち行列を前記プロセッサの制御の下に維持することをさらに含み、工程（ｃ）がさらに（５）前記データパケットを、前記制御ユニットから、前記物理的アドレスの対応する組の特定する一つまたはそれ以上のデータページ蓄積位置に転送することを含む請求項５の方法。１１．工程（ｇ）がさらに（６）一つの前記データパケットを、前記物理的アドレスの対応する組の特定する一つまたはそれ以上のデータページ蓄積位置から前記第２のデータパケット待ち行列に転送することを含む請求項１０の方法。１２．前記工程（ｃ）のあとに（７）前記物理的アドレスの対応する組を前記データパケット蓄積手段に供給することと、（８）受信ステータスデータを、前記制御手段から前記物理的アドレスの対応する組の指定する一つまたはそれ以上のデータページ蓄積位置に書き込むこととをさらに含む請求項１１の方法。１３．工程（７）および（８）のあとに（９）前記物理的アドレスの対応する組を前記データパケット蓄積手段に供給することと、（１０）前記物理的アドレスの対応する組の特定する一つまたはそれ以上のデータページ蓄積位置に書き込まれた前記受信ステータスデータを読み出すこととをさらに含む請求項１２の方法。１４．工程（ｃ）の期間中に（１）最小アドレス値から最大アドレス値の範囲のリニアアドレス値の一つの組を、前記データパケット蓄積手段に蓄積すべきデータパケットの各々につき発生することと、（２）前記付与されたデータパケット番号および前記リニアアドレスの組を、前記一つまたはそれ以上のデータページ蓄積位置を定義する前記物理的アドレスの対応する組の発生のために用いることとをさらに含む請求項３の方法。１５．工程（ｇ）の期間中に（１）最小アドレス値から最大アドレス値の範囲のリニアアドレス値の一つの組を、前記データパケット蓄積手段に蓄積すべきデータパケットの各々につき発生することと、（２）前記付与されたパケット番号および前記リニアアドレスの組を、前記一つまたはそれ以上のデータページ蓄積位置の物理的位置を定義する前記物理的アドレスの対応する組の発生のために用いることとをさらに含む請求項３の方法。１６．前記通信媒体に転送すべき一つまたはそれ以上のデータパケットを蓄積できる第１のデータパケット待ち行列を前記プロセッサによる制御の下に維持することを含み、工程（ｃ）がさらに（１）前記物理的アドレスの対応する組を前記データパケット蓄積手段に供給することと、（２）前記データパケットを、前記第１のデータパケット待ち行列から前記物理的アドレスの対応する組の特定する一つまたはそれ以上のデータページ蓄積位置に転送することとを含み、工程（ｇ）がさらに（３）前記物理的アドレスの対応する組を前記データパケット蓄積手段に供給することと、（４）一つの前記データパケットを、前記物理的アドレスの対応する組の指定する一つまたはそれ以上のデータページ蓄積位置から前記通信媒体への転送のために前記制御手段に転送することとを含む請求項１５の方法。１７．工程（ｇ）のあとに（５）前記物理的アドレスの対応する組を前記データパケット蓄積手段に供給することと、（６）前記制御手段からの送信ステータスデータを、前記物理的データの対応する組の指定する一つまたはそれ以上の前記データページ蓄積位置に書き込むこととをさらに含む請求項１６の方法。１８．工程（５）および（６）のあとに（７）前記物理的アドレスの対応する組を前記データパケット蓄積手段に供給することと、（８）前記物理的アドレスの対応する組の特定する前記一つまたはそれ以上のデータページ蓄積位置に書き込まれた前記送信ステータスデータを読み出すこととをさらに含む請求項１７の方法。１９．前記通信媒体から受信した一つまたはそれ以上のデータパケットを蓄積できる第２のデータパケット待ち行列を前記プロセッサによる制御の下に維持することを含み、工程（ｃ）がさらに（１）前記物理的アドレスの対応する組を前記データパケット蓄積手段に供給することと、（２）前記制御ユニットからの前記データパケットを前記物理的アドレスの対応する組の特定する前記一つまたはそれ以上のデータページ蓄積位置に転送することとを含み、工程（ｇ）が（３）前記物理的アドレスの対応する組を前記データパケット蓄積手段に供給することと、（４）一つの前記データパケットを、前記物理的アドレスの対応する組の指定する一つまたはそれ以上のデータページ蓄積位置から前記第２のデータパケット待ち行列に転送することとを含む請求項３の方法。２０．工程（ｇ）のあとに（５）前記物理的アドレスの対応する組を前記データパケット蓄積手段に供給することと、（６）前記制御手段からの受信ステータスデータを前記物理的アドレスの対応する組の指定する一つまたはそれ以上の前記データ蓄積位置に書き込むこととをさらに含む請求項１９の方法。２１．工程（５）および（６）のあとに（７）前記物理的アドレスの対応する組を前記データパケット蓄積手段に供給することと、（８）前記物理的アドレスの対応する組の指定する前記一つまたはそれ以上のデータページ蓄積位置に書き込まれた前記受信ステータスデータを読み出すこととをさらに含む請求項２０の方法。２２．プロセッサとの間にインタフェースを形成可能であるとともに通信媒体へのアクセスのための制御手段を含む通信コントローラにおけるデータパケットバッファ方法であって、（ａ）前記通信コントローラと動作可能状態で結合され一つまたはそれ以上の送信データパケットおよび一つまたはそれ以上の受信データパケットの蓄積のための複数のデータページ蓄積位置を含むデータパケット蓄積手段を備える工程と、（ｂ）一つの前記送信データパケット対応の送信パケット番号待ち行列に各々が蓄積された一つまたはそれ以上のパケット番号を蓄積できる送信パケット番号待ち行列を前記通信コントローラ内に維持する工程と、（ｃ）一つの前記受信データパケット対応の受信パケット番号待ち行列に各々が蓄積された一つまたはそれ以上のパケット番号を蓄積できる受信パケット番号待ち行列を前記通信コントローラ内に維持する工程と、（ｄ）一つまたはそれ以上の前記データページ蓄積位置に蓄積される各送信データパケットにパケット番号を付与し、前記対応の送信データパケットに付与された前記パケット番号により前記一つまたはそれ以上のデータページ蓄積位置を特定する工程と、（ｅ）前記対応の送信パケット番号の特定する一つまたはそれ以上のデータページ蓄積位置に一つの前記送信データパケットを蓄積する工程と、（ｆ）前記蓄積された送信データパケットに付与された前記パケット番号を前記送信パケット番号待ち行列に蓄積する工程と、（ｇ）一つまたはそれ以上の前記データページ蓄積位置に蓄積される各受信データパケットにパケット番号を付与し、前記対応の受信データパケットに付与された前記パケット番号により前記一つまたはそれ以上のデータページ蓄積位置を特定する工程と、（ｈ）前記対応の受信パケット番号の特定する一つまたはそれ以上のデータページ蓄積位置に一つの前記受信データパケットを蓄積する工程と、（ｉ）前記蓄積された受信データパケットに付与された前記パケット番号を前記受信パケット番号待ち行列に蓄積する工程と、（ｊ）一つの前記パケット番号を前記送信パケット番号待ち行列から読み出す工程と、（ｋ）工程（ｉ）で読み出された前記対応パケット番号の特定する前記一つまたはそれ以上のデータページ蓄積位置に蓄積された前記送信データパケットを前記データパケット蓄積手段から読み出し、前記読み出された送信データパケットを前記制御手段に供給する工程と、（ｌ）一つの前記パケット番号を前記受信パケット番号待ち行列から読み出す工程と、（ｍ）工程（ｌ）で読み出された前記対応パケット番号の特定する一つまたはそれ以上のデータページ蓄積位置に蓄積された前記受信データパケットを前記データパケット蓄積手段から読み出し、前記読み出された受信データパケットを前記第１のプロセッサに供給する工程とを含むデータパケットバッファ方法。２３．工程（ｂ）において、前記送信パケット番号待ち行列が前記送信パケット番号待ち行列への各パケット番号の挿入を可能にする第１の挿入蓄積位置と前記送信パケット番号待ち行列からの各パケット番号の除去を可能にする第１の除去蓄積位置とを含む複数の蓄積位置を有し、工程（ｃ）において、前記受信パケット番号待ち行列が前記受信パケット番号待ち行列への各パケット番号の挿入を可能にする第２の挿入蓄積位置と前記受信パケット番号待ち行列からの各パケット番号の除去を可能にする第２の除去蓄積位置とを含む複数の蓄積位置を有する請求項２２の方法。２４．工程（ｆ）が前記付与されたパケット番号を前記第１の挿入蓄積位置に蓄積することを含み、工程（ｊ）が一つの前記パケット番号を前記第１の除去蓄積位置から除去することを含む請求項２３の方法。２５．工程（ｉ）が前記付与されたパケット番号を前記第２の挿入蓄積位置に蓄積することを含み、工程（ｌ）が一つの前記パケット番号を前記第２の除去蓄積位置から除去することを含む請求項２４の方法。２６．工程（ｄ）がさらに（１）前記送信データパケットの蓄積に必要なデータページ蓄積位置の数を決定することと、（２）前記必要な数の空きデータページ蓄積位置を前記送信データパケットの蓄積のために割り当てることと、（３）前記対応のパケット番号を前記割り当てられたデータページ蓄積位置の各々に付与することとを含み、工程（ｇ）がさらに（１）前記受信データパケットの蓄積に必要なデータページ蓄積位置の数を決定することと、（２）前記必要な数の空きデータページ蓄積位置を前記受信データパケットの蓄積のために割り当てることと、（３）前記対応のパケット番号を前記割り当てられたデータページ蓄積位置の各々に付与することとを含む請求項２５の方法。２７．工程（ｅ）がさらに（１）前記付与されたパケット番号を、各々が前記一つまたはそれ以上のデータページ蓄積位置に対応する第１の物理的アドレスの組に変換することと、（２）前記対応の第１の物理的アドレスの組を、前記データパケット蓄積手段に、前記一つまたはそれ以上のデータページ蓄積位置にアクセスするように供給することとを含み、工程（ｈ）がさらに（３）前記付与されたパケット番号を、各々が前記一つまたはそれ以上のデータページ蓄積位置に対応する第２の物理的アドレスの組に変換することと、（４）前記対応の第２の物理的アドレスの組を、前記データパケット蓄積手段に、前記一つまたはそれ以上のデータページ蓄積位置にアクセスするように供給することとを含む請求項２６の方法。２８．前記通信媒体に転送されるべき一つまたはそれ以上の送信データパケットを蓄積できる送信データパケット待ち行列を前記プロセッサによる制御の下に維持することをさらに含み、工程（ｅ）がさらに（５）前記送信データパケットを、前記送信データパケット待ち行列から、前記対応の第１の物理的アドレスの組の決定する前記一つまたはそれ以上のデータページ蓄積位置に転送することを含む請求項２７の方法。２９．工程（ｋ）がさらに（６）前記対応の第１の物理的アドレスの組を前記データパケット蓄積手段に供給することと、（７）一つの前記送信データパケットを、前記対応の第１の物理的アドレスの組の特定する前記一つまたはそれ以上のデータページ蓄積位置から、前記通信媒体への転送のために前記制御手段に転送することとを含む請求項２８の方法。３０．工程（ｋ）がさらに（８）前記対応の第１の物理的アドレスの組を前記データパケット蓄積手段に供給することと、（９）前記制御手段からの送信ステータスデータを、前記対応の第１の物理的アドレスの組の指定する一つまたはそれ以上の前記データページ蓄積位置に書き込むこととを含む請求項２９の方法。３１．工程（８）および（９）のあとに（１０）前記対応の第１の物理的アドレスの組を前記データパケット蓄積手段に供給することと、（１１）前記対応の第１の物理的アドレスの組の特定する一つまたはそれ以上のデータページ蓄積位置に書き込まれた送信ステータスデータを読み出すこととをさらに含む請求項３０の方法。３２．前記通信媒体から転送されてきた一つまたはそれ以上のデータパケットを蓄積できる受信データパケット待ち行列を前記プロセッサによる制御の下に維持することをさらに含み、工程（ｈ）がさらに（５）前記受信データパケットを、前記制御ユニットから、前記対応の第２の物理的アドレスの組の特定する前記一つまたはそれ以上のデータページ蓄積位置に供給することを含む請求項２７の方法。３３．前記工程（ｋ）がさらに（６）前記対応の第２の物理的アドレスの組を前記データパケット蓄積手段に供給することと、（７）一つの前記受信データパケットを、前記対応の第２の物理的アドレスの組の特定する一つまたはそれ以上のデータページ蓄積位置から前記第２のデータパケット待ち行列への転送のために前記プロセッサに転送することとを含む請求項３２の方法。３４．工程（６）および（７）のあとに（８）前記対応の第２の物理的アドレスの組を前記データパケット蓄積手段に供給することと、（９）前記制御手段からの受信ステータスデータを前記対応の第２の物理的アドレスの組の特定する一つまたはそれ以上のデータページ蓄積位置に書き込むこととをさらに含む請求項３３の方法。３５．工程（８）および（９）のあとに（１０）前記対応の第２の物理的アドレスの組を前記データパケット蓄積手段に供給することと、（１１）前記対応の第２の物理的アドレスの組の特定する前記一つまたはそれ以上のデータページ蓄積位置に書き込まれた前記受信ステータスデータを読み出すこととをさらに含む請求項３４の方法。３６．前記付与されたパケット番号を前記対応の第１の物理的アドレスの組に変換することが（１）最小アドレス値から最大アドレス値の範囲の第１のリニアアドレスの組を、前記データパケット蓄積手段に蓄積すべき対応のデータパケットの各々について発生することと、（２）前記対応のパケット番号および前記対応の第１のリニアアドレスの組を用いて、前記一つまたはそれ以上のデータページ蓄積位置の物理的位置を定義する前記第１の物理的アドレスの組を発生することとを含む請求項２７の方法。３７．前記付与されたパケット番号を前記対応の第２の物理的アドレスの組に変換することが（１）最小アドレス値から最大アドレス値に至る範囲で、互いに連続するアドレス値の各対が固定のアドレス増分をもつ値を有する第２のリニアアドレスの組を、前記データパケット蓄積手段に蓄積すべき対応の受信データパケットの各々について発生することと、（２）前記付与されたパケット番号および前記対応の第２のリニアアドレスの組を用いて、前記一つまたはそれ以上のデータページ蓄積位置の物理的位置を定義する前記第２の物理的アドレスの組を発生することとを含む請求項３６の方法。３８．プロセッサとの間にインタフェースを形成できるとともに、一つまたはそれ以上のデータパケット蓄積用の複数のデータページ蓄積位置を含むデータパケット蓄積手段と動作可能状態で結合された通信コントローラであって、通信媒体にアクセスする制御手段と、前記データパケット蓄積手段を、前記プロセッサおよび制御手段の一方または両方によりアクセス可能なパケット番号を前記データパケット蓄積手段に蓄積されるべき各データパケットに付与することと、一つまたはそれ以上の前記データページ蓄積位置を前記蓄積されるべき前記データパケットの各々の蓄積のために割り当てることとにより、管理するメモリ管理手段と、前記プロセッサおよび前記データパケット蓄積手段の間で一つまたはそれ以上のデータパケットを転送するとともに、前記データパケット蓄積手段および前記制御手段の間で一つまたはそれ以上のデータパケットを転送するデータパケット転送手段と、各々が一つの蓄積されたデータパケットに対応する一つまたはそれ以上のパケット番号を蓄積するパケット番号待ち行列と、前記パケット番号待ち行列と前記制御手段および前記プロセッサの少なくとも一方との間でパケット番号を転送するとともに、前記メモリ管理手段を前記制御手段および前記プロセッサの少なくとも一方との間でパケット番号を転送する手段とを含む通信コントローラ。３９．前記パケット番号待ち行列が、前記パケット番号待ち行列への各パケット番号の挿入を可能にする第１の挿入蓄積位置と前記パケット番号待ち行列からの各パケット番号の除去を可能にする第１の除去蓄積位置とを含む複数の蓄積位置を有する請求項３８の通信コントローラ。４０．前記メモリ管理手段が前記データパケット蓄積に必要なデータページ蓄積位置の数を決定するデータページ決定手段と、前記必要な数の空きのデータページ蓄積位置を前記データパケットに動的に割り当てるデータページ割当て手段と、前記割り当てられた空きのデータページ蓄積位置の各々に前記対応のパケット番号を動的に割り当てるパケット番号割当て手段とを含む請求項３９の通信コントローラ。４１．前記付与されたパケット番号の各々を、各々が一つまたはそれ以上の前記データページ蓄積位置に対応し前記データパケット蓄積手段への供給時に前記一つまたはそれ以上のデータページ蓄積位置へのアクセスを提供する一組の物理的アドレスに変換する変換手段をさらに含む請求項３９の通信コントローラ。４２．前記物理的アドレスの組の各々が前記対応のデータパケットの各々に関するステータスデータの蓄積のための少なくとも１バイトを特定し、前記データパケット転送手段が前記ステータスデータを（ｉ）前記制御手段から前記少なくとも１バイトのメモリ蓄積へ、および（ii）前記少なくとも１バイトのメモリ蓄積から前記プロセッサヘ選択的に転送できる請求項４１の通信コントローラ。４３．（ｉ）蓄積すべき前記対応のデータパケットに付与された前記データパケット番号および（ii）蓄積すべき前記対応のデータパケットの各々への一組のリニアアドレスビットに基づきひと組の物理的アドレスを発生する物理的アドレス発生手段をさらに含み、前記物理的アドレスの組の各々が一つまたはそれ以上のデータページ蓄積位置に対応して前記データパケット蓄積手段への供給時に前記一つまたはそれ以上のデータページ蓄積位置へのアクセスを提供する請求項４０の通信コントローラ。４４．前記リニアアドレスビットの組が、最小アドレス値から最大アドレス値に至る範囲で、互いに連続するアドレス値の各対が固定のアドレス増分をもつ値を有する請求項４３の通信コントローラ。４５．前記リニアアドレスビットの組の最上位から第１の所定数のビットが前記データパケット蓄積手段の一つの前記データパケットページ位置に蓄積されるパケットデータの１ページを表示し、前記リニアアドレスビットの組の最下位から第２の所定数のビットが前記データパケット蓄積手段の前記データパケットページの各々に蓄積される前記パケットデータのページの各々に含まれるデータバイトの範囲を表示する請求項４４の通信コントローラ。４６．前記メモリ管理手段が前記データページ割当て手段と動作可能な状態で結合され、前記対応のパケット番号への割当てデータページ蓄積位置を、前記パケット番号との関連でなされる解放要求に応答して解放する解放手段をさらに含む請求項４０の通信コントローラ。４７．前記データページ決定手段が、受信データパケットの入来データの受信の進行中に、最初のページ要求および一つまたはそれ以上の追加のページ要求に応答できる請求項４０の通信コントローラ。４８．前記パケット番号待ち行列がＦＩＦＯ蓄積装置を含む請求項３８の通信コントローラ。４９．前記メモリ管理手段が前記データパケット蓄積手段の中の空きデータページ蓄積位置を前記データパケットの蓄積のために動的に割り当てるデータページ割当て手段と、前記対応のパケット番号を前記割り当てられた空きのデータページ蓄積位置に動的に付与するパケット番号付与手段とを含む請求項３８の通信コントローラ。５０．（ｉ）蓄積すべき前記対応のデータパケットに付与された前記データパケット番号および（ii）対応の前記蓄積すべきデータパケットの各々についての一組のリニアアドレスビットに基づき一組の物理的アドレスを発生する物理的アドレス発生手段をさらに含み、前記物理的アドレスの組の各々が一つまたはそれ以上のデータページ蓄積位置に対応して前記データパケット蓄積手段への供給時に前記一つまたはそれ以上のデータページ蓄積位置へのアクセスを提供する請求項４９の通信コントローラ。５１．前記リニアアドレスビットの組が最小アドレス値から最大アドレス値の範囲にありアドレス値の連続する各対の間が固定のアドレス増分である値を有する請求項５０の通信コントローラ。５２．前記リニアアドレスビットの組の最上位から第１の所定数のビットが前記データパケット蓄積手段の一つの前記データパケットページ位置に蓄積されるパケットデータの１ページを表示し、前記リニアアドレスビットの組の最下位から第２の所定数のビットが前記データパケット蓄積手段の前記データパケットページの各々に蓄積される前記パケットデータのページの各々に含まれるデータバイトの範囲を表示する請求項５１の通信コントローラ。５３．前記メモリ管理手段が前記データページ割当て手段と動作可能な状態で結合され、一つの前記パケット番号への割当てデータページを、前記パケット番号との関連でなされる解放要求に応答して解放する解放手段をさらに含む請求項５２の通信コントローラ。５４．（ｉ）蓄積すべき前記対応のデータパケットに付与された前記データパケット番号および（ii）対応の前記蓄積すべきデータパケットの各々についての一組のリニアアドレスビットに基づき一組の物理的アドレスを発生する物理的アドレス発生手段をさらに含み、前記物理的アドレスの組の各々が一つまたはそれ以上のデータページ蓄積位置に対応して前記データパケット蓄積手段への供給時に前記一つまたはそれ以上のデータページ蓄積位置へのアクセスを提供する請求項４０の通信コントローラ。５５．前記リニアアドレスビットの組が最小アドレス値から最大アドレス値の範囲にありアドレス値の連続する各対の間が固定のアドレス増分である値を有する請求項４３の通信コントローラ。５６．前記リニアアドレスビットの組の最上位から第１の所定数のビットが前記データパケット蓄積手段の一つの前記データパケットページ位置に蓄積されるパケットデータの１ページを表示し、前記リニアアドレスビットの組の最下位から第２の所定数のビットが前記データパケット蓄積手段の前記データパケットページの各々に蓄積される前記パケットデータのページの各々に含まれるデータバイトの範囲を表示する請求項４４の通信コントローラ。５７．プロセッサとの間でインタフェースを形成可能でありデータパケット蓄積手段と動作可能な状態で結合できるとともに、一つまたはそれ以上の送信データパケットおよび一つまたはそれ以上の受信データパケットを蓄積する複数のデータページ蓄積位置を含む通信コントローラであって、通信媒体にアクセスする制御ユニットと、前記データパケット蓄積手段に蓄積される前記送信および受信データパケットの各々に前記プロセッサおよび前記制御ユニットからアクセス可能なパケット番号を付与するとともに、蓄積されるべき前記送信データパケットおよび受信データパケットの各々に一つまたはそれ以上のデータページ蓄積位置を割り当てることによって前記データパケット蓄積手段を管理するメモリ管理手段と、一つまたはそれ以上の前記送信データパケットを前記プロセッサと前記データパケット蓄積手段との間および前記データパケット蓄積手段と前記制御ユニットとの間で転送するとともに、一つまたはそれ以上の前記受信データパケットを前記制御ユニットと前記データパケット蓄積手段との間および前記データパケット蓄積手段と前記プロセッサとの間で転送するデータパケット転送手段と、一つまたはそれ以上のパケット番号を、前記データパケット蓄積手段に蓄積された一つの送信データパケットに前記パケット番号の各々が対応する形で蓄積する送信パケット番号待ち行列と、一つまたはそれ以上のパケット番号を、前記データパケット蓄積手段に蓄積された一つの受信データパケットに前記パケット番号の各々が対応する形で蓄積する受信パケット番号待ち行列と、パケット番号を前記プロセッサと前記メモリ管理ユニットとの間で転送し、パケット番号を前記プロセッサと前記送信パケット番号待ち行列との間で転送し、パケット番号を前記制御ユニットと前記送信パケット番号待ち行列との間で転送し、パケット番号を前記制御ユニットと前記メモリ管理手段との間で転送し、パケット番号を前記制御ユニットと前記受信パケット番号待ち行列との間で転送し、パケット番号を前記受信パケット番号待ち行列と前記プロセッサとの間で転送するパケット番号転送手段とを含む通信コントローラ。５８．前記送信パケット番号待ち行列が、前記送信パケット番号待ち行列への各パケット番号の挿入を可能にする第１の挿入蓄積位置と前記送信パケット待ち行列からの各パケット番号の除去を可能にする第１の除去蓄積位置とを含む複数の蓄積位置を有し、前記受信パケット番号待ち行列が、前記受信パケット番号待ち行列への各パケット番号の挿入を可能にする第２の挿入蓄積位置と前記受信パケット待ち行列からの各パケット番号の除去を可能にする第２の除去蓄積位置とを含む複数の蓄積位置を有する請求項５７の通信コントローラ。５９．前記送信パケット番号待ち行列が第１のＦＩＦＯ蓄積装置を有し、前記受信パケット番号待ち行列が第２のＦＩＦＯ蓄積装置を有する請求項５８の通信コントローラ。６０．前記メモリ管理手段が前記データパケットの蓄積に必要なデータページの数を決定するデータページ決定手段と、前記必要数の空きデータページ蓄積位置を前記データパケットに動的に割り当てるデータページ割り当て手段と、前記対応のパケット番号を前記割り当てられた空きデータページ蓄積位置に動的に付与するパケット番号付与手段とを含む請求項５８の通信コントローラ。６１．前記付与されたパケット番号の各々を、各々が一つまたはそれ以上の前記データページ蓄積位置に対応し前記データパケット蓄積手段への供給時に前記一つまたはそれ以上のデータページ蓄積位置へのアクセスを提供する一組の物理的アドレスに変換する変換手段をさらに含む請求項５９の通信コントローラ。６２．前記物理的アドレスの各々が前記対応のデータパケットの各々に関するステータスデータの蓄積のための少なくとも１バイトを特定し、前記データパケット転送手段が前記ステータスデータを（ｉ）前記制御ユニットから前記少なくとも１バイトのメモリ蓄積へ、および（ii）前記少なくとも１バイトのメモリ蓄積から前記プロセッサへ選択的に転送できる請求項６１の通信コントローラ。６３．（ｉ）蓄積すべき前記対応のデータパケットに付与された前記データパケット番号、および（ii）蓄積すべき前記対応のデータパケットの各々への一組のリニアアドレスビットに基づき一組の物理的アドレスを発生する物理的アドレス発生手段をさらに含み、前記物理的アドレスの組の各々が一つまたはそれ以上のデータページ蓄積位置に対応して前記データパケット蓄積手段への供給時に前記一つまたはそれ以上のデータページ蓄積位置へのアクセスを提供する請求項５８の通信コントローラ。６４．前記リニアアドレスビットの組が最小アドレス値から最大アドレス値に至る範囲で、互いに連続するアドレス値の各対が固定のアドレス増分をもつ値を有する請求項６３の通信コントローラ。６５．前記リニアアドレスビットの組の最上位から第１の所定数のビットが前記データパケット蓄積手段の一つの前記データパケットページ位置に蓄積されるパケットデータの１ページを表示し、前記リニアアドレスビットの組の最下位から第２の所定数のビットが前記データパケット蓄積手段の前記一つのデータパケットページに蓄積される前記パケットデータのページの各々に含まれるデータバイトの範囲を表示する請求項６４の通信コントローラ。６６．前記メモリ管理手段が前記データページ割当て手段と動作可能な状態で結合され、一つの前記パケット番号への割当てデータページを、前記パケット番号との関連でなされる解放要求に応答して解放する解放手段をさらに含む請求項６０の通信コントローラ。６７．前記データページ決定手段が、受信データパケットの入来データの受信の進行中に、最初のページ要求および一つまたはそれ以上の追加のページ要求に応答できる請求項６０の通信コントローラ。６８．前記パケット番号待ち行列がＦＩＦＯ蓄積装置を含む請求項５７の通信コントローラ。６９．前記メモリ管理手段が前記データパケット蓄積手段の中の空きデータページ蓄積位置を前記データパケットの蓄積のために動的に割り当てるデータページ割当て手段と、前記対応のパケット番号を前記割り当てられた空きのデータページ蓄積位置に動的に付与するパケット番号付与手段とを含む請求項５７の通信コントローラ。７０．（ｉ）蓄積すべき前記対応のデータパケットに付与された前記データパケット番号、および（ii）対応の前記蓄積すべきデータパケットの各々についての一組のリニアアドレスビットに基づき一組の物理的アドレスを発生する物理的アドレス発生手段をさらに含み、前記物理的アドレスの組の各々が一つまたはそれ以上のデータページ蓄積位置に対応して前記データパケット蓄積手段への供給時に前記一つまたはそれ以上のデータページ蓄積位置へのアクセスを提供する請求項６９の通信コントローラ。７１．前記リニアアドレスビットの組が最小アドレス値から最大アドレス値の範囲にありアドレス値の連続する各対の間が固定のアドレス増分である値を有する請求項７０の通信コントローラ。７２．前記リニアアドレスビットの組の最上位から第１の所定数のビットが前記データパケット蓄積手段の一つの前記データパケットページ位置に蓄積されるパケットデータの１ページを表示し、前記リニアアドレスビットの組の最下位から第２の所定数のビットが前記データパケット蓄積手段の前記データパケットページの各々に蓄積される前記パケットデータのページの各々に含まれるデータバイトの範囲を表示する請求項７１の通信コントローラ。７３．前記メモリ管理手段が前記データページ割当て手段と動作可能な状態で結合され、一つの前記パケット番号への割当てデータページを、前記パケット番号との関連でなされる解放要求に応答して解放する解放手段をさらに含む請求項７２の通信コントローラ。７４．プロセッサとの間でインタフェースを形成できるとともに一つまたはそれ以上の送信データパケット蓄積用の複数のデータページ蓄積位置を含むデータパケット蓄積手段と動作可能状態で結合できる通信コントローラであって、通信媒体にアクセスする制御手段と、一つまたはそれ以上のパケット番号を、前記データパケット蓄積手段に蓄積された一つの送信データパケットに各々が対応する形で蓄積するとともに、前記プロセッサによるパケット番号の書込みを受ける挿入蓄積位置とパケット番号の読出しを行う第１および第２の除去蓄積位置とを含み、前記第１の除去蓄積位置における各パケット番号の読出しおよび前記制御手段への供給が可能であり、前記第２の除去蓄積位置における各パケット番号の読出しおよび前記プロセッサへの供給が可能である送信パケット番号待ち行列とを含む通信コントローラ。７５．前記送信パケット番号待ち行列が一つのパケット番号を各々が蓄積可能な複数の蓄積位置を有し、前記送信パケット番号待ち行列が前記挿入蓄積位置と前記第１および第２の除去蓄積位置にアドレスするポインタの位置を制御するポインタ制御手段と、前記第１および第２の除去蓄積位置の間に蓄積される少なくとも一つのパケット番号を表わす信号を発生する信号発生手段とをさらに含む請求項７４の通信コントローラ。７６．前記送信パケット番号待ち行列の中の前記蓄積位置の各々が送信割込み発生または送信割込み不発生のためにコード化された少なくとも１ビットを有するパケット番号を蓄積でき、前記第２の除去蓄積位置をアドレスするポインタを一つの前記送信割込み発生ビットが見出されるまで順次に動かすとともに前記送信割込み発生ビットの蓄積された蓄積位置で前記ポインタを止めるポインタシーケンス手段と、前記割込み発生ビットの各々が前記送信パケット番号待ち行列の中に見出されたときは前記プロセッサへの送信割込みを発生する送信割込み発生手段とをさらに含む請求項７５の通信コントローラ。７７．前記プロセッサおよび前記制御手段によりアクセス可能なパケット番号を前記データパケット蓄積手段に蓄積すべき前記送信データパケットの各々に付与し、一つまたはそれ以上のデータページ蓄積位置を蓄積すべき前記送信データパケットの各々に割り当てることにより前記データパケット蓄積手段を管理するメモリ管理手段をさらに含む請求項７４の通信コントローラ。