JPH08504986A - スキューを最少とするための方法並びに装置 - Google Patents

Abstract

(57)【要約】 ディジタル同期システム内のスキューを最少とするための方法並びに構成である。この構成はＮ個のドライバ回路を含み、その各々はＰ個のバッファユニットを有し、その各々は一つの入力と一つの出力とを有する。各々のドライバ回路は遅延δ₁，δ₂，δ₃，δ₄．．．δ_Nを有する。これらのバッファユニットに関して、Ｎ−１個のバッファユニットは予約されており、一方残りのバッファユニットＰ−（Ｎ−１）の入力は相互に並列に接続されている。予約されているバッファユニットは以下のように使用される：信号源から導かれた信号はＮ個のドライバ回路の各々の第一バッファユニットの入力に供給され、ここでこの信号は遅延を受ける。ドライバ回路からの一回遅延を受けた信号は従って、一度、そしてただ一度だけ残りのドライバ回路の各々の予約されたバッファユニットの中で遅延される。この手順は残りのＮ−１個のドライバ回路内の第一バッファユニットの出力上の各々の一度遅延を受けた信号に対して繰り返される。相互に時間遅延δ₁＋δ₂＋δ₃＋δ₄．．．＋δ_Nを受けた出力信号が各々のドライバ回路内のバッファユニットの出力に現れ、これらのバッファユニットの入力は互いに並列に接続されている。

Description

【発明の詳細な説明】 スキューを最少とするための方法並びに装置 産業上の利用分野 本発明は同期ディジタル式システム内でのスキューを最少とするための方法並 びに構成に関する。 更に詳細には、本発明は各々が入力並びに出力を有する多数のバッファユニッ トを含む第一の個数のドライバ回路に対して伝送される信号間での時間差が最少 となることを保証する方法並びに構成に関し、各々のドライバ回路はそれぞれ時 間遅延を有し、前記信号は信号源で生成された信号に応答して生成され、これは 各々のドライバ回路上のバッファユニットの入力に供給され、ここで前記信号源 からの信号はドライバ回路をその出力信号が前記信号源からの信号に関連して、 各々のドライバ回路での遅延の合計である全遅延を有するように通過させられて いる。 従来の技術 同期ディジタル式システムでは、マスタまたはシステムクロックが同期機能を 実行するこれらの回路に配分されている。これらの同期機能を相互に協調させる ために、重要なことは各々の機能素子がクロック線に接続されているが、そこで クロックパルスの傾斜面（flank）の狭い限定幅の間での変動が、その他の機能 素子内で生じる残りの配分されたクロックパルス上での対応する傾斜面の発生と 同時に発生していることである。クロック線上のクロックパルスの傾斜面と別の クロック線上の対応するクロックパルスの対応する傾斜面の間の時間差、ここで 前記クロックパルスは共に同一のマスタまたはシステムクロックから導かれてい る、はスキューと呼ばれナノ秒の単位で計測されている。 信号マスタクロックは同期システム内の大量のドライバ回路を駆動することは 出来ないので、ローカルクロック線のいくつかのグループが主クロックパルスか ら、各々が複数のバッファユニットから構成されるドライバ回路を使用して生成 されている。スキューは異なるドライバ回路の応答時間の差が原因である。 導入説明部で解説した種類の方法並びに構成はＥＰ−Ａ−０，３６２，６９１ に記載されている。この既知の構成はふたつのドライバ回路を含み、これから全 部で六つのクロック信号が得られる。これら六つのクロック信号は、その大きさ がふたつのドライバ回路の各々の遅延の合計または組み合わせに等しい遅延を有 する。更に追加のクロック信号が要求される場合は、更に別のドライバ回路を使 用することが必要である。しかしながら、この特許文献ではこの問題をいかにし て解決するかが触れられていない。 この特許文献に記載されている原理の想像される拡張は、既知の構成を二重に すること、すなわち、図示されている種類の構成を二つ使用し、二つの構成をそ れぞれクロック発信器に接続する方法であろう。しかしながらこの解決策は、ふ たつの構成からのクロック信号が相互に遅延を有し、これらは各々の構成の中で のクロック信号の間で生じる遅延よりも更に広い限度幅の中で変動する可能性が あることを意味している。 この問題に対する別の解決策は、その中のバッファユニットの個数が図示され ている四バッファユニットよりももっと多数のドライバ回路を製造することであ ろう。現在の技術では最大３２個のバッファユニットを有するドライバ回路を製 造することが可能であり、ここではドライバ回路のスキューは一乃至数ナノ秒の 範囲に維持されている。 これらの既知の解決方法は、少なくとも数百のＩＣ回路が同期して駆動される 際の妥当な個数のクロック回路および妥当な個数のドライバ回路に対しては適用 できない。この様に多数のＩＣ回路がもたらす高い容量性負荷を駆動するために は多数の並列接続されたドライバ回路が必要となる。回路製造者は整合回路また は特殊クロックドライバといった解決策を提供しており、異なる回路の間でのス キューが最少となるように保証しているが、この解決策でも数百のＩＣ回路が同 期して駆動される場合には十分には効果をもたらさない。 発明の目的と要約 本発明は先に述べたＥＰ文献内に記述されている原理を発展させたもので、各 各のドライバ回路上に多数のバッファユニットを予約し、予約されたバッファユ ニットを、信号を繰り返し遅延させるために使用することで実現している。更に 詳細には、ドライバ回路内のバッファユニットの出力上で一度遅延された信号は 残りのドライバ回路の各々を通される。この手順が一度遅延された信号の各々に 対して、残りのドライバ回路の中で繰り返される。ドライバ回路からの全ての出 力信号は相互にスキューをもたらし、これは各々のドライバ回路内での遅延の合 計に等しい。 本発明の方法並びに本発明の構成の特徴的性質は請求項第１項並びに第２項に 記載されている。 図面の簡単な説明 本発明を次に、添付図を参照して説明する、ここで、 第１図は既知のスキュー最小化回路を図示する； 第２図は第一の発明回路を図示する；そして 第３図は第二の発明回路を図示する。 発明を実施するための最良の方法 第１図に図示されている既知の回路は、二つのドライバ回路Ｎ₁，Ｎ₂を含み、 その各々は全部で九つのバッファユニット（図示せず）を有する。各々のバッフ ァユニットは入力および出力を有する。これらの入力および出力は図の中に、線 で図式的に示されている。ドライバ回路Ｎ₁内の遅延はδ₁で示され、そしてドラ イバ回路Ｎ₂内の遅延はδ₂で示されている。製造者は各々のドライバ回路内の遅 延が最大でも指定された大きさいないであることを保証している。十個のバッフ ァを有するタイプ７４ＡＢＴ８２７ドライバ回路に対する典型的な最大遅延時間 は４．８ナノ秒である。クロックパルス（図示せず）は線１上に到来し、これは 線２経由で二つのドライバ回路Ｎ₁およびＮ₂の各々の中の各バッファユニットの 入力に分配される。ドライバ回路Ｎ₁の中で使用されるバッファユニットの出力 上のクロック信号は、時刻ｔ₀に対して時間遅延δ₁で現れる、ここでｔ₀はクロ ックパルスが入力に到着した時刻である。遅延されたクロックパルスはドライバ 回路Ｎ₂の並列接続されたバッファユニットの入力に、線３を経由して導かれる 。従ってクロック信号は対応する出力に時間遅延δ₁＋δ₂だけ遅延されて現れる 。線１上のクロックパルスはまたドライバ回路Ｎ₂内のバッファユニットの入力 に線２を経由して通される。このバッファユニットの出力上に現れ るクロックパルスは時間δ₂だけ遅延されており、ドライバ回路Ｎ₁内の残りの八 個のバッファユニットの並列接続された入力に、線４を経由して導かれる。前記 八つの線上で遅延されたクロックパルス信号は次に、ドライバ回路Ｎ₁のバッフ ァユニットの出力に現れる前にドライバ回路Ｎ₁の中で最後の遅延を受け、ここ でクロック信号は全体でδ₁＋δ₂の遅延、すなわちドライバ回路Ｎ₂からの出力 信号と同一の遅延を受けることになる。この方法は二つのドライバ回路Ｎ₁並び にＮ₂から出力される全てのクロック信号の間にδ₁＋δ₂のスキューまたは相互 時間遅延を保証する。 第２図は本発明による構成を図示しており、ここでは三つのドライバ回路Ｎ₁ ，Ｎ₂およびＮ₃が使用されている。第１図に図示されている回路に比較して、こ こでは多数の同期クロック信号が得られており、これは各々のドライバ回路遅延 の合計、この場合δ₁＋δ₂＋δ₃、に相当する値の時間遅延を相互に有し、ここ でδ₁はドライバ回路Ｎ₁内での遅延、δ₂はドライバ回路Ｎ₂内での遅延、そして δ₃はドライバ回路Ｎ₃内での遅延である。各々のドライバ回路Ｎ₁−Ｎ₃はＰ個の バッファユニット（図示せず）を含み、各々は入力並びに出力を有する。これら のバッファユニットの、Ｍ個のバッファユニットは線１上のクロック信号を、以 下に詳細に説明する方法で処理するために予約されている。更に詳細にはＮ−１ 個のバッファユニットが予約されており、ここでＮはドライバ回路の数を表す整 数である。従ってＭ＝Ｎ−１。第２図の実施例では、Ｎ＝３従ってＭ＝２である 。各々のドライバ回路Ｎ₁−Ｎ₃内の残りのＰ−Ｍ個のバッファユニットの入力は 、相互に図示されている方法で並列に接続されている。Ｍ個の予約されたバッフ ァユニットの入力は各ドライバ回路の中でＭ₁，Ｍ₂と参照されている。ドライバ 回路並びに予約されたバッファユニットは説明を簡単にするために順番に番号が 付けられている。しかしながら番号順は本発明の中で本質的ではない。 線１上のクロック信号は各々のドライバ回路Ｎ₁−Ｎ₃に対して線５、６並びに ７を経由して、この信号が各ドライバ回路内のバッファユニットＭ₁の入力に達 するように分配されている。 第一ドライバ回路Ｎ₁内のバッファユニットＭ₁の出力上でδ₁だけ遅延され たクロック信号は線８上を通して第二ドライバ回路Ｎ₂内の第二バッファユニッ トＭ₂の入力に送られる、ここでバッファユニットＭ₂の出力に現れる前にδ₂だ け遅延される。線９はバッファユニットＭ₂の出力を第三ドライバ回路Ｎ₃上の前 記Ｐ−Ｍ個の並列接続された入力に接続する。δ₁＋δ₂だけ時間遅延されたクロ ック信号はドライバ回路Ｎ₃内の残りの予約されていないＰ−Ｍ個のバッファユ ニットの中で最後の遅延δ₃を、残りのＰ−Ｍ個のバッファユニットの各各の出 力に現れる前に受ける。ドライバ回路Ｎ₃の近くの先頭に矢印を付けられたもの がこれらの出力信号を表しており、これは互いに時間遅延 δ₁＋δ₂＋δ₃だけ遅延されている。 同様の手順が線６上のクロック信号に対しても行われている。詳細には、線１ ０は第二ドライバ回路Ｎ₂内の第一バッファユニットの出力を第三ドライバ回路 Ｎ₃内の第二バッファユニットの入力に接続する。時間遅延δ₂＋δ₃だけ遅延さ れたクロック信号が第三ドライバ回路Ｎ₃内の第二バッファユニットの出力上に 現れる。線１１は第三ドライバ回路Ｎ₃内の第二バッファユニットの出力を、第 一ドライバ回路Ｎ₁内のバッファユニットのＰ−Ｍ個の並列接続された入力に接 続し、ここでδ₂＋δ₃だけ時間遅延されたクロック信号は最後の遅延δ₁を、Ｐ −Ｍ個の出力信号が互いに時間遅延δ₂＋δ₃＋δ₁だけ遅延されて残りのＰ−Ｍ 個のバッファユニットの出力に現れる様に加えられ、これらのＰ−Ｍ個の出力信 号はＮ₁に於いて先頭に矢印を付けられて示されている。 同じ手順が線７上のクロック信号に対しても繰り返されており、これは第三ド ライバ回路Ｎ₃内の第一バッファユニットＭ₁に送られている。線１２はこの第一 バッファユニットからの出力を第一ドライバ回路Ｎ₁内の第二バッファユニット Ｍ₂に接続している。従ってこの第二バッファユニットの出力上のクロック信号 はδ₃＋δ₁だけ遅延されている。線１３は第一ドライバ回路Ｎ₁内の第二バッフ ァユニットＭ₂の出力を、第二ドライバ回路Ｎ₂内の残りのバッファユニットのＰ −Ｍ個の並列接続された入力に接続する。二度遅延された信号はこの第二ドライ バ回路の中で最後の遅延を受けて、互いにδ₃＋δ₂＋δ₁だけ遅延されたＰ−Ｍ 個の出力が、第二ドライバ回路Ｎ₂の残りのＰ−Ｍ個の出力上に現れるようにす る。 以上から明らかであろうが、互いの遅延またはスキューの値が δ₁＋δ₂＋δ₃のクロック信号が、各々のドライバ回路Ｎ₁，Ｎ₂およびＮ₃のＰ− Ｍ個の出力上に現れる。 第２図では、ドライバ回路Ｎ₁，Ｎ₂およびＮ₃が互いに前後するように線形列 に構成されている。しかしながら、これに代わる実施例では、ドライバ回路Ｎ₁ ，Ｎ₂およびＮ₃が回転的に対称な関係に配置され、線５、６、７が互いに等しい 長さを有し、また線８、９、１０、１１および１２もまた基本的に等しい長さと なるようにしている。この性質を有する回転的に対称な構成が、例えば第３図に 示されており、ここではドライバ回路の数は四である。 この第３図の例では、ドライバ回路の数Ｎ＝４であり、従って予約されたバッ ファユニットの数は、Ｎ−１＝Ｍ＝３である。Ｍ個の予約されたバッファユニッ トは各バッファユニットＮ₁，Ｎ₂，Ｎ₃およびＮ₄の中で順番にＭ₁，Ｍ₂およびＭ₃ と番号が付けられている。線１上のクロック信号は各々の四つのドライバ回路 の第一バッファユニットの入力に、線１４、１５、１６および１７によって分配 されている。ドライバ回路Ｎ₁は遅延δ₁を有し、ドライバ回路Ｎ₂は遅延δ₂を有 し、ドライバ回路Ｎ₃は遅延δ₃を有しそしてドライバ回路Ｎ₄は遅延δ₄を有する 。第一ドライバ回路Ｎ₁内の第一バッファユニットＭ₁の出力は線１８によって第 二ドライバ回路Ｎ₂内の第二バッファユニットの入力に接続されている。第二ド ライバ回路Ｎ₂内の第二バッファユニットの出力は線１９によって第三ドライバ 回路Ｎ₃内の第三バッファユニットの入力に接続されている。第三バッファユニ ットの出力上のクロック信号は従って時間遅延δ₁＋δ₂＋δ₃だけ遅延されてい る。第三ドライバ回路内の第三バッファユニットの出力は、残りのＰ−Ｍ個のバ ッファユニットの入力の並列接続された入力に接続されており、ここで三度遅延 されたクロック信号は前記Ｐ−Ｍ個のバッファユニットの出力上に現れる前に、 最後の遅延δ₄を受け、この時点でクロック信号は互いに時間遅延δ₁＋δ₂＋δ₃ ＋δ₄の遅延を受ける。 第二ドライバ回路Ｎ₂内の第一バッファユニットの出力は、第三ドライバ回路 Ｎ₃内の第二バッファユニットの入力に接続されている。第三ドライバ回路Ｎ₃内 の第二バッファユニットの出力は第四ドライバ回路Ｎ₄内の第三バッファユニ ットの入力に接続され、最後に述べたバッファユニットからの出力は並列接続さ れた、第一ドライバ回路Ｎ₁内の残りのバッファユニットに接続されている。互 いに時間遅延δ₂＋δ₃＋δ₄＋δ₁の遅延を受けたクロック信号が第一ドライバ回 路Ｎ₁のＰ−Ｍ個の出力上に現れる。 上記の接続手順はまた、線１６上のクロック信号にも適用され、ここでドライ バ回路Ｎ₃内の第一バッファユニットＭ₁が第四ドライバ回路Ｎ₄内の第二バッフ ァユニットに接続され、等々、時間遅延δ₃＋δ₄＋δ₁の遅延を受けたクロック 信号が第二ドライバ回路Ｎ₂の並列接続された入力上に現れるまで続けられる。 互いに時間遅延δ₃＋δ₄＋δ₁＋δ₂の遅延を受けたクロック信号、すなわちドラ イバ回路Ｎ₄並びにＮ₁の出力信号と同じ値だけ遅延された信号が、ドライバ回路 Ｎ₂の残りのＰ−Ｍ個の出力上に現れる。 上記の接続手順はまた、線１７上のクロック信号にも適用される。従って時間 遅延δ₄＋δ₁＋δ₂の遅延を受けたクロック信号が第三ドライバ回路Ｎ₃の並列接 続された入力上に、ドライバ回路Ｎ₃で最後の時間遅延δ₃を受ける前に分配され る。従って互いに時間遅延δ₁＋δ₂＋δ₃＋δ₄の遅延を有するクロック信号が、 ドライバ回路Ｎ₃の残りのＰ−Ｍ個の出力上に現れる。 上記から明らかであろうが、四つのドライバ回路上のＮ・（Ｐ−Ｍ）個の出力 信号は全て互いに時間遅延δ₁＋δ₂＋δ₃＋δ₄だけ遅延されている。 説明された原理が任意の数Ｎのドライバ回路を互いに接続するために適用出来 ることが明白であろう。各々の回路の中でＮ−１個のバッファユニットを予約す ることによって、クロック信号は最後の遅延を受ける前に、各々のＮ−２個のド ライバ回路の中で連続した遅延を準備されることが出来る。Ｎ番目の遅延、すな わち最後または最終遅延、ではＮ−１回遅延されたクロック信号が遅延を受け、 これによってクロック信号の全遅延がＮ個のドライバ回路の各々の遅延に等しく する。同様の手順が残りのＮ−１個のドライバ回路の各々の第一バッファユニッ ト上の各々のクロック信号に対しても実施される。 第２図および第３図に図示された例から推測されるように、バッファユニット にはその出力、例えばドライバ回路内の第二バッファユニットが次に続くドライ バ回路の第三バッファユニットの出力に接続されるというように、順番に番号が 付けられている。しかしながら理解されるように、これは必ずしも必要というわ けでは無く、それは前記第二バッファユニットからの出力を後続のドライバ回路 のどれでも任意のバッファユニットの入力に接続すれば十分だからである。勿論 基本的な特徴は、先行のドライバ回路からのクロック信号が後続のドライバ回路 内のバッファユニットのひとつの中で遅延を受けることである。言葉を変えれば 、ドライバ回路のバッファユニットの間の順番は、いずれのドライバ回路であっ ても、逆にする事が出来るということである。 第２図および第３図の例の場合は、ドライバ回路にはクロック信号が、例えば ドライバ回路Ｎ₂からドライバ回路Ｎ₂に通過するように番号が付けられていた。 しかしながら理解されるように、これに代わって例えばクロック信号はドライバ 回路Ｎ₂からドライバ回路Ｎ₄に通過し、ドライバ回路Ｎ₄からドライバ回路Ｎ₃に そしてドライバ回路Ｎ₃からドライバ回路Ｎ₁に通過することも可能である。 本発明にとって重要なことは、Ｎ個のドライバ回路からなる構成に於いて、ク ロック信号源からのクロック信号が各々のドライバ回路に分配され、各々の前記 クロック信号がその後各々の残りのドライバ回路を、前記信号が各ドライバ回路 の中で高々ひとつの遅延を受けるように通される事である。 上記の説明から明らかなように、Ｐは任意の整数である。一方Ｍは使用される ドライバ回路の数であり、予約されたバッファユニットの数は使用されるドライ バ回路の数から与えられる。 各々Ｐ個のバッファユニットを有するＮ個のドライバ回路が互いに接続される 場合は、クロック信号の数は従ってＮ・（Ｐ−Ｍ＋１）に等しくなる。ひとつの 構成でのクロック信号の最大数は、ドライバ回路の数Ｎが（Ｐ＋１）／２の時に 得られる。 先に説明されかつ図示された本発明の実施例が、以下の請求の範囲内で多くの 方法で修正並びに変更できることは理解されよう。

【手続補正書】特許法第１８４条の８ 【提出日】１９９４年６月１６日 【補正内容】 請求の範囲 １．相互の遅延が多くても予め定められた値以内である多数のクロックパルス を生成するための方法であって: − クロックパルス源からのマスタクロックパルスを、第一個数Ｎ個のドライバ 回路に供給し、各々のドライバ回路はその固有のスキューを有しかつ複数のバッ ファユニットを具備し、各々の当該バッファユニットは一つの入力と一つの出力 とを有し、前記マスタクロックパルスをひとつの空いている入力に供給すること により、前記マスタパルスは第一の遅延を受け； − 前記一度遅延を受けた各々の信号を、後続のドライバ回路の空いている入力 に、一度遅延を受けた各々の信号が第二遅延を受けるように供給し； − ここで最後に述べた手順をドライバ回路の第一個数引く１回繰り返して、各 各のドライバ回路にＮ−１回、特に前記後続のドライバ回路の各々で一度、遅延 を受けた信号を供給し； − 最後に前記Ｎ−１回遅延を受けた信号を各々の後続のドライバ回路のそれぞ れの第二個数Ｐ−Ｍ個の空いているバッファユニットに並列に、前記Ｎ−１回遅 延を受けた信号が最後の遅延を受けるように供給し、これによって前記Ｐ−Ｍ個 の空いているバッファ回路の出力に、対応する第二個数Ｐ−Ｍ個のクロック信号 を供給し、 − 各々のドライバ回路に於ける前記第二個数のクロックパルスが互いに、各々 のドライバ回路のスキューの合計で前記予め定めた値を満たす相互の遅延を有す る前記多数のクロックパルスを形成する手順を含む、多数のクロックパルスを生 成するための方法。 ２．その相互遅延が予め定められた値以内である多数のクロックパルスを生成 するための装置であって： − 各々がそれぞれのスキューを有し、各々がＰ個のバッファユニットを有し、 各々のバッファユニットが一つの入力と一つの出力とを有する、第一個数Ｎ個の ドライバ回路と、 − 各々のドライバ回路の第一バッファ回路に並列に供給されて第一遅延を受け る、マスタクロックパルスを生成するためのクロックパルス発生源と、 − 各々のドライバ回路に於いて、前記第一バッファ回路の出力が後続のドライ バ回路の空いている第二バッファ回路に接続され、その中で一度遅延を受けた信 号がそれぞれの第二遅延を受け、ここに於いて − 各ドライバ回路に於いて、前記第二バッファ回路の出力が空いている第三バ ッファ回路に接続され、この中で二度遅延を受けた信号が第三遅延を受け、 − 前記最後に述べた接続手法が、選択的に第一個数Ｎ引く１回、特に以下のド ライバ回路上の新たに空いているバッファ回路に継続的に繰り返され、 − 各ドライバ回路に於いて前記Ｎ−１回遅延を受けた信号が、最終的に後続の ドライバ回路上の第四個数Ｐ−Ｍ個の空いているバッファ回路に並列に接続され 、これによって前記Ｐ−Ｍ個のバッファ回路の出力に第二個数のクロックパルス を生成し、各々のドライバ回路での前記第二個数のクロックパルスは組み合わせ されて、相互に最大でも各々のドライバ回路のスキューの合計である遅延を有す る前記多数のクロックパルスを形成し、前記最後に述べた遅延が前記予め定めら れた値を形成する、多数のクロックパルスを生成するための装置。 ３．請求項第２項に記載の多数のクロックパルスを生成するための装置に於い て、ドライバ回路が回路基板上に回転的に対称に配置され、マスタクロックパル スを遅延するために使用されているバッファ回路の間の配線が対称である、多数 のクロックパルスを生成するための装置。

───────────────────────────────────────────────────── 【要約の続き】 力に現れ、これらのバッファユニットの入力は互いに並 列に接続されている。

Claims (1)

1. 【特許請求の範囲】 １．第一個数（Ｎ）のドライバ回路から配分される信号間の時間差を最少とす ることを保証する方法であって、ドライバ回路の各々は第二個数（Ｐ）のバッフ ァユニットを有し、その各々が入力および出力を有し、各々のドライバ回路は、 信号源からの信号を各々のドライバ回路のバッファユニットの入力に供給された 事に応答してそれぞれの時間遅延（δ₁，δ₂）を有し、ここにおいて前記信号源 からの信号がドライバ回路を前記信号源からの信号に対して相対的に、その出力 信号が各々のドライバ回路内の遅延の合計に等しい全遅延を有するように通過さ せられる前記方法に於いて、 − 各々のドライバ回路内にＮ−１個のバッファユニットを予約し、各々の前記 予約されたバッファユニットの中で、Ｎが二よりも大きな整数の場合、各々のＮ −１個の異なるドライバ回路の中で継続した遅延を受けるように、前記信号を繰 り返し遅延し； − 各々のドライバ回路上の残りの未使用のＰ−（Ｎ−１）個のバッファユニッ トの入力を知られている方法で互いに並列に接続し；そして − Ｎ−１段階遅延された信号に最終遅延を加え、前記信号とは前記ドライバ回 路のそれぞれひとつの上に現れるもの、更に詳細には前記並列接続入力上のもの であり、これによって全てのドライバ回路上の前記残りのＰ−（Ｎ−１）個のバ ッファユニットの出力上の信号が、相互に前記合計（δ₁＋δ₂＋δ₃＋δ₄．．． ＋δ_N）に等しい遅延を具備して出力されることを特徴とする、信号間の時間差 を最少とすることを保証する方法。 ２．第一個数（Ｎ）のドライバ回路から配分される信号間の時間差を最少とす ることを保証するための構成であって、ドライバ回路の各々は第二個数（Ｐ）の バッファユニットを有し、その各々が入力および出力を有し、各々のドライバ回 路は、信号源からの信号を各々のドライバ回路のバッファユニットの入力に供給 された事に応答してそれぞれの時間遅延（δ₁，δ₂）を有し、前記信号源信号は 前記ドライバ回路の各々に接続され残りのドライバ回路を、前記信号源からの信 号に対して、その出力信号が各々のドライバ回路内の遅延の合計に等しい全遅 延を有するように通過させられ、前記ドライバ回路が順番に番号を付けられてい る前記構成に於いて、これもまた順番に番号が付けられている、第三個数（Ｍ） のバッファユニット、ここで第三数（Ｍ）はＮ−１であり、信号源からの信号が 前記第一個数（Ｎ）の各々のドライバ回路内の第一バッファユニット（Ｍ₁）の 入力に供給され、そして各々の第一バッファユニットの出力上のそれぞれの出力 信号が一度遅延され； （ｂ）第一ドライバ回路（Ｎ₁）の第一バッファユニット（Ｍ₁）からの一度遅延 された出力信号が、第二ドライバ回路（Ｎ₂）の第二バッファユニット（Ｍ₂）の 入力に供給されて前記第二ドライバ回路内で第二遅延を受け； （ｃ）二度遅延された信号、または対応する回数だけ遅延された信号を出力する 、先行の接続段（ｂ）が、先行のドライバ回路内のバッファユニットの出力から 後続のドライバ回路内のバッファユニットの入力へと、この信号が合計でＮ−１ 回遅延されるまで繰り返され； （ｄ）終わりから二番目のドライバ回路（Ｎ_N-1）のＭ番目のバッファユニット の出力が最後のドライバ回路（Ｎ_N）の並列接続された入力に接続され；そして （ｅ）接続段（ｂ），（ｃ）および（ｄ）が前記第一バッファユニットの各々の 残りの出力に対して繰り返される、 以上を特徴とする信号間の時間差を最少とすることを保証するための構成。 ３．請求項第２項に記載の構成に於いて、ドライバ回路の間の順番が逆転され ；そしてバッファユニットの順番が逆転されていることを特徴とする、信号間の 時間差を最少とすることを保証するための構成。 ４．請求項第３項に記載の構成に於いて、ドライバ回路が回路基板上に回転的 に対称に配置され；そしてバッファユニット間に引かれている導体が、前記遅延 を対称とするように使用されていることを特徴とする、信号間の時間差を最少と することを保証するための構成。 ５．請求項第４項に記載の構成に於いて、出力信号の最大数が（Ｐ＋１）／２ であることを特徴とする、信号間の時間差を最少とすることを保証するための構 成。 ６．請求項第５項に記載の構成に於いて、信号がクロック信号であることを特 徴とする、信号間の時間差を最少とすることを保証するための構成。