JPH08504042A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 メインアドレス（ＡＰ）および場合によってはデータ（Ｄ）を含むリクエスト（ＲＥＱ）を受けるための少なくとも１つの入出力（ＥＳＲＱ）と、アドレス指定可能なメインメモリ（ＭＰ）またはアドレス指定可能な他のキャッシュメモリに対する少なくとも１つの入出力（ＥＳＭＰ）と、データを含むようになったＬｉ個のラインをそれぞれ有する複数Ｘ個のメモリバンク（ＢＣｉ）（ｉはＸより小さく０より大きい）と、上記リクエスト（ＲＥＱ）が含むメインアドレス（ＡＰ）と各メモリバンク（ＢＣｉ）におけるローカルアドレス（ＡＬ）とを各メモリバンク（ＢＣｉ）に対する所定の法則（ｆｉ）によって関連付けてリクエスト（ＲＥＱ）に応答するようになった手段（ＣＡＬ）と、受けたリクエストに応じてキャッシュメモリにロードするための手段（ＣＨＡ）とを備え、各メモリバンクにおいて上記ラインはローカルアドレス（ＡＬ）によって個別に指定可能であり、メモリバンク（ＢＣｉ）においてこのように指定されたラインは、メインアドレスによって参照されたデータを含むことのできるメモリバンクの１つの特定ラインである、キャッシュメモリ装置。上記所定の法則（ｆｉ）のうち少なくとも２つは当該メモリバンクにしたがって実質的に別個であり、当該２つのメモリバンクは個別にアドレス指定されることによって、上記キャッシュメモリにおけるデータアクセスの際の平均成功率が改善される。

Description

【発明の詳細な説明】 キャッシュメモリ装置 本発明は、キャッシュメモリの技術範囲に関する。 キャッシュメモリは、情報システムにおいて一般的に適用されている。 技術的進歩、特にクロック速度およびプロセッサーの集積化の分野における技 術的進歩は、プロセッサーのサイクル時間を徐々に低減すること、およびサイク ル毎の複数の命令のシーケンス化および実行を可能にすることを目指している。 したがって、情報システムのメインメモリにおける情報のスループット要求は 、次第に大きくなっている。 しかしながら、技術的進歩により、プロセッサーのサイクル時間と同じ速度で メインメモリの情報に対するアクセス時間を低減することはできなかった。 実際に、現在において、メインメモリのアクセス時間は、しばしばプロセッサ ーサイクル時間の数十倍、いや数百倍程度である。 メインメモリにおける情報へのアクセス待機時間をなくするための公知の解決 策は、キャッシュメモリを利用することである。 一般的に、キャッシュメモリは高速アクセス（高速読み出し）メモリであり、 全体的に小さなサイズである。キャッシュメモリの中には、メインメモリの中に 記憶された情報全体の一部が記憶される。 実際には、メインメモリのメインアドレスや場合によってはデータを含むリク エストをプロセッサーが実行する場合、所望のデータがキャッシュメモリに存在 し且つ有効なときにはリクエストが含むメインアドレスとキャッシュメモリのデ ータラインとを関連付けて、またそうでないときにはその不存在を指摘して、キ ャッシュメモリはリクエストに応答する。後者の場合、プロセッサーは、所望の データにアクセスするためにメインメモリをアドレス 指定する。次いで、所望のデータを含むメインメモリのデータラインは、キャッ シュメモリにロードされる。 キャッシュメモリについて幾つかの構成が知られている。特に、「ダイレクト マップ」と呼ばれている直接マップにする構成や、完全連想型のマルチメモリバ ンク構成や、さらに全体連想型のマルチメモリバンク構成が知られている。これ らの構成については、詳細に後述する。 キャッシュメモリの方がメインメモリよりも高速であるため、キャッシュメモ リの利用によりメインメモリのデータアクセス時間が加速されるのは明らかであ る。 しかしながら、キャッシュメモリを使用する情報システムの有効性能は、キャ ッシュメモリにおけるデータアクセスの際の平均成功率（ヒット率）に依存する 。 ところで、この平均成功率は、上述のキャッシュメモリによる構成において完 全に満足すべきものではない。 本発明は、キャッシュメモリにおけるデータアクセスの際の平均成功率を改善 することを目的としている。 本発明は、マルチメモリバンク構成を利用したキャッシュメモリ装置に関する 。 すでに知られているように、本発明のキャッシュメモリ装置は、 メインアドレスおよび場合によってはデータを含むリクエストを受けるための 少なくとも１つの入出力と、 アドレス指定可能なメインメモリまたはアドレス指定可能な他のキャッシュメ モリに対する少なくとも１つの入出力と、 データを含むようになったＬｉ個のラインをそれぞれ有する複数個のメモリバ ンクと、 上記リクエストが含むメインアドレスと各メモリバンクにおけるローカルアド レスとを各メモリバンクに対する所定の法則によって関連付けてリクエストに応 答するようになった手段と、 受けたリクエストに応じてキャッシュメモリにロードするための手段とを備え 、 各メモリバンクにおいて上記ラインはローカルアドレスによって個別に指定可 能であり、メモリバンクにおいてこのように指定されたラインは、メインアドレ スによって参照されたデータを含むことのできるメモリバンクの１つの特定ライ ンである。 本発明の一般的な定義によれば、上記所定の法則のうち少なくとも２つは当該 メモリバンクにしたがって実質的に別個であり、当該２つのメモリバンクは個別 にアドレス指定されることによって、上記キャッシュメモリにおけるデータアク セスの際の平均成功率が改善される。 本発明の他の特徴および利点は、以下の詳細な説明および添付図面を参照いて 明らかになるであろう。 図１は、公知の情報システムの概略図であり、 図２は、「完全連想型」と呼ばれる公知の構成にしたがって組み立てられたキ ャッシュメモリの概略図であり、 図３は、「ダイレクトマップ型」と呼ばれる公知の構成にしたがって組み立て られたキャッシュメモリの概略図であり、 図４は、「全体連想型」と呼ばれる公知の連想型構成にしたがって組み立てら れたマルチメモリバンクキャッシュメモリの概略図であり、 図５は、本発明にしたがって修正された全体連想型構成にしたがって組み立て られたマルチメモリバンクキャッシュメモリの概略図であり、 図６は、リクエストが含むメインアドレスを本発明のメモリバンクにおけるロ ーカルアドレスに関連付けることのできる法則の概略図である。 図１において、参照符号ＳＩは、キャッシュメモリＡＭを利用する情報システ ムを示している。 キャッシュメモリＡＭは、それぞれがＢビットのＭ個のワードを含んだＬ０〜 ＬＬに個別化されたＬ個のラインからなる。たとえば、キャッシュメモリＡＭは 、１６ビット８ワードのラインを６４個備えている。ＬとＢとＭと の積は、キャッシュメモリのビットサイズを規定する。 データＤや標識Ｔ（フラッグ）は、キャッシュメモリのラインに記憶されてい る。 標識Ｔは、たとえばキャッシュメモリのラインに記憶されたデータのメインメ モリにおけるメインアドレスＡＰを決定したり、上記データの有効性を指示した りするのに役立つ。標識内に記憶されるのはメインアドレスであり、これにより キャッシュメモリ内のデータとメインメモリにおけるそのアドレスとの間で関連 を付けることができる。 プロセッサーＰＲＯがメインメモリＭＰに記憶されたデータにアクセスしたい とき、まず、メインメモリＭＰにおける所望のデータ（場合によっては複数のデ ータ）のメインアドレスＡＰを含むリクエストＲＥＱを出す。 リクエストＲＥＱは、入出力を形成する手段によって受け取られる。この手段 は、キャッシュメモリのために所定の法則によってこのリクエストが含むメイン アドレスＡＰとキャッシュメモリＡＭのローカルアドレスＡＬとを関連付けてレ クエストに応答するようになった手段ＣＡＬに接続されている。 ローディング手段ＣＨＡは、受けたレクエストに応じてキャッシュメモリにロ ードする。 ローカルアドレスＡＬによって参照されたキャッシュメモリのデータラインに 所望のデータがあるとき、プロセッサーはその所望のデータにアクセスする。 反対の場合、メインメモリの所望のデータにアクセスするために、入出力ＥＳ ＭＰを形成する手段を介してメインメモリにアドレス指定する。 こうして、所望のデータを含むメインメモリのデータラインは、所定の法則に 応じてキャッシュメモリにロードされる。 公知のように、キャッシュメモリの構成は、連想性（結合性）の度合いにした がって相違する。 図２には、完全連想型の構成にしたがって組み立てられたキャッシュメモリを 示している。 このような構成では、メインメモリにおけるデータラインのメインアドレスが 何であろうと、ローディング手段ＣＨＡがメインメモリのデータラインをキャッ シュメモリの任意のラインにロードする。 このような構成では、非常に大きなサイズのキャッシュメモリへのアクセス手 段が必要になる。また、キャッシュメモリのライン数が大きいときアクセス禁止 時間が必要になる。というのも、キャッシュメモリのすべてのラインのデータ存 在標識Ｔを読み取り、メインアドレスＡＰとキャッシュメモリにおけるデータラ インのローカルアドレスＡＬとを比較する必要があるからである。このメインア ドレスおよびラインの有効性情報は、データラインに関連付けられた標識に記憶 される。 図３には、いわゆるダイレクトマップ（direct mapped）構成にしたがって組 み立てられたキャッシュメモリを示している。 このような構成では、ローディング手段ＣＨＡがメインメモリのデータライン をキャッシュメモリのラインにロードすなわちマップする。そのキャッシュメモ リのそれぞれのローカルアドレスＡＬは、普通は最下位ビットをとって、メイン アドレスＡＰから直接導かれる。 いわゆるダイレクトマップされた構成は、比較的単純である。実際、キャッシ ュメモリのデータラインからたった１つのワードおよびその関連された存在標識 Ｔが読み取られる。次いで、このように読み取られたラインの標識のローカルア ドルスＡＬがロードすべきメインアドレスＡＰと比較される。比較が肯定的であ る場合、メインメモリのデータラインはこのように参照されたキャッシュメモリ のラインにロードされる。 しかしながら、プログラムの実行中において、メインメモリの複数のデータラ インをキャッシュメモリの同じラインにマップしなければならなくなる場合もあ る。その結果、コンテンション（競合）が起こり、キャッシュメモリへのアクセ スの際にエラーの発生を招く。 したがって、このような構成では、キャッシュメモリのデータへのアクセスの 際の成功率が前述の構成よりも悪化するという不都合がある。 図４には、全体連想と呼ばれるマルチメモリバンク構成にしたがって組み立て られたキャッシュメモリの一例を示している。 このような構成では、キャッシュメモリＡＭがＸ個のメモリバンクＢＣｉに分 割されている。なお、添字ｉはＸよりも小さく０より大きく、各メモリバンクは それぞれデータＤを含むようになったＬｉ個のラインを有する。 本実施例では、ラインの数Ｌｉはすべてのメモリバンクにおいて同じである。 変形例として、各メモリバンクによってラインの数が互いに異なるようにしても よい。 メモリバンクＢＣｉは超高速アクセス可能であり、たとえば約６乃至１２×１ ０^-9秒のアクセス時間のスタティックＲＡＭ技術で製造することができる。 これらのラインＬＩは、ローカルアドレスＡＬＩによって個別に指定可能であ る。 たとえば、キャッシュメモリは、２つの個別のメモリバンクＢＣ１とＢＣ２と に分割されている。そして、メモリバンクＢＣ１ではＬ１０〜Ｌ１７に個別化さ れた８個のラインを、メモリバンクＢＣ２ではＬ２０〜Ｌ２７に個別化された８ 個のラインを有する。 実際には、リクエストが含むメインアドレスと各メモリバンクＢＣｉの同じロ ーカルアドルスとを所定の法則ｆによって関連付けて、手段ＣＬがメインアドレ スや場合によってはデータを含むリクエストＲＥＱに応答する。こうしてメモリ バンクＢＣｉにおいて指定されたラインは、メインアドルスＡＰによって参照さ れたデータを含むことができるメモリバンクＢＣｉの唯一のラインである。 換言すれば、メインメモリのデータラインは、メモリバンクＢＣｉにおけるロ ーカルアドレスＡＬのラインによって構成された全体のうち任意のラインにおい てマップにされる。ローカルアドレスＡＬはメインアドレスＡＰによって決定さ れ、一般的には、ローカルアドレスは、メインアドレスＡＰの最下位ビットから 直接導かれる。 しかしながら、所定の同じ法則ｆにしたがってメモリバンクのアドレス指定が 共同に実行されるという点において、このような構成は完全に満足すべきもので はない。換言すれば、メインメモリのデータラインはメモリバンクのいずれかに ロードされ、しかも各メモリバンクにおいて同じアドレスにロードされる。 したがって、このような構成によれば、すなわちメモリバンクの共同のアドレ ス指定の構成によれば、キャッシュメモリのデータへのアクセスの平均成功率が 比較的小さくなる。 たとえば、同じアプリケーションに関してメインメモリの（ｘ＋１）個のデー タラインが同じローカルアドレスＡＬのラインからなる全体においてマップにさ れなければならないとき、（ｘ＋１）のデータラインをすべてキャッシュメモリ 内に存在させることはできないので、コンテンション（競合）が起こる。 本出願人には、この問題を解決するという課題が課せられていた。 本発明にしたがうこの問題に対する解決策は、キャッシュメモリのマルチメモ リバンク構成において、メモリバンクに対してそれぞれ個別のローカルアドレス 指定機能を利用すること、すなわち各メモリバンクについて分離されたアドレス 指定機能を利用することからなる。 本発明によるスクランブル連想型構成にしたがって組み立てられたキャッシュ メモリを概略的に示す図５を参照する。 それぞれＬ１ラインおよびＬ２ラインを有する２つのメモリバンクＢＣ１およ びＢＣ２に分割されたキャッシュメモリＡＭが示されている。ラインはデータＤ を含み、ローカルアドレスＡＬによって個別にアドレス指定可能になっている。 メモリバンクＢＣ１では、演算手段ＣＡＬ１がリクエストに応答して、リクエ ストが含むメインアドレスＡＰをメモリバンクＢＣ１のローカルアドレスＡＬ１ に所定の法則Ｆ１によって関連付ける。メモリバンクＢＣ１においてこうして指 定されたラインは、メインアドレスＡＰによって参照されたデ ータを含むことができるメモリバンクＢＣ１の１つの特定ラインである。 同様に、メモリバンクＢＣ２では、演算手段ＣＡＬ２がリクエストに応答して 、リクエストが含むメインアドレスＡＰをメモリバンクＢＣ２のローカルアドレ スＡＬ２に所定の法則Ｆ２によって関連付ける。メモリバンクＢＣ２においてこ うして指定されたラインは、メインアドレスＡＰによって参照されたデータを含 むことができるメモリバンクＢＣ２の１つの特定ラインである。 図４を参照して記載したメモリバンクの共同アドレス指定を個別アドレス指定 に代え、当該２つのメモリバンクにしたがう２つの法則を互いに別個にすること によって、キャッシュメモリのデータアクセスの成功率が驚くほどに改善される ことを本出願人は確認した。 実際、メモリバンクの個別アドレス指定により、メインメモリのデータライン がメモリバンクのいずれかにロードされ、しかも各メモリバンクに対してローカ ルアドレスが異なる。 こうして、メモリバンクＢＣ１ではキャッシュメモリの同じラインにおいてマ ップにされるために、メインメモリの（ｘ＋１）個のデータラインがコンテンシ ョン（競合）を起こしても、キャッシュメモリの他のメモリバンクＢＣｊにおい てコンテンション（競合）を起こすことなく、（ｘ＋１）個のデータラインがキ ャッシュメモリにおいて同時に存在することができる。これにより、キャッシュ メモリへのアクセスの際のエラーを回避することができる。 メモリバンクの個別アドレス指定を可能にするために、リクエストが含むメイ ンアドレスと当該メモリバンクにおけるローカルアドレスとを関連付ける法則を 個別にするのがよい。 キャッシュメモリへのアクセスの際の成功率を高めるには、法則ｆｉを慎重に 選択するのがよい。 本出願人は、まず、法則ｆｉが公平な法則でなければならないことを確認した 。 メモリバンクＢＣｉの各ラインに対して、そのラインにおいてマップにされる ことのできるデータラインＤの数がメモリバンクＢＣｉのすべてのラインの数と 同じであれば、データラインのメインアドレスをメモリバンクＢＣｉのローカル アドレスに関連付ける法則ｆｉはいわゆる公平である。 次いで、本出願人は、法則ｆｉが互いに分散的でなければならないことを確認 した。 メモリバンクＢＣｉの所定のラインにおいてマップにされることのできるライ ンの全体に限定して法則Ｆｊが公平であれば、法則ＦｉはＦｊに対して分散法則 である。 最後に、本出願人は、法則ｆｉが空間的局地性を呈してはならないことを確認 した。 事実、多くのアプリケーションは空間的局地性を呈する。すなわち、これらの アプリケーションでは短い時間ラップにおいて使用されるデータが互いに比較的 近接したメインアドレスを有する。 そこで、コンテンションの発生を回避するには、互いに近接した（すなわちほ とんど連続している）メインアドレスを有する２つのラインがメモリバンクＢＣ ｉの同じラインにおいてマップにされないようにすることのできる法則ｆｉを選 択することが望ましい。 以下、それぞれ２^cバイト（オクテット）の２ⁿのラインを有する４つのメモリ バンクからなるキャッシュメモリに適用される法則ｆｉの例を説明する。メイン メモリが２^qバイトであり、ｑ≧２×ｎ＋ｃであるとする。 ４つのチェーンまたはビットからなるメインアドレスＡＰ）すなわちＡＰ＝（ Ａ３，Ａ２，Ａ１，Ａ０）のバイナリ（２進数）表現がラインにおける移動を表 すものと考える。ここで、Ａ０はｃビットのチェーン、Ａ１およびＡ２はｎビッ トのチェーン、Ａ４は最上位のｑ−（２×ｎ＋ｃ）ビットのチェーンである。 なお、Ｙ＝Σｙ_i２^i-1（ｉ＝１，・・・，ｎ）のバイナリ表現が（ｙ_n，ｙ_n-1 ，・・・ｙ₁）であるとして、付属欄の式Ｉによって定義される関 数Ｈ、および付属欄の式II乃至Ｖによって定義される４つの法則ｆｉを考えてみ る。 当業者であれば、ｆ１乃至ｆ４が公平であることを理解することができるであ ろう。 ところで、ｎ＝３，４，６，７，９，１０，１２，１３，１５および１６の値 に対するｆｊに対して、｛１，２，３，４｝のすべての対（ｉ，ｊ）に対する法 則ｆｉは公平である。 最後に、１つのメモリバンクにおけるデータの局部的分散がほぼ最適である。 すなわち、連続するアドレスを有するＫ×２ⁿ個のデータライン全体において当 該キャッシュメモリのラインが何であれ、そのラインにおいてマップにされるこ とのできる多くともＫ＋１個のラインがある。 上述に記載の法則のマッピングは単純であることに注目すべきである。 事実、ｆｉ（ＡＰ）の各ビットは、メインアドレスＡＰのバイナリ分解の多く とも４ビットの排他的論理和によって得られる。 さらに、法則ｆｉをマッピングするために必要な材料は、法則にかかわら とである。ここで、ｘ，ｙ，ｚはｎビットのチェーンである。 本発明による上記法則をマッピングするためのメカニズムは、図６に示されて いる。 ｘ，ｙ，ｚがそれぞれｘ６〜ｘ１、ｙ６〜ｙ１、ｚ６〜ｚ１に個別化され めに、Ｐ１〜Ｐ６に個別化された６つのＸＯＲ（排他的論理和）ゲートが使用さ れる。 各ゲートＰは、チェーンｘ，ｙまたはＺのビットの１つをそれぞれ受ける３ま たは４つの入力および１つのビットｔを出力する１つの出力である。 図６に示すように、たとえばゲートＰ１の入力およびゲートＰ２の入力はビッ トｘ６である。 図６に示すＸＯＲゲートの入力のマッピングは、本発明における１つの実 施例である。 もちろん、本発明による他のマッピングにより、上述の法則の適切さを確かめ ることができる。 キャッシュメモリの同じサイズにおいて、本発明にしたがって構成された２つ のメモリバンクを有するキャッシュメモリの機能が、２つのメモリバンクを有す る全体連想型のキャッシュメモリの機能よりも顕著に優れた成功率を、そして４ つのメモリバンクを有する全体連想型キャッシュメモリの機能とほぼ同等の成功 率を呈することを本出願人は確認している。本発明にしたがって構成された４つ のメモリバンクを有するキャッシュメモリの機能が、４つのメモリバンクを有す る全体連想型キャッシュメモリの機能よりも顕著に優れた成功率を、そして８つ のメモリバンクを有する全体連想型キャッシュメモリの機能とほぼ同等の成功率 を呈する。 付属欄 式Ｉ ｛ｙ_n，ｙ_n-1，...，ｙ₁｝ 式II 式III 式IV 式Ｖ

【手続補正書】特許法第１８４条の８ 【提出日】１９９４年１月２７日 【補正内容】 明細書 キャッシュメモリ装置 本発明は、キャッシュメモリの技術範囲に関する。 キャッシュメモリは、情報システムにおいて一般的に適用されている。 技術的進歩、特にクロック速度およびプロセッサーの集積化の分野における技 術的進歩は、プロセッサーのサイクル時間を徐々に低減すること、およびサイク ル毎の複数の命令のシーケンス化および実行を可能にすることを目指している。 したがって、情報システムのメインメモリにおける情報のスループット要求は 、次第に大きくなっている。 しかしながら、技術的進歩により、プロセッサーのサイクル時間と同じ速度で メインメモリの情報に対するアクセス時間を低減することはできなかった。 実際に、現在において、メインメモリのアクセス時間は、しばしばプロセッサ ーサイクル時間の数十倍、いや数百倍程度である。 メインメモリにおける情報へのアクセス待機時間をなくするための公知の解決 策は、キャッシュメモリを利用することである（コンピューティングサーヴェイ ズ（Computing Surveys）、第１４巻、第３号、１９８２年９月、ページ４７３ 〜５３０、「キャッシュメモリ（Cache Memories）」）。 一般的に、キャッシュメモリは高速アクセス（高速読み出し）メモリであり、 全体的に小さなサイズである。キャッシュメモリの中には、メインメモリの中に 記憶された情報全体の一部が記憶される。 実際には、メインメモリのメインアドレスや場合によってはデータを含むリク エストをプロセッサーが実行する場合、所望のデータがキャッシュメモリに存在 し且つ有効なときにはリクエストが含むメインアドレスとキャッシュメモリのデ ータラインとを関連付けて、またそうでないときにはその不存 在を指摘して、キャッシュメモリはリクエストに応答する。後者の場合、プロセ ッサーは、所望のデ一夕にアクセスするためにメインメモリをアドレス指定する 。次いで、所望のデータを含むメインメモリのデータラインは、キャッシュメモ リにロードされる。 キャッシュメモリについて幾つかの構成が知られている。特に、「ダイレクト マップ」と呼ばれている直接マップにする構成や、完全連想型のマルチメモリバ ンク構成や、全体連想型のマルチメモリバンク構成が知られている（ヨーロッパ 特許第Ａ−０ ３３４ ４７９号）。なお、これらの構成については、詳細に後 述する。 キャッシュメモリの方がメインメモリよりも高速であるため、キャッシュメモ リの利用によりメインメモリのデータアクセス時間が加速されるのは明らかであ る。 しかしながら、キャッシュメモリを使用する情報システムの有効性能は、キャ ッシュメモリにおけるデータアクセスの際の平均成功率（ヒット率）に依存する 。 ところで、この平均成功率は、上述のキャッシュメモリによる構成において完 全に満足すべきものではない。 本発明は、キャッシュメモリにおけるデータアクセスの際の平均成功率を改善 することを目的としている。 本発明は、マルチメモリバンク構成を利用したキャッシュメモリ装置に関する 。 すでに知られているように、本発明のキャッシュメモリ装置は、 アドレス指定可能なメインメモリまたはアドレス指定可能なキャッシュメモリ に記憶されたデータへのアクセスリクエストであって所望のデータのメインアド レスおよび場合によってはデータを含むリクエストを受けるための少なくとも１ つのリクエスト入出力と、 上記メインメモリの所望のデータにアクセスするために、アドレス指定可能な メインメモリに接続された少なくとも１つのメインメモリ入出力と、 データを含むようになったＬｉ個のラインをそれぞれ有する複数個のメモリバ ンクと、 上記リクエストが含むメインアドレスを各メモリバンクにおける内部ローカル アドレスに関連付けてリクエストに応答するように上記リクエスト入出力に接続 された演算手段と、 上記所望のデータがキャッシュメモリ内に存在しない場合に、上記所望のデー タを含むメインメモリのデータラインを上記キャッシュメモリにロードするため に上記メインメモリ入出力に接続されたローディング手段とを備え、 各メモリバンクにおいて上記ラインはローカルアドレスによって個別に指定可 能であり、メモリバンクにおいてこのように指定されたラインは、メインアドレ スによって参照されたデータを含むことのできるメモリバンクの１つの特定ライ ンである、キャッシュメモリ装置において、 本発明の一般的な定義によれば、上記演算手段は、上記メモリバンクに関連し た所定の法則にしたがってメインアドレスとメモリバンクにおけるローカルアド レスとの関係を設定し、上記所定の法則のうち少なくとも２つは当該メモリバン クにしたがって別個であり、当該２つのメモリバンクは対応する法則にしたがっ て個別にアドレス指定される。 本発明の他の特徴および利点は、以下の詳細な説明および添付図面を参照いて 明らかになるであろう。 図１は、公知の情報システムの概略図であり、 図２は、「完全連想型」と呼ばれる公知の構成にしたがって組み立てられたキ ャッシュメモリの概略図であり、 請求の範囲 １．アドレス指定可能なメインメモリ（ＭＰ）またはアドレス指定可能なキャッ シュメモリに記憶されたデータへのアクセスリクエスト（ＲＥＱ）であって所望 のデータのメインアドレス（ＡＰ）および場合によってはデータ（Ｄ）を含むリ クエスト（ＲＥＱ）を受けるための少なくとも１つのリクエスト入出力（ＥＳＲ Ｑ）と、 上記メインメモリの所望のデータにアクセスするために、アドレス指定可能な メインメモリ（ＭＰ）に接続された少なくとも１つのメインメモリ入出力（ＥＳ ＭＰ）と、 データを含むようになったＬｉ個のラインをそれぞれ有する複数Ｘ個のメモリ バンク（ＢＣｉ）（ｉはＸ以下で０より大きい）と、 上記リクエスト（ＲＥＱ）が含むメインアドレス（ＡＰ）を各メモリバンク（ ＢＣｉ）における内部ローカルアドレス（ＡＬ）に関連付けてリクエスト（ＲＥ Ｑ）に応答するように上記リクエスト入出力（ＥＳＲＱ）に接続された演算手段 （ＣＡＬ）と、 上記所望のデータがキャッシュメモリ内に存在しない場合に、上記所望のデー タを含むメインメモリのデータラインを上記キャッシュメモリにロードするため に上記メインメモリ入出力（ＥＳＭＰ）に接続されたローディング手段（ＣＨＡ ）とを備え、 各メモリバンクにおいて上記ラインはローカルアドレス（ＡＬｉ）によって個 別に指定可能であり、メモリバンク（ＢＣｉ）においてこのように指定されたラ インは、メインアドレスによって参照されたデータを含むことのできるメモリバ ンクの１つの特定ラインである、キャッシュメモリ装置において、 上記演算手段は、上記メモリバンク（ＢＣｉ）に関連した所定の法則（ｆｉ） にしたがってメインアドレス（ＡＰ）とメモリバンク（ＢＣｉ）におけるローカ ルアドレス（ＡＬｉ）との関係を設定し、 上記所定の法則（ｆｉ）のうち少なくとも２つは当該メモリバンクにしたがっ て別個であり、 当該２つのメモリバンクは対応する法則にしたがって個別にアドレス指定され ることを特徴とする装置。 ２．当該メモリバンクにしたがう所定の法則は、互いに別個であることを特徴と する請求項１に記載の装置。 ３．上記所定の法則は公平な法則であることを特徴とする請求項１または２に記 載の装置。 ４．上記所定の法則は分散的法則であることを特徴とする請求項１乃至３のいず れか１項に記載の装置。 ５．上記所定の法則は空間的局地性を呈しない法則であることを特徴とする請求 項１乃至４のいずれか１項に記載の装置。

───────────────────────────────────────────────────── 【要約の続き】 る、キャッシュメモリ装置。上記所定の法則（ｆｉ）の うち少なくとも２つは当該メモリバンクにしたがって実 質的に別個であり、当該２つのメモリバンクは個別にア ドレス指定されることによって、上記キャッシュメモリ におけるデータアクセスの際の平均成功率が改善され る。

Claims (1)

1. 【特許請求の範囲】 １．メインアドレス（ＡＰ）および場合によってはデータ（Ｄ）を含むリクエス ト（ＲＥＱ）を受けるための少なくとも１つの入出力（ＥＳＲＱ）と、 アドレス指定可能なメインメモリ（ＭＰ）またはアドレス指定可能な他のキャ ッシュメモリに対する少なくとも１つの入出力（ＥＳＭＰ）と、 データを含むようになったＬｉ個のラインをそれぞれ有する複数Ｘ個のメモリ バンク（ＢＣｉ）（ｉはＸより小さく０より大きい）と、 上記リクエスト（ＲＥＱ）が含むメインアドレス（ＡＰ）と各メモリバンク（ ＢＣｉ）におけるローカルアドレス（ＡＬ）とを各メモリバンク（ＢＣｉ）に対 する所定の法則（ｆｉ）によって関連付けてリクエスト（ＲＥＱ）に応答するよ うになった手段（ＣＡＬ）と、 受けたリクエストに応じてキャッシュメモリにロードするための手段（ＣＨＡ ）とを備え、 各メモリバンクにおいて上記ラインはローカルアドレス（ＡＬ）によって個別 に指定可能であり、メモリバンク（ＢＣｉ）においてこのように指定されたライ ンは、メインアドレスによって参照されたデータを含むことのできるメモリバン クの１つの特定ラインである、キャッシュメモリ装置において、 上記所定の法則（ｆｉ）のうち少なくとも２つは当該メモリバンクにしたがっ て実質的に別個であり、当該２つのメモリバンクは個別にアドレス指定されるこ とによって、上記キャッシュメモリにおけるデータアクセスの際の平均成功率が 改善されることを特徴とする装置。 ２．当該メモリバンクにしたがう所定の法則は、少なくとも部分的に、互いに別 個であることを特徴とする請求項１に記載の装置。 ３．上記メモリバンクは超高速アクセスであることを特徴とする請求項１または ２に記載の装置。 ４．上記メモリバンクはスタティックＲＡＭ技術によって製造されているこ とを特徴とする請求項３に記載の装置。 ５．上記所定の法則は公平な法則であることを特徴とする請求項１乃至４のいず れか１項に記載の装置。 ６．上記所定の法則は分散的法則であることを特徴とする請求項１乃至５のいず れか１項に記載の装置。 ７．上記所定の法則は空間的局地性を呈しない法則であることを特徴とする請求 項１乃至６のいずれか１項に記載の装置。