JPH0845931A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH0845931A JPH0845931A JP6176861A JP17686194A JPH0845931A JP H0845931 A JPH0845931 A JP H0845931A JP 6176861 A JP6176861 A JP 6176861A JP 17686194 A JP17686194 A JP 17686194A JP H0845931 A JPH0845931 A JP H0845931A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＰＥＰ（写真蝕刻）工
程における合わせに使用されるマーク類を形成した半導
体装置の製造方法に関し、特に、段差形状を有する微小
パターンのマークを形成した半導体装置の製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having marks used for alignment in a PEP (photolithography) process, and more particularly to a semiconductor device having a fine pattern mark having a step shape. Manufacturing method.
【０００２】[0002]
【従来の技術】半導体装置は積層構造を有しており、こ
の積層構造は１層ごとにＰＥＰ工程に基づいて形成され
る。ＰＥＰ工程は、半導体基板上の膜に所望のパターン
を形成するための工程である。つまり、半導体基板上の
膜上にレジストが塗布され、形成しようとするパターン
が描かれたホトマスク（原画）をこのレジストに投影露
光した後、現像してレジストにパターンを形成する。こ
のパターンに基づいてエッチング等の工程によって膜に
パターンが形成される。また、ＰＥＰ工程は、下地とし
ての層に合わせて上層を形成するための工程である。こ
のため、下地としての層に予め合わせマーク類を形成し
ておく。これらのマークは合わせマーク、寸法精度マー
ク、合わせずれ確認用のバーニアマーク等がある。この
ようなマーク類が半導体基板（ウェハー）上に形成され
ている例を図３に示す。2. Description of the Related Art A semiconductor device has a laminated structure, and this laminated structure is formed layer by layer based on a PEP process. The PEP process is a process for forming a desired pattern on a film on a semiconductor substrate. That is, a resist is applied on a film on a semiconductor substrate, and a photomask (original image) on which a pattern to be formed is drawn is projected and exposed on this resist, and then developed to form a pattern on the resist. Based on this pattern, a pattern is formed on the film by a process such as etching. Further, the PEP process is a process for forming an upper layer in accordance with the layer as the base. Therefore, the alignment marks are formed in advance on the layer as the base. These marks include alignment marks, dimensional accuracy marks, vernier marks for confirming misalignment, and the like. An example in which such marks are formed on a semiconductor substrate (wafer) is shown in FIG.
【０００３】図３は半導体基板１の一部分を示してい
る。半導体基板１上には半導体素子の形成領域２、２、
…がマトリックス状に形成される。その形成領域２、
２、…の周りに、素子形成の際にＰＥＰ工程で使用され
る合わせマーク領域３、寸法精度マーク領域４、合わせ
ずれ確認用のバーニアマーク領域５が形成される。FIG. 3 shows a part of the semiconductor substrate 1. On the semiconductor substrate 1, semiconductor element formation regions 2, 2,
Are formed in a matrix. Its formation area 2,
Around the 2, ..., Alignment mark area 3, dimensional accuracy mark area 4, and vernier mark area 5 for confirming misalignment are formed which are used in the PEP process during element formation.
【０００４】このような半導体基板１にＰＥＰ工程を行
う場合について説明する。まず、半導体基板１の上面に
レジストが塗布され、合わせマーク領域４の合わせマー
ク（図示せず）によってｘ方向、ｙ方向のそれぞれにつ
いて、下地の層に合うようにホトマスク原画の位置合わ
せを行う。続いて、この原画をレジストに投影露光した
後、現像してレジストにパターンを形成する。このレジ
ストパターンには素子形成のためのパターンに加えて、
バーニアマークのパターンも含まれている。A case of performing a PEP process on such a semiconductor substrate 1 will be described. First, a resist is applied to the upper surface of the semiconductor substrate 1, and a photomask original image is aligned by a registration mark (not shown) in the registration mark region 4 in each of the x direction and the y direction so as to match the underlying layer. Subsequently, this original image is projected and exposed on a resist, and then developed to form a pattern on the resist. In addition to the pattern for element formation, this resist pattern
A vernier mark pattern is also included.
【０００５】このバーニアマークは下層に対して上層に
ずれがあるか否かを見るためのマークである。図４に示
すように、予め下地となる層に長方形で表される主尺５
ａ、５ａ、…が複数形成されている。この主尺５ａ、５
ａ、…は、後述のように、フィールド酸化膜によって形
成されるものである。その上方に、レジスト層をパター
ニングすることによって、複数のバーニアマーク（副
尺）５ｂ、５ｂ、…が形成される。主尺５ｂのピッチと
バーニアマーク５ａのピッチは異なるようにしてある。
このため、基準マーク５ｃの位置にある主尺５ａ（１）
の枠内に枠の中心とバーニアマーク５ｂの中心が合って
入っているか否かによって合わせずれを見るものであ
る。図４（Ａ）では基準マーク５ｃのある主尺５ａ
（１）の枠の中央にバーニアマーク５ｂが入っているた
め、合わせずれがないことが確認でき、一方、図４
（Ｂ）では、バーニアマーク５ｂが基準マークのある主
尺５ａの２つとなりの主尺５ａ（２）の中央に入ってい
るので、合わせずれが生じていることが確認できる。The vernier mark is a mark for checking whether or not the upper layer is displaced from the lower layer. As shown in FIG. 4, the main scale 5 which is represented by a rectangle in advance as a base layer 5
A plurality of a, 5a, ... Are formed. This main measure 5a, 5
are a field oxide film, as will be described later. A plurality of vernier marks (subscales) 5b, 5b, ... Are formed above the resist layer by patterning. The main scale 5b and the vernier mark 5a have different pitches.
Therefore, the main scale 5a (1) located at the position of the reference mark 5c
The misalignment is checked depending on whether or not the center of the frame and the center of the vernier mark 5b are aligned in the frame. In FIG. 4A, the main scale 5a with the reference mark 5c
Since there is a vernier mark 5b in the center of the frame of (1), it can be confirmed that there is no misalignment, while FIG.
In (B), since the vernier mark 5b is located in the center of the main scale 5a (2) which is next to the two main scales 5a having the reference mark, it can be confirmed that misalignment has occurred.
【０００６】このバーニアマーク５ｂ、５ｂ、…はレジ
ストであるため，この後のエッチング工程によって、バ
ーニアマーク５ｂ、５ｂ、…の下の層は除去されること
なく残る。Since the vernier marks 5b, 5b, ... Are resists, the layers below the vernier marks 5b, 5b ,.
【０００７】このようなバーニアマークの形成につい
て、トランジスタのソース領域、ドレイン領域に合わせ
てコンタクトホールを形成する工程及びそれに続いて配
線層を形成する工程との関係から以下に説明する。The formation of such a vernier mark will be described below in relation to the step of forming contact holes in accordance with the source and drain regions of a transistor and the step of subsequently forming a wiring layer.
【０００８】図５（Ａ）に示すように、半導体基板１１
の上方のフィールド酸化膜１２によって、素子形成領域
１３及びバーニアマーク形成領域１４が形成される。こ
の後、素子形成領域１３の基板１１の表面にゲート酸化
膜１５が形成された後、そのゲート酸化膜１５の上方に
ポリシリコンゲート１６が形成される。続いて、所期の
工程によって、拡散層１７、即ち、ソース／ドレイン領
域１７ａ及びドレイン／ソース領域１７ｂが形成され
る。このとき、バーニアマーク領域１４では拡散層１７
が形成される。続いて、素子形成領域１３及びバーニア
マーク形成領域１４の上方に層間絶縁膜（ＳｉＯ２、Ｂ
ＰＳＧ等）１８が形成される。この後、ソース／ドレイ
ン領域１７ａ及びドレイン／ソース領域１７ｂ等の上方
の層間絶縁膜１８にコンタクトホールを形成するための
ＰＥＰ工程を行う。ＰＥＰ工程は、層間絶縁膜１８の上
方にレジスト１９を塗布し、拡散層１７、即ち、ソー
ス、ドレイン領域１７ａ及びソース、ドレイン領域１７
ｂ等にコンタクトホール２０を位置合わせするための合
わせマーク（図示せず）によってホトマスクのコンタク
トホール２０のパターンを合わせて、パターンをレジス
ト１９に投影露光後、現像してレジスト１９にコンタク
トホール２０のパターン溝１９ａ、１９ａ、…を形成す
る。このとき、バーニアマーク領域１４では層間絶縁膜
１８にバーニアマーク１４ｂとしてのレジスト１９が残
っている。このとき、バーニアマーク１４ｂとしてのレ
ジスト１９と主尺としての拡散層１７との位置関係を見
ることにより拡散層１７に対するコンタクトホール２０
のパターン溝１９ａ、１９ａ、…の合わせ精度（合わせ
ずれ）を確認することができる。合わせずれがあること
が確認された場合、再度、コンタクトホール２０のＰＥ
Ｐ工程をやり直すことができる。As shown in FIG. 5A, the semiconductor substrate 11
The element oxide forming region 13 and the vernier mark forming region 14 are formed by the field oxide film 12 above. After that, a gate oxide film 15 is formed on the surface of the substrate 11 in the element formation region 13, and then a polysilicon gate 16 is formed above the gate oxide film 15. Subsequently, the diffusion layer 17, that is, the source / drain regions 17a and the drain / source regions 17b are formed by a desired process. At this time, the diffusion layer 17 is formed in the vernier mark area 14.
Is formed. Then, an interlayer insulating film (SiO 2 , B 2) is formed above the element forming region 13 and the vernier mark forming region 14.
PSG, etc.) 18 is formed. Then, a PEP process is performed to form contact holes in the interlayer insulating film 18 above the source / drain regions 17a and the drain / source regions 17b. In the PEP process, a resist 19 is applied above the interlayer insulating film 18, and the diffusion layer 17, that is, the source / drain region 17a and the source / drain region 17 is applied.
The pattern of the contact hole 20 of the photomask is aligned with an alignment mark (not shown) for aligning the contact hole 20 with b, etc., and the pattern is projected and exposed on the resist 19 and then developed to develop the contact hole 20 on the resist 19. The pattern grooves 19a, 19a, ... Are formed. At this time, in the vernier mark region 14, the resist 19 as the vernier mark 14b remains in the interlayer insulating film 18. At this time, the contact hole 20 for the diffusion layer 17 can be obtained by observing the positional relationship between the resist 19 as the vernier mark 14b and the diffusion layer 17 as the main scale.
The alignment accuracy (alignment deviation) of the pattern grooves 19a, 19a, ... Can be confirmed. If it is confirmed that there is a misalignment, the PE of the contact hole 20 is again detected.
The P process can be redone.
【０００９】図５（Ｂ）に示すように、上述のレジスト
１９をマスクとして素子領域１３及びバーニアマーク領
域１４に対して異方性エッチングを行う。素子領域１３
の層間絶縁膜１８にパターン溝１９ａ、１９ａ、…に従
ってコンタクトホール２０、２０、…を形成し、バーニ
アマーク領域１４ではレジスト１９（１４ｂ）が残され
ているため、層間絶縁膜１８はエッチングされずに残
る。このため、バーニアマーク領域１４の拡散層１７の
上方に凸状の層間絶縁膜（バーニアマーク）１８ａが残
る。この後、レジスト１９を所期の工程によって除去
し、素子領域１３及びバーニアマーク領域１４に配線材
料（ポリシリコン、アルミ等）２１が堆積される。配線
材料２１は素子領域１３及びバーニアマーク領域１４の
上方に堆積している。続いて、配線層をパターニングす
るため、この配線材料２１の上方にレジスト２２を塗布
し、所望のＰＥＰ工程により、レジスト２２をパターニ
ングする。このとき、素子形成領域１３の配線材料２１
上方のレジスト２２はパターニングされて残るものの、
バーニアマーク領域１４上のレジスト２２は全て除去さ
れる。As shown in FIG. 5B, the element region 13 and the vernier mark region 14 are anisotropically etched using the resist 19 as a mask. Element area 13
, Are formed in the inter-layer insulating film 18 according to the pattern grooves 19a, 19a, ... And the resist 19 (14b) is left in the vernier mark region 14, the inter-layer insulating film 18 is not etched. Remain in. Therefore, the convex interlayer insulating film (vernier mark) 18a remains above the diffusion layer 17 in the vernier mark region 14. After that, the resist 19 is removed by a desired process, and a wiring material (polysilicon, aluminum, etc.) 21 is deposited on the element region 13 and the vernier mark region 14. The wiring material 21 is deposited above the element region 13 and the vernier mark region 14. Subsequently, in order to pattern the wiring layer, a resist 22 is applied above the wiring material 21, and the resist 22 is patterned by a desired PEP process. At this time, the wiring material 21 in the element formation region 13
Although the upper resist 22 is patterned and remains,
The resist 22 on the vernier mark area 14 is entirely removed.
【００１０】図５（Ｃ）に示すように、上述のレジスト
２２をマスクとして、素子領域１３及びバーニアマーク
領域１４に対して異方性エッチングを行うことにより、
素子領域１３の配線材料２１には配線パターン２１ａ、
２１ａ、…が形成される。一方、層間絶縁膜（バーニア
マーク）１８ａの上方の配線材料２１は、その上方にレ
ジスト２２がないためエッチングによって全て除去され
るが、このエッチングは異方性エッチングのため層間絶
縁膜１８ａの側壁に配線材料片２１ｂ、２１ｂ、…が残
っている。この後、所期の工程によってレジスト２２を
除去する。As shown in FIG. 5C, the element region 13 and the vernier mark region 14 are anisotropically etched by using the resist 22 as a mask.
The wiring material 21 in the element region 13 includes a wiring pattern 21a,
21a, ... Are formed. On the other hand, the wiring material 21 above the interlayer insulating film (vernier mark) 18a is completely removed by etching because there is no resist 22 above it, but this etching is anisotropic etching, so that it is formed on the sidewall of the interlayer insulating film 18a. The wiring material pieces 21b, 21b, ... Are left. After that, the resist 22 is removed by a desired process.
【００１１】図５（Ｄ）に示すように、レジスト２２を
除去した後、後処理として配線パターンの水洗処理又は
層間絶縁膜１８がエッチングされるような水溶液を使っ
た処理をした場合に、バーニアマーク１８ａの側壁に付
着していた配線材料片２１ｂ、２１ｂ、…が剥がれるこ
とが少なくない。As shown in FIG. 5D, after the resist 22 is removed, the vernier is subjected to a post-treatment of washing the wiring pattern with water or a treatment using an aqueous solution that etches the interlayer insulating film 18. The wiring material pieces 21b, 21b, ... Adhering to the side wall of the mark 18a often come off.
【００１２】[0012]
【発明が解決しようとする課題】上述した層間絶縁膜の
エッチングはエッチング処理槽内で行なわれるため、バ
ーニアマークの側壁に付着していた配線材料片が剥がれ
ると、それがエッチング液中に浮遊することになる。バ
ーニアマークは基板上に複数形成されていることから、
剥離して浮遊する配線材料片は少なくない。この浮遊し
ている配線材料片が配線パターンに付着したとき、配線
間に電気的ショートを引き起こすこともある。このた
め、半導体基板に付着した配線材料片に起因した歩留り
低減が懸念される。また、基板の洗浄を頻繁に行った
り、処理層の溶液を交換する頻度が増加し、不経済であ
る。さらに、配線材料片が剥離することは、下地との接
触面積が小さい微細パターンである程顕著になる。Since the above-mentioned etching of the interlayer insulating film is carried out in the etching treatment tank, when the wiring material piece adhered to the side wall of the vernier mark is peeled off, it is suspended in the etching solution. It will be. Since multiple vernier marks are formed on the substrate,
There are many pieces of wiring material that separate and float. When this floating piece of wiring material adheres to the wiring pattern, it may cause an electrical short between the wirings. Therefore, there is a concern that the yield may be reduced due to the wiring material pieces attached to the semiconductor substrate. In addition, it is uneconomical because the substrate is frequently cleaned and the solution of the treatment layer is exchanged more frequently. Further, the peeling of the wiring material piece becomes more remarkable as the fine pattern has a smaller contact area with the base.
【００１３】本発明は、上記に鑑みてなされたもので、
その目的は、バーニアマークに残存付着していた配線材
料片が剥がれないようにした半導体装置の製造方法を提
供しようとすることにある。The present invention has been made in view of the above,
It is an object of the present invention to provide a method for manufacturing a semiconductor device in which a wiring material piece remaining on a vernier mark is prevented from being peeled off.
【００１４】[0014]
【課題を解決するための手段】第１の本発明は、半導体
素子形成領域とマーク領域とを有する半導体基板上に層
間絶縁膜を形成する工程と、前記層間絶縁膜上に第１レ
ジスト層を形成し、前記第１レジスト層をパターニング
する工程と、パタ−ニングした前記第１レジスト層をマ
スクとして前記層間絶縁膜をエッチングして、少なくと
も前記マーク領域上にマーク用層間絶縁膜片を残存させ
る工程と、全面に配線材料層を形成する工程と、前記配
線材料層上に第２レジスト層を形成し、前記第２レジス
ト層をパターニングする工程と、パターニングした前記
第２レジスト層をマスクとして前記配線材料層をエッチ
ングして、少なくとも、前記マーク用層間絶縁膜片の周
囲及びその側方に至るまでを被う配線材料体を残存させ
る工程と、を備えるものとして構成されている。According to a first aspect of the present invention, a step of forming an interlayer insulating film on a semiconductor substrate having a semiconductor element forming region and a mark region and a first resist layer on the interlayer insulating film. Forming and patterning the first resist layer, and etching the interlayer insulating film using the patterned first resist layer as a mask to leave a mark interlayer insulating film piece at least on the mark region. A step of forming a wiring material layer on the entire surface, a step of forming a second resist layer on the wiring material layer and patterning the second resist layer, and a step of using the patterned second resist layer as a mask Etching the wiring material layer to leave a wiring material body covering at least the periphery of the mark interlayer insulating film piece and the sides thereof. It is configured as a thing.
【００１５】[0015]
【作用】配線材料層をエッチングした場合においても、
マーク用層間絶縁膜片を被う配線材料層は広い面積でそ
の片を被うものとして残存する。[Function] Even when the wiring material layer is etched,
The wiring material layer covering the mark interlayer insulating film piece remains in a wide area as the piece covering the piece.
【００１６】[0016]
【実施例】本発明の一実施例の工程断面図を図１に示
す。本来的に行われる半導体素子の製造工程との関係
で、バーニアマークの状態について以下に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A process sectional view of one embodiment of the present invention is shown in FIG. The state of the vernier mark will be described below in relation to the manufacturing process of the semiconductor device which is originally performed.
【００１７】図１（Ａ）に示すように、半導体基板１１
の上方のフィールド酸化膜１２によって、素子形成領域
１３及びバーニアマーク形成領域１４が形成される。こ
の後、素子形成領域１３の基板１１の表面にゲート酸化
膜１５が形成された後、そのゲート酸化膜１５の上方に
ポリシリコンゲート１６が形成される。続いて、所期の
工程によって、拡散層１７、即ち、ソース／ドレイン領
域１７ａ及びドレイン／ソース領域１７ｂが形成され
る。このとき、バーニアマーク領域１４では拡散層１７
が形成される。続いて、素子形成領域１３及びバーニア
マーク形成領域１４の上方に層間絶縁膜（ＳｉＯ２、Ｂ
ＰＳＧ等）１８が形成される。この後、ソース／ドレイ
ン領域１７ａ及びドレイン／ソース領域１７ｂ等の上方
の層間絶縁膜１８にコンタクトホール２０を形成するた
めのＰＥＰ工程を行う。ＰＥＰ工程は、層間絶縁膜１８
の上方にレジスト１９を塗布し、拡散層１７、即ち、ソ
ース／ドレイン領域１７ａ及びドレイン／ソース領域１
７ｂ等にコンタクトホールを位置合わせするための合わ
せマーク（図示せず）によってホトマスクのコンタクト
ホールのパターンを合わせて、パターンをレジスト１９
に投影露光後、現像してレジスト１９にコンタクトホー
ルのパターン溝１９ａ、１９ａ、…を形成する。このと
き、バーニアマーク領域１４では層間絶縁膜１８にバー
ニアマーク１４ｂとしてのレジスト１９が残っている。
このとき、バーニアマーク１４ｂとしてのレジスト１９
と主尺としての拡散層１７との位置関係を見ることによ
り拡散層１７に対するコンタクトホールのパターン１９
ａ、１９ａ、…の合わせ精度（合わせずれ）を確認する
ことができる。合わせずれがあることが確認された場
合、再度、コンタクトホールのＰＥＰ工程をやり直すこ
とができる。As shown in FIG. 1A, the semiconductor substrate 11
The element oxide forming region 13 and the vernier mark forming region 14 are formed by the field oxide film 12 above. After that, a gate oxide film 15 is formed on the surface of the substrate 11 in the element formation region 13, and then a polysilicon gate 16 is formed above the gate oxide film 15. Subsequently, the diffusion layer 17, that is, the source / drain regions 17a and the drain / source regions 17b are formed by a desired process. At this time, the diffusion layer 17 is formed in the vernier mark area 14.
Is formed. Then, an interlayer insulating film (SiO 2 , B 2) is formed above the element forming region 13 and the vernier mark forming region 14.
PSG, etc.) 18 is formed. Then, a PEP process for forming a contact hole 20 in the interlayer insulating film 18 above the source / drain regions 17a and the drain / source regions 17b is performed. In the PEP process, the interlayer insulating film 18
A resist 19 is coated on the diffusion layer 17, that is, the source / drain region 17a and the drain / source region 1
The pattern of the contact hole of the photomask is aligned with an alignment mark (not shown) for aligning the contact hole with 7b or the like, and the pattern is resist 19
After projection exposure, the resist 19 is developed to form contact hole pattern grooves 19a, 19a, .... At this time, in the vernier mark region 14, the resist 19 as the vernier mark 14b remains in the interlayer insulating film 18.
At this time, the resist 19 as the vernier mark 14b
The contact hole pattern 19 for the diffusion layer 17 can be obtained by observing the positional relationship between the diffusion layer 17 and the diffusion layer 17 as the main scale.
The alignment accuracy (misalignment) of a, 19a, ... Can be confirmed. When it is confirmed that there is misalignment, the PEP process for contact holes can be performed again.
【００１８】図１（Ｂ）に示すように、上述のレジスト
１９をマスクとして素子領域１３及びバーニアマーク領
域１４に対して異方性エッチングを行う。素子領域１３
の層間絶縁膜１８にはパターン溝１９ａ、１９ａ、…に
従ってコンタクトホール２０、２０、…が形成され、バ
ーニアマーク領域１４ではレジスト１９（１４ｂ）が残
されているため、層間絶縁膜１８はエッチングされずに
残る。このため、バーニアマーク領域１４の拡散層１７
の上方に層間絶縁膜（バーニアマーク）１８ａが残る。
この後、レジスト１９を所期の工程によって除去し、素
子領域１３及びバーニアマーク領域１４に配線材料（ポ
リシリコン、アルミ等）２１が堆積される。配線材料２
１は素子領域１３及びバーニアマーク領域１４の上方に
堆積している。続いて、配線層をパターニングするた
め、この配線材料２１の上方にレジスト２２を塗布し、
所望のＰＥＰ工程により、レジスト２２をパターニング
する。このとき、素子形成領域１３の配線材料２１上方
のレジスト２２はパターニングされて残り、バーニアマ
ーク領域１４の配線材料２１上にもレジスト２２が残
る。As shown in FIG. 1B, the element region 13 and the vernier mark region 14 are anisotropically etched using the resist 19 as a mask. Element area 13
, Are formed in accordance with the pattern grooves 19a, 19a, ... And the resist 19 (14b) is left in the vernier mark region 14, so that the interlayer insulating film 18 is etched. It remains without. Therefore, the diffusion layer 17 in the vernier mark region 14
Interlayer insulating film (vernier mark) 18a is left above.
After that, the resist 19 is removed by a desired process, and a wiring material (polysilicon, aluminum, etc.) 21 is deposited on the element region 13 and the vernier mark region 14. Wiring material 2
1 is deposited above the element region 13 and the vernier mark region 14. Subsequently, in order to pattern the wiring layer, a resist 22 is applied above the wiring material 21,
The resist 22 is patterned by a desired PEP process. At this time, the resist 22 above the wiring material 21 in the element forming region 13 is patterned and remains, and the resist 22 also remains on the wiring material 21 in the vernier mark region 14.
【００１９】図１（Ｃ）に示すように、上述のレジスト
２２をマスクとして、素子領域１３及びバーニアマーク
領域１４に対して異方性エッチングを行うことにより、
素子領域１３の配線材料２１には配線パターン２１ａ、
２１ａ、…が形成される。一方、層間絶縁膜片（バーニ
アマーク）１８ａの上方の配線材料２１は、その上方の
レジスト２２によって保護されているためエッチングさ
れず、配線材料２１ｃがバーニアマーク１８ａの上面及
び側面、さらには側面から側方に延びる広い面を被うよ
うに残っている。この後、所期の工程によってレジスト
２２を除去する。As shown in FIG. 1C, the element region 13 and the vernier mark region 14 are anisotropically etched by using the resist 22 as a mask,
The wiring material 21 in the element region 13 includes a wiring pattern 21a,
21a, ... Are formed. On the other hand, the wiring material 21 above the interlayer insulating film piece (vernier mark) 18a is not etched because it is protected by the resist 22 thereabove, and the wiring material 21c is removed from the upper surface and the side surface of the vernier mark 18a, and further from the side surface. It remains to cover a wide surface that extends laterally. After that, the resist 22 is removed by a desired process.
【００２０】図１（Ｄ）に示すように、レジスト２２を
除去した後、後処理として配線パターンの水洗処理又は
層間絶縁膜１８がエッチングされるような水溶液を使っ
た処理をした場合においても、バーニアマーク１８ａを
覆っている配線材料２１ｃは接触面積が大きいため剥が
れない。このため、先に従来例で述べたような剥がれた
配線材料片による電気的ショートの問題は生じない。As shown in FIG. 1D, even after the resist 22 is removed, a post-treatment of washing the wiring pattern with water or a treatment using an aqueous solution for etching the interlayer insulating film 18 is performed. The wiring material 21c covering the vernier mark 18a has a large contact area and therefore cannot be peeled off. For this reason, the problem of electrical short circuit due to the stripped wiring material piece as described in the conventional example does not occur.
【００２１】また、バーニアパターン１８ａ上に配線材
料２１ｃが残った状態で合わせずれがあるか否かを確認
する場合がある。この場合、配線材料２１ｃが金属のよ
うな不透明な材料であるとき、下地とのずれを確認する
ことが困難であったり、正確でないことが多い。このよ
うな場合のために、配線材料２１ｃに応じて保護のため
のレジスト２２のパターンを変えるようにする。つま
り、図２（１）に示すように、配線材料が半透明又は不
透明な材料（アルミ等の金属材料）であるときはバーニ
アパターン１８ａの下部（又はバーニアパターンの上部
／中央部分のみ）を被うようにレジスト２２をパターン
形成し、図２（２）に示すように配線材料２１が透明な
材料であるときバーニアパターン１８ａの全面を配線材
料が被うようにレジスト２２をパターン形成する。Further, it may be checked whether or not there is misalignment with the wiring material 21c left on the vernier pattern 18a. In this case, when the wiring material 21c is an opaque material such as metal, it is often difficult or inaccurate to check the deviation from the base. In such a case, the pattern of the resist 22 for protection is changed according to the wiring material 21c. That is, as shown in FIG. 2A, when the wiring material is a semitransparent or opaque material (a metal material such as aluminum), the lower portion of the vernier pattern 18a (or only the upper / central portion of the vernier pattern) is covered. The resist 22 is patterned as described above, and when the wiring material 21 is a transparent material as shown in FIG. 2B, the resist 22 is patterned so that the wiring material covers the entire surface of the vernier pattern 18a.
【００２２】本発明の実施例によれば、段差のあるバー
ニアマーク上の配線材料を配線パターン形成の際、レジ
ストによって覆って、配線層エッチングによるバーニア
マーク上の配線材料が除去されるのを極力防ぐようにし
たので、この後の水溶性処理によって配線材料片が剥離
することを極力防ぐことが可能である。このため、配線
材料片の剥離に起因した配線パターンのショートを防ぐ
ことができる。このため、電気的ショートに起因した歩
留りの低下を極力抑えることができる。According to the embodiment of the present invention, the wiring material on the vernier mark having a step is covered with a resist when the wiring pattern is formed, and the wiring material on the vernier mark is removed by etching the wiring layer as much as possible. Since it is prevented, it is possible to prevent the wiring material piece from peeling off as much as possible by the subsequent water-soluble treatment. Therefore, it is possible to prevent a short circuit of the wiring pattern due to the peeling of the wiring material piece. Therefore, it is possible to suppress the decrease in yield due to the electrical short as much as possible.
【００２３】以上ではバーニアパターンについてのみ説
明したが他のマーク類に関しても同様に保護パターンを
設けることによって、マーク類から配線材料等が剥がれ
ることを防ぐことができ、バーニアマークにおける効果
と同様の効果が得られる。Although only the vernier pattern has been described above, it is possible to prevent the wiring material and the like from being peeled off from the marks by similarly providing the protective pattern for the other marks, and the same effect as that of the vernier mark. Is obtained.
【００２４】[0024]
【発明の効果】本発明によれば、配線材料層のエッチン
グ後であっても、マークとして使用される層間絶縁膜片
が広い面積の配線材料層で被われるようにしたので、こ
の後の処理によっても配線材料片が層間絶縁膜片から剥
がれるのを防ぐことができる。According to the present invention, even after the wiring material layer is etched, the interlayer insulating film pieces used as marks are covered with the wiring material layer having a large area. Also, the wiring material piece can be prevented from peeling off from the interlayer insulating film piece.
【図１】本発明の一実施例の工程断面図。FIG. 1 is a process sectional view of an embodiment of the present invention.
【図２】本発明の一実施例のバーニアマークの平面図。FIG. 2 is a plan view of a vernier mark according to an embodiment of the present invention.
【図３】半導体基板上のマーク類の説明図。FIG. 3 is an explanatory diagram of marks on a semiconductor substrate.
【図４】合わせずれの説明図。FIG. 4 is an explanatory diagram of misalignment.
【図５】従来の工程断面図。FIG. 5 is a sectional view of a conventional process.
１ 半導体基板 ２ 半導体素子形成領域 ３ 合わせマーク領域 ４ 寸法精度マーク領域 ５ 合わせずれ確認用のバーニアマーク領域 ５ａ 主尺 ５ｂ バーニアマーク ５ｃ 基準マーク １１ 半導体基板 １２ フィールド酸化膜 １３ 素子形成領域 １４ バーニアマーク形成領域 １４ｂ バーニアマーク １５ ゲート酸化膜 １６ ポリシリコンゲート １７ 拡散層 １８ 層間絶縁膜 １８ａ 層間絶縁膜片（バーニアマーク） １９ レジスト ２０ コンタクトホール ２１、 配線材料 ２１ｂ、２１ｃ 配線材料片 ２２ レジスト 1 Semiconductor Substrate 2 Semiconductor Element Forming Area 3 Alignment Mark Area 4 Dimensional Accuracy Mark Area 5 Vernier Mark Area 5a for Checking Misalignment 5a Main Scale 5b Vernier Mark 5c Reference Mark 11 Semiconductor Substrate 12 Field Oxide Film 13 Element Forming Area 14 Vernier Mark Formation Region 14b Vernier mark 15 Gate oxide film 16 Polysilicon gate 17 Diffusion layer 18 Interlayer insulating film 18a Interlayer insulating film piece (Vernier mark) 19 Resist 20 Contact hole 21, Wiring material 21b, 21c Wiring material piece 22 Resist
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/88 C
Claims (3)
る半導体基板上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に第１レジスト層を形成し、前記第１
レジスト層をパターニングする工程と、 パタ−ニングした前記第１レジスト層をマスクとして前
記層間絶縁膜をエッチングして、少なくとも前記マーク
領域上にマーク用層間絶縁膜片を残存させる工程と、 全面に配線材料層を形成する工程と、 前記配線材料層上に第２レジスト層を形成し、前記第２
レジスト層をパターニングする工程と、 パターニングした前記第２レジスト層をマスクとして前
記配線材料層をエッチングして、少なくとも、前記マー
ク用層間絶縁膜片の周囲及びその側方に至るまでを被う
配線材料体を残存させる工程と、を備えることを特徴と
する半導体装置の製造方法。1. A step of forming an interlayer insulating film on a semiconductor substrate having a semiconductor element forming region and a mark region, and a step of forming a first resist layer on the interlayer insulating film,
A step of patterning a resist layer; a step of etching the interlayer insulating film using the patterned first resist layer as a mask to leave a mark interlayer insulating film piece on at least the mark region; Forming a material layer; forming a second resist layer on the wiring material layer;
A step of patterning a resist layer, and a wiring material which covers at least the periphery of the mark interlayer insulating film piece and its side by etching the wiring material layer using the patterned second resist layer as a mask A method of manufacturing a semiconductor device, comprising: a step of leaving a body.
マーク用層間絶縁膜片の上面の全体から側面を被うよう
に残されていることを特徴とする請求項１記載の半導体
装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the second resist after patterning is left so as to cover the entire upper surface of the mark interlayer insulating film piece from its side surface. .
マーク用層間絶縁膜片の上面の一部から側面を被うよう
に残されていることを特徴とする請求項１記載の半導体
装置の製造方法。3. The manufacturing of a semiconductor device according to claim 1, wherein the second resist after patterning is left so as to cover a part of an upper surface of the mark interlayer insulating film piece and a side surface thereof. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176861A JPH0845931A (en) | 1994-07-28 | 1994-07-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176861A JPH0845931A (en) | 1994-07-28 | 1994-07-28 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845931A true JPH0845931A (en) | 1996-02-16 |
Family
ID=16021106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6176861A Pending JPH0845931A (en) | 1994-07-28 | 1994-07-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0845931A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734078B1 (en) * | 2001-12-24 | 2007-07-02 | 매그나칩 반도체 유한회사 | Method of forming alignment key for metal line mask |
-
1994
- 1994-07-28 JP JP6176861A patent/JPH0845931A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734078B1 (en) * | 2001-12-24 | 2007-07-02 | 매그나칩 반도체 유한회사 | Method of forming alignment key for metal line mask |
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