JPH0844038A - Master mask forming device and production of semiconductor device - Google Patents
Master mask forming device and production of semiconductor deviceInfo
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、フォトリソグラフィー
工程で使用されるマスターマスク作成装置及び半導体装
置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for producing a master mask used in a photolithography process and a method for manufacturing a semiconductor device.
【０００２】[0002]
【従来の技術】近年、半導体装置に対する高集積化の要
望が高くなっており、微細な多層電極構造が多用されて
きている。これに伴い、段差上で良好な形状を得るため
多層電極間の層間絶縁膜の平坦化やリソグラフィ技術の
向上が不可欠となっている。2. Description of the Related Art In recent years, there has been an increasing demand for high integration of semiconductor devices, and fine multi-layer electrode structures have been frequently used. Along with this, it is indispensable to flatten the interlayer insulating film between the multi-layer electrodes and improve the lithography technique in order to obtain a good shape on the step.
【０００３】従来より、このような多層電極を有する半
導体装置の製造工程は、図４（ａ）〜（ｃ）に示す手順
で行われている。Conventionally, a manufacturing process of a semiconductor device having such a multi-layer electrode is performed by the procedure shown in FIGS. 4 (a) to 4 (c).
【０００４】図４（ａ）に示す状態では、半導体基板３
上にゲート絶縁膜４を介して第１層配線電極５（ゲート
電極）が形成されており、その上に層間絶縁膜６が形成
され、さらにその上にビット線等の第２層配線電極を形
成するための導電膜７（例えばポリサイド膜等）が堆積
されている。そして、この導電膜７の上にフォトレジス
ト８を塗布する。次に、図４（ｂ）に示すように、フォ
トリソグラフィーにより導電膜７をパターニングして第
２層配線電極９を形成する。この第２層配線電極９が形
成された基板の平面状態は、図４（ｃ）に示すようにな
る。In the state shown in FIG. 4A, the semiconductor substrate 3
A first layer wiring electrode 5 (gate electrode) is formed on the gate insulating film 4, an interlayer insulating film 6 is formed thereon, and a second layer wiring electrode such as a bit line is further formed thereon. A conductive film 7 (for example, a polycide film or the like) for forming is deposited. Then, a photoresist 8 is applied on the conductive film 7. Next, as shown in FIG. 4B, the conductive film 7 is patterned by photolithography to form the second layer wiring electrode 9. The planar state of the substrate on which the second-layer wiring electrode 9 is formed is as shown in FIG.
【０００５】また、上記フォトリソグラフィー工程で
は、図３に示すマスターマスク作成装置２０により、マ
スターマスクが作成される。ただし、ネガ型のフォトレ
ジストマスクを形成する場合を示す。すなわち、設計情
報格納部１１からの設計情報に応じて、図形作成部１２
により、下層の第１層配線電極５を形成するための第１
マスターマスク１（同図の破線部分参照）の形状が作成
され、次に、第１層配線電極５の上に交差する第２層配
線電極９を形成するための第２マスターマスク２（同図
の実線部分）の形状が作成される。In the photolithography process, a master mask forming apparatus 20 shown in FIG. 3 forms a master mask. However, the case where a negative photoresist mask is formed is shown. That is, according to the design information from the design information storage unit 11, the graphic creation unit 12
To form the first layer wiring electrode 5 of the lower layer by
The shape of the master mask 1 (see the broken line portion in the figure) is created, and then the second master mask 2 (see the figure) for forming the second layer wiring electrode 9 intersecting the first layer wiring electrode 5 is formed. The solid line part) is created.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来の方法では、導電膜７から第２層配線電極９をパター
ニングする際に下記のような問題があった。すなわち、
導電膜７の下地はすべて層間絶縁膜６となっているが、
層間絶縁膜６の下方には線状にパターニングされた第１
層配線電極５が存在するので、層間絶縁膜６の表面には
第１層配線電極５の部位で突出する段差がある。したが
って、フォトリソグラフィーの際、フォトレジスト膜８
を塗布すると、段差底部の部位ではフォトレジスト膜８
の膜厚が段差頂部の部位よりも大きくなっている。この
ため、段差底部の部位のフォトレジスト膜８を解像する
ために必要な光強度が不足し、ポジ型のフォトレジスト
を使用する場合、段差底部の部分で露光量が不足するこ
とでフォトレジスト膜の溶解部分が縮小し、段差底部で
レジストマスクの幅が太くなる。一方、ネガ型のフォト
レジストを使用する場合には、段差底部の部分でフォト
レジスト膜８が溶解する領域が拡大して、段差底部でフ
ォトレジストマスクの幅が細くなる。したがって、最終
的に段差底部の部位でポジ型の場合にはブリッジ不良
を、ネガ型の場合には断線不良を招く虞れがあった。However, the above-mentioned conventional method has the following problems when patterning the second layer wiring electrode 9 from the conductive film 7. That is,
Although the underlying layer of the conductive film 7 is the interlayer insulating film 6,
Below the interlayer insulating film 6, a first linear pattern is formed.
Since the layer wiring electrode 5 exists, there is a step on the surface of the interlayer insulating film 6 that projects at the portion of the first layer wiring electrode 5. Therefore, at the time of photolithography, the photoresist film 8
Is applied to the photoresist film 8 at the bottom of the step.
Is thicker than the top of the step. For this reason, the light intensity necessary for resolving the photoresist film 8 at the bottom of the step is insufficient, and when a positive photoresist is used, the exposure amount is insufficient at the bottom of the step and The dissolved portion of the film shrinks, and the width of the resist mask becomes thicker at the bottom of the step. On the other hand, when a negative type photoresist is used, the region where the photoresist film 8 dissolves at the bottom of the step expands, and the width of the photoresist mask becomes narrower at the bottom of the step. Therefore, there is a possibility that a bridge defect may finally occur at the bottom of the step in the case of the positive type, and a disconnection defect may occur in the case of the negative type.
【０００７】斯かる不具合を回避すべく、従来では、フ
ォトレジストマスクの形成時に全体の露光量を増大させ
たり、層間絶縁膜６を平坦化する等の方法が採られてき
た。しかるに、フォトレジスト膜の形成時に全体の露光
量を増加させると、反対に段差頂部が過剰な露光量とな
るので、ポジ型の場合、上層配線電極の頂部における寸
法が細くなって断線を生じる虞れがある。また、層間絶
縁膜を平坦化する方法は、工程数の増大つまり製造コス
トの増大を招き、量産上好ましくない。In order to avoid such a problem, conventionally, methods such as increasing the total exposure amount at the time of forming a photoresist mask and flattening the interlayer insulating film 6 have been adopted. However, if the total exposure amount is increased during the formation of the photoresist film, on the contrary, the top portion of the step has an excessive exposure amount. Therefore, in the case of the positive type, the dimension at the top portion of the upper layer wiring electrode may be thin and a wire breakage may occur. There is Further, the method of flattening the interlayer insulating film causes an increase in the number of steps, that is, an increase in manufacturing cost, which is not preferable for mass production.
【０００８】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、下地に下層配線による段差を有する
基板上に配線電極を形成する場合に、工程数の増大を招
くことなく、良好な形状を有する多層配線電極を形成す
るためのマスターマスクの作成装置及び半導体装置の製
造方法を提供することにある。The present invention has been made in view of the above points, and an object thereof is to prevent an increase in the number of steps when forming a wiring electrode on a substrate having a step due to a lower layer wiring as a base. An object of the present invention is to provide a master mask forming apparatus and a semiconductor device manufacturing method for forming a multilayer wiring electrode having a good shape.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成させるた
めに本発明が講じた手段は、上層配線電極形成用マスタ
ーマスクの幅を、下層配線電極と交差する部位と交差し
ない部位とで変更するように補正することにある。Means for Solving the Problems The means taken by the present invention to achieve the above object changes the width of a master mask for forming an upper layer wiring electrode between a portion intersecting a lower layer wiring electrode and a portion not intersecting the lower layer wiring electrode. To correct it.
【００１０】具体的に請求項１の発明の講じた手段は、
フォトリソグラフィー工程で使用されるマスターマスク
を作成するための装置として、設計情報を格納する設計
情報格納手段と、上記設計情報格納部に格納される設計
情報に応じて、半導体装置の各部の形状に対応したマス
ターマスクの図形を作成する図形作成手段と、上記情報
格納手段の情報から上層配線電極と少なくとも１つの下
層配線電極とが交差する旨の情報を取出す交差情報取出
し手段と、上記交差情報取出し手段の出力を受け、上記
図形作成手段で作成される上層配線電極形成用マスター
マスクの幅を、上層配線電極が少なくとも１つの下層配
線電極に交差する部位と交差しない部位とでは異なる幅
にして、当該マスターマスクを用いて形成されるフォト
レジストマスクの幅が均一になる方向に補正する補正手
段とを設ける構成としたものである。Specifically, the means taken by the invention of claim 1 is as follows.
As a device for creating a master mask used in a photolithography process, a design information storage unit that stores design information and a shape of each part of a semiconductor device are formed according to the design information stored in the design information storage unit. A graphic creating means for creating a corresponding master mask graphic, an intersection information extracting means for extracting information indicating that the upper layer wiring electrode and at least one lower layer wiring electrode intersect from the information of the information storing means, and the intersection information extracting In response to the output of the means, the width of the upper layer wiring electrode forming master mask created by the figure creating means is set to different widths at a portion where the upper layer wiring electrode intersects with at least one lower layer wiring electrode and a portion where the upper layer wiring electrode does not intersect. A configuration that includes a correction unit that corrects the width of a photoresist mask formed using the master mask so that the width becomes uniform. One in which the.
【００１１】請求項２の発明の講じた手段は、請求項１
の発明において、上記補正手段を、上層配線電極形成用
マスターマスクの幅を一括補正するように構成したもの
である。The means taken by the invention of claim 2 is the method of claim 1.
In the invention described above, the correction means is configured to collectively correct the width of the master mask for forming the upper layer wiring electrode.
【００１２】請求項３の発明の講じた手段は、少なくと
も１つの下層配線電極の上に上層配線電極を形成するよ
うにした半導体装置の製造方法として、上記上層配線電
極を形成するためのマスターマスクを作成するステップ
と、上記上層配線電極を構成する導電膜を堆積する工程
と、上記導電膜の上にフォトレジストを塗布してフォト
レジスト膜を形成する工程と、上記マスターマスクを用
いて上記フォトレジスト膜の一部を除去してフォトレジ
ストマスクを形成するステップと、上記フォトレジスト
マスクを用いて上層配線電極をパターニングするステッ
プとを設け、上記上層配線電極形成用マスターマスクを
作成するステップでは、上層配線電極形成用マスターマ
スクの幅を、上層配線電極が少なくとも１つの下層配線
電極に交差する部位と交差しない部位とでは異なる幅に
して、当該マスターマスクを用いて形成されるフォトレ
ジストマスクの幅が均一になる方向に補正する方法であ
る。According to a third aspect of the present invention, there is provided a master mask for forming the upper layer wiring electrode as a method of manufacturing a semiconductor device in which the upper layer wiring electrode is formed on at least one lower layer wiring electrode. And a step of depositing a conductive film that constitutes the upper wiring electrode, a step of applying a photoresist on the conductive film to form a photoresist film, and the photomask using the master mask. In the step of forming a photoresist mask by removing a part of the resist film, and the step of patterning the upper layer wiring electrode using the photoresist mask, in the step of creating the upper layer wiring electrode forming master mask, The width of the master mask for forming the upper layer wiring electrode is defined as a portion where the upper layer wiring electrode intersects with at least one lower layer wiring electrode. In a site that does not intersect with in the different widths, a method in which the width of the photoresist mask is formed using the master mask is corrected to become uniform.
【００１３】請求項４の発明の講じた手段は、請求項３
の発明において、上記上層配線電極形成用マスターマス
クを作成するステップでは、上層配線電極形成用マスタ
ーマスクの幅を一括補正する方法である。The means taken by the invention of claim 4 is defined by claim 3
In the invention, the step of creating the master mask for forming the upper layer wiring electrode is a method of collectively correcting the width of the master mask for forming the upper layer wiring electrode.
【００１４】[0014]
【作用】以上の構成又は方法により、各請求項の発明で
は、以下のような作用が得られる。With the above structure or method, the following actions can be obtained in the invention of each claim.
【００１５】請求項１又は３の発明では、レイアウトデ
ータ等の設計情報に基づき、上層配線形成用マスターマ
スクの形状が描画される。その際、少なくとも１つの下
層配線電極と当該上層配線電極とが交差する場合には、
上層配線電極形成用マスターマスクの幅が、下層配線電
極との交差する部位と交差しない部位とでは異なる幅に
なるよう補正される。例えばポジ型フォトレジスト用マ
スターマスクでは、交差しない部位でマスターマスクの
幅が標準値よりも細くなるよう補正される。したがっ
て、このマスターマスクを用いて製造される半導体装置
において、最終的な上層配線電極の幅がほぼ均一とな
り、ブリッジ不良や断線不良が防止されることになる。According to the first or third aspect of the invention, the shape of the master mask for forming the upper layer wiring is drawn based on the design information such as layout data. At that time, when at least one lower layer wiring electrode and the upper layer wiring electrode intersect,
The width of the master mask for forming the upper layer wiring electrode is corrected so as to have different widths at a portion where the lower layer wiring electrode intersects and a portion where the lower layer wiring electrode does not intersect. For example, in the case of a positive photoresist master mask, the width of the master mask is corrected to be narrower than a standard value at a portion that does not intersect. Therefore, in the semiconductor device manufactured using this master mask, the width of the final upper layer wiring electrode becomes substantially uniform, and bridging defects and disconnection defects are prevented.
【００１６】一方、一般に、設計情報つまりレイアウト
データをマスク描画用のデータに変換する際には、作成
しようとする目的マスクのデータソースを他のマスクデ
ータの反転やコピーから求めるための演算処理のシステ
ムが導入されており、上記の手段でプロセス変動を抑え
るマスクを作成することは工程増加を伴わない。したが
って、工程数の増大を招くことなく、段差上において良
好な形状を有する配線電極が得られる。On the other hand, in general, when converting design information, that is, layout data into mask drawing data, a calculation process for obtaining a data source of a target mask to be created from inversion or copy of other mask data is performed. Since the system has been introduced, the process described above does not increase the number of steps to create a mask that suppresses process variations. Therefore, a wiring electrode having a good shape on the step can be obtained without increasing the number of steps.
【００１７】請求項２又は４の発明では、上記請求項１
又は３の発明の作用において、補正が一括処理されるの
で、マスターマスクの作成が容易かつ迅速となる。In the invention of claim 2 or 4, the above-mentioned claim 1
Alternatively, in the operation of the third aspect of the invention, since the correction is collectively processed, the master mask can be easily and quickly created.
【００１８】[0018]
【実施例】以下、本発明の実施例について、図１及び図
２（ａ）〜（ｃ）を参照しながら説明する。EXAMPLES Examples of the present invention will be described below with reference to FIGS. 1 and 2A to 2C.
【００１９】図１は、実施例に係る半導体装置のフォト
リソグラフィー工程で使用されるマスターマスク作成装
置１０の構成を示す。図１に示すように、マスターマス
ク作成装置１０には、半導体装置の各構成要素の配置，
接続関係等に関する設計情報を格納する設計情報格納部
１１と、この設計情報格納部１１に格納される設計情報
に応じて、マスターマスクの形状を作成する図形作成部
１２と、上記設計情報格納部１１から多層配線間の交差
に関する情報を取出す交差情報取出し部１３と、この交
差情報取出し部１３の取出し情報に応じて、上記図形作
成部１２で作成される上層配線電極形成用マスターマス
クの幅を補正する補正部１４とが設けられている。すな
わち、まず、下層配線電極を形成するための第１マスタ
ーマスク１（同図の破線部分参照）を作成し、その上に
上層配線電極形成用の第２マスターマスク２（同図の実
線部分参照）を作成する。その際、ポジ型マスターマス
クの場合には、交差情報取出し部１３により、下層配線
電極と上層配線電極とが交差する旨の情報が設計情報格
納部１１から取り出されると、補正部１４により、第２
マスターマスク２の幅を、第１マスターマスク１と交差
する部位では標準値に、それ以外の部位では標準値より
も細くするよう補正される。つまり、下層配線電極によ
る段差の底部では第２マスターマスク２の幅を標準値よ
りも細くすることで、最終的に形成される上層配線電極
の段差底部における広がりを防止している。なお、ネガ
型マスターマスクの場合、マスターマスクの幅を交差す
る部位では標準値にし、交差しない部位では標準値より
も太くする。FIG. 1 shows the structure of a master mask forming apparatus 10 used in a photolithography process of a semiconductor device according to an embodiment. As shown in FIG. 1, the master mask forming apparatus 10 includes an arrangement of each component of the semiconductor device,
A design information storage unit 11 that stores design information regarding connection relations, a graphic creation unit 12 that creates the shape of a master mask according to the design information stored in the design information storage unit 11, and the design information storage unit. A crossing information extraction unit 13 for extracting information on the intersection between the multilayer wirings from 11, and a width of the master mask for forming the upper layer wiring electrode formed by the graphic creation unit 12 according to the extraction information of the intersection information extraction unit 13 The correction part 14 which corrects is provided. That is, first, a first master mask 1 (see a broken line portion in the figure) for forming a lower layer wiring electrode is created, and a second master mask 2 for forming an upper layer wiring electrode is formed thereon (see a solid line portion in the figure). ) Is created. At this time, in the case of a positive type master mask, when the crossing information extracting unit 13 extracts information indicating that the lower layer wiring electrode and the upper layer wiring electrode intersect from the design information storage unit 11, the correcting unit 14 Two
The width of the master mask 2 is corrected to a standard value at a portion intersecting with the first master mask 1 and narrower than the standard value at other portions. That is, at the bottom of the step due to the lower layer wiring electrode, the width of the second master mask 2 is made smaller than the standard value to prevent the upper layer wiring electrode finally formed from spreading at the step bottom. In the case of a negative master mask, the width of the master mask is set to a standard value at a crossing portion, and is made thicker than the standard value at a non-crossing portion.
【００２０】また、図２（ａ）〜（ｃ）は、半導体装置
の製造工程における半導体基板の構造の変化を示す断面
図又は平面図である。まず、第２図（ａ）に示すよう
に、半導体基板３上に、ゲート絶縁膜４を形成し、さら
にその上に下層配線電極である第１層配線電極５（ゲー
ト電極）を形成し、層間絶縁膜６を形成した後、第２層
配線電極を構成する導電膜７（ポリサイド膜）を堆積す
る。その後、基板上にフォトレジストを塗布してフォト
レジスト膜８を形成し、上記第２マスターマスク２を用
いてフォトレジスト膜８の一部を除去して、フォトレジ
ストマスクを形成する。そして、このフォトレジストマ
スクを用いて、エッチングにより導電膜７を選択的に除
去し、導電膜７をパターニングして第２層配線電極９
（ビット線）を形成する。図２（ｂ）及び（ｃ）は、第
２層配線電極９を形成した時点における基板の断面図及
び平面図である。2A to 2C are sectional views or plan views showing changes in the structure of the semiconductor substrate in the manufacturing process of the semiconductor device. First, as shown in FIG. 2A, a gate insulating film 4 is formed on a semiconductor substrate 3, and a first layer wiring electrode 5 (gate electrode) which is a lower layer wiring electrode is further formed thereon. After the interlayer insulating film 6 is formed, a conductive film 7 (polycide film) forming the second layer wiring electrode is deposited. After that, a photoresist is applied on the substrate to form a photoresist film 8, and the second master mask 2 is used to remove a part of the photoresist film 8 to form a photoresist mask. Then, using this photoresist mask, the conductive film 7 is selectively removed by etching, and the conductive film 7 is patterned to form the second layer wiring electrode 9
(Bit line) is formed. 2B and 2C are a cross-sectional view and a plan view of the substrate when the second-layer wiring electrode 9 is formed.
【００２１】すなわち、上記実施例では、予め第２マス
ターマスク２の幅が、第１，第２層配線電極５，９の交
差しない部位で標準値よりも細くなるよう補正されてい
るので、最終的な第２層配線電極９の幅は、段差底部と
段差頂部とでほとんど差のない均一なものとなる。しか
も、層間絶縁膜６を平坦化する工程を加える必要がな
く、工程数は変わらない。よって、工程数の増大を招く
ことなく、ブリッジ不良や断線不良を防止することがで
きるのである。That is, in the above-described embodiment, the width of the second master mask 2 is corrected in advance so that it becomes thinner than the standard value at the portions where the first and second layer wiring electrodes 5 and 9 do not intersect. The width of the typical second-layer wiring electrode 9 is uniform with almost no difference between the step bottom and the step top. Moreover, there is no need to add a step of flattening the interlayer insulating film 6, and the number of steps remains unchanged. Therefore, it is possible to prevent bridging defects and disconnection defects without increasing the number of steps.
【００２２】なお、上記実施例では、補正手段によるマ
スターマスクの幅の補正を一括処理するようにしたが、
段差の高さに応じて幅の補正量を変えるようにしてもよ
い。In the above embodiment, the correction of the width of the master mask by the correction means is carried out collectively.
The width correction amount may be changed according to the height of the step.
【００２３】[0023]
【発明の効果】以上説明したように、請求項１又は３の
発明によれば、半導体装置のフォトリソグラフィー工程
で使用されるマスターマスクを作成する際、上層配線電
極形成用マスターマスクの幅を、上層配線電極が少なく
とも１つの下層配線電極に交差する部位と、両者が交差
しない部位とでは異なる幅に補正するようにしたので、
工程数の増大を招くことなく、良好な形状の配線電極を
形成することができる。As described above, according to the invention of claim 1 or 3, when the master mask used in the photolithography process of the semiconductor device is formed, the width of the master mask for forming the upper wiring electrode is Since the width of the portion where the upper layer wiring electrode intersects with at least one lower layer wiring electrode and the portion where the upper layer wiring electrode does not intersect are corrected to be different,
A wiring electrode having a good shape can be formed without increasing the number of steps.
【００２４】請求項２又は４の発明によれば、請求項１
の発明において、上層配線電極形成用マスターマスクの
幅の補正を一括補正するようにしたので、マスク作成の
容易化を図ることができる。According to the invention of claim 2 or 4, claim 1
In the invention, since the correction of the width of the master mask for forming the upper layer wiring electrode is performed collectively, the mask can be easily created.
【図１】実施例に係るマスターマスク作成装置の構成を
示すブロック図である。FIG. 1 is a block diagram showing a configuration of a master mask creation device according to an embodiment.
【図２】実施例に係る半導体装置の製造工程における半
導体基板の構造の変化を示す断面図及び平面図である。2A and 2B are a cross-sectional view and a plan view showing a change in structure of a semiconductor substrate in a manufacturing process of a semiconductor device according to an example.
【図３】従来のマスターマスク作成装置の構成を示すブ
ロック図である。FIG. 3 is a block diagram showing a configuration of a conventional master mask creation device.
【図４】従来の半導体装置の製造工程における半導体基
板の構造の変化を示す断面図及び平面図である。FIG. 4 is a cross-sectional view and a plan view showing a change in structure of a semiconductor substrate in a conventional manufacturing process of a semiconductor device.
１ 第１マスターマスク ２ 第２マスターマスク ３ 半導体基板 ４ ゲート絶縁膜 ５ 第１層配線電極 ６ 層間絶縁膜 ７ 第２層配線電極材料 ８ フォトレジスト膜 ９ 第２層配線電極 １０ マスターマスク作成装置 １１ 設計情報格納部（設計情報格納手段） １２ 図形作成部 １３ 交差情報取出し部 １４ 補正部 1 First Master Mask 2 Second Master Mask 3 Semiconductor Substrate 4 Gate Insulating Film 5 First Layer Wiring Electrode 6 Interlayer Insulating Film 7 Second Layer Wiring Electrode Material 8 Photoresist Film 9 Second Layer Wiring Electrode 10 Master Mask Making Device 11 Design information storage unit (design information storage means) 12 Graphic creation unit 13 Crossing information extraction unit 14 Correction unit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０５Ｋ 3/46 Ｂ 6921−4Ｅ Ｈ０１Ｌ 21/90 Ｗ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display area H01L 21/768 H05K 3/46 B 6921-4E H01L 21/90 W
Claims (4)
マスターマスクを作成するための装置であって、 設計情報を格納する設計情報格納手段と、 上記設計情報格納部に格納される設計情報に応じて、半
導体装置の各部の形状に対応したマスターマスクの図形
を作成する図形作成手段と、 上記情報格納手段の情報から上層配線電極と少なくとも
１つの下層配線電極とが交差する旨の情報を取出す交差
情報取出し手段と、 上記交差情報取出し手段の出力を受け、上記図形作成手
段で作成される上層配線電極形成用マスターマスクの幅
を、上層配線電極が少なくとも１つの下層配線電極に交
差する部位と交差しない部位とでは異なる幅にして、当
該マスターマスクを用いて形成されるフォトレジストマ
スクの幅が均一になる方向に補正する補正手段とを備え
たことを特徴とするマスターマスク作成装置。1. An apparatus for producing a master mask used in a photolithography process, comprising: design information storage means for storing design information; and design information stored in the design information storage unit. A figure creating means for creating a figure of a master mask corresponding to the shape of each part of the semiconductor device, and crossing information extraction for taking out information indicating that the upper layer wiring electrode and at least one lower layer wiring electrode intersect from the information of the information storing means. And a width of the master mask for forming the upper layer wiring electrode formed by the figure forming means, which receives the output of the crossing information extracting means, and a portion where the upper layer wiring electrode does not intersect the portion where the upper layer wiring electrode intersects at least one lower layer wiring electrode. And the widths of the photoresist masks formed by using the master mask are different from each other so that the widths of the photoresist masks are uniform. Master mask preparation apparatus characterized by comprising a stage.
において、 上記補正手段は、上層配線電極形成用マスターマスクの
幅を一括補正することを特徴とするマスターマスク作成
装置。2. The master mask forming apparatus according to claim 1, wherein the correction means collectively corrects the width of the master mask for forming the upper wiring electrode.
層配線電極を形成するようにした半導体装置の製造方法
において、 上記上層配線電極を形成するためのマスターマスクを作
成するステップと、 上記上層配線電極を構成する導電膜を堆積する工程と、 上記導電膜の上にフォトレジストを塗布してフォトレジ
スト膜を形成する工程と、 上記マスターマスクを用いて上記フォトレジスト膜の一
部を除去してフォトレジストマスクを形成するステップ
と、 上記フォトレジストマスクを用いて上層配線電極をパタ
ーニングするステップとを備え、 上記上層配線電極形成用マスターマスクを作成するステ
ップでは、上層配線電極形成用マスターマスクの幅を、
上層配線電極が少なくとも１つの下層配線電極に交差す
る部位と交差しない部位とでは異なる幅にして、当該マ
スターマスクを用いて形成されるフォトレジストマスク
の幅が均一になる方向に補正することを特徴とする半導
体装置の製造方法。3. A method for manufacturing a semiconductor device in which an upper layer wiring electrode is formed on at least one lower layer wiring electrode, a step of forming a master mask for forming the upper layer wiring electrode, and the upper layer wiring. A step of depositing a conductive film forming an electrode; a step of applying a photoresist on the conductive film to form a photoresist film; and a step of removing a part of the photoresist film using the master mask. A step of forming a photoresist mask and a step of patterning an upper layer wiring electrode using the photoresist mask are included. In the step of forming the upper layer wiring electrode forming master mask, in the step of forming the upper layer wiring electrode forming master mask, To
The width of a region where the upper layer wiring electrode intersects with at least one lower layer wiring electrode and the region where the upper layer wiring electrode does not intersect are different, and the width of a photoresist mask formed using the master mask is corrected to be uniform. And a method for manufacturing a semiconductor device.
おいて、 上記上層配線電極形成用マスターマスクを作成するステ
ップでは、上層配線電極形成用マスターマスクの幅を一
括補正することを特徴とする半導体装置の製造方法。4. The semiconductor device manufacturing method according to claim 3, wherein in the step of creating the master mask for forming the upper layer wiring electrode, the width of the master mask for forming the upper layer wiring electrode is collectively corrected. Device manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18234094A JPH0844038A (en) | 1994-08-03 | 1994-08-03 | Master mask forming device and production of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18234094A JPH0844038A (en) | 1994-08-03 | 1994-08-03 | Master mask forming device and production of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0844038A true JPH0844038A (en) | 1996-02-16 |
Family
ID=16116604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18234094A Pending JPH0844038A (en) | 1994-08-03 | 1994-08-03 | Master mask forming device and production of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0844038A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1994
- 1994-08-03 JP JP18234094A patent/JPH0844038A/en active Pending
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