JP3373382B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP3373382B2
JP3373382B2 JP4267697A JP4267697A JP3373382B2 JP 3373382 B2 JP3373382 B2 JP 3373382B2 JP 4267697 A JP4267697 A JP 4267697A JP 4267697 A JP4267697 A JP 4267697A JP 3373382 B2 JP3373382 B2 JP 3373382B2
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に、半導体装置の配線パタ
ーンの設計に関するものである。 【0002】 【従来の技術】多層配線技術を用いる半導体装置の製造
工程においては、上層配線のパターニング時に下層配線
の影響によって段差が残っていると以下に示すような問
題が生じ、正常なパターニングができなくなる。 【0003】例えば、図12に示すように、レジスト5
1への露光時に上記段差の上部と下部とでフォーカスの
差が生じ、転写されたレジスト51のパターンに、線幅
や形状の差が生じる。また、図13に示すように、段差
の境界付近では、レジスト51の下に形成されている上
層配線層52に傾斜が生じ、上記傾斜部分に照射される
光の反射によりレジスト51の倒れ、あるいはくびれが
生じる場合がある。さらに、図14に示すように、段差
の上部に比べ下部のレジスト51の膜厚が厚くなり、上
記レジスト51の膜厚が厚い部分では十分な露光がなさ
れず、現像後もレジスト51が残ってしまう場合があ
る。この状態で、上層配線形成のためのエッチング工程
を行うと、残ったレジスト51の下の上層配線材料がエ
ッチングによって完全には除去されず、ショートが起こ
りやすくなる。 【0004】上記の問題を防ぐために、下層配線の段差
の凹部を補うようにダミー層を挿入し、上部層の平坦化
を行う方法がある。従来、平坦化のためのダミー挿入方
法としては、例えば、特開平6−349730号公報や
特開平8−6231号公報に開示されている方法があ
る。 【0005】上記特開平6−349730号公報に開示
されている方法を、図15を用いて説明する。 【0006】先ず、図15(a)に示すように、半導体
基板53上に下層配線54を形成する。図15(b)に
示すように、上記下層配線54の上に層間絶縁膜55を
形成する。次に、図15(c)に示すように、下層配線
54と層間絶縁膜55の凹凸に相当する厚みを持つダミ
ーパターン形成用絶縁膜56を形成する。そして、図1
5(d)に示すように、ダミーパターン形成用のフォト
グラフィマスクで下層配線54と層間絶縁膜55の凹部
をレジスト51が覆うようにパターニングし、図15
(e)に示すように、上記ダミーパターン形成用絶縁膜
56をエッチングをすることにより、下層配線54と層
間絶縁膜55の段差分の厚みを持ったダミーパターンを
段差の凹部に形成する。さらに、図15(f)および図
15(g)に示すように、レジスト51を剥離し、更に
層間絶縁膜55を形成して下層配線54と層間絶縁膜5
5の凹凸を軽減し平坦化を行う。 【0007】続いて、上記特開平8−6231号公報に
開示されている方法を以下に説明する。 【0008】先ず、全配線パターンに対して、多層配線
層の各層の配線パターンの相互比較を行う。このとき、
上層配線パターンにおいて最接近パターンがあり、その
直下の下層配線パターンのスペースが配線ピッチの2倍
以上の間隔を有する場合に、該スペースにダミーパター
ンを発生させる。そして、上記ダミーパターンを下層配
線パターンと合成することにより、段差の下部となって
いる下層配線層のスペース部にダミーパターンが挿入さ
れたフォトリソグラフィマスクを作成する。 【0009】そして、図16(a)に示すように上記フ
ォトリソグラフィマスクを使用して、下層配線54とダ
ミーパターン57とのパターニングを行い、図16
(b)に示すように上記下層配線54上に層間絶縁膜5
5を形成し、図16(c)に示すようにさらにその上に
上層配線層58を形成することにより、下層配線54に
よる段差の影響を軽減し、平坦な層間絶縁膜55上に上
層配線層58を形成することができる。 【0010】 【発明が解決しようとする課題】ところが、上記特開平
6−349730号公報の方法では、段差は解消される
ものの、ダミーパターンを挿入するために、該ダミーパ
ターンを形成するための工程(ダミーパターン形成用絶
縁膜の形成、露光・現像、エッチング、およびレジスト
の剥離等)が増加する。また、ダミーパターン層を露光
するためのフォトリソグラフィマスクも必要となり製造
コストが増大するという問題が生じる。 【0011】また、上記特開平8−6231号公報の方
法では、その工程数やフォトリソグラフィマスクが増加
するといった問題は生じないが、フォトリソグラフィマ
スクを設計するにあたり、多層配線層の各層の配線パタ
ーンの相互比較を行う必要があるなど、データ処理が複
雑であるといった問題が生じる。 【0012】また、段差を解消するためのダミーパター
ンを挿入するためには、下層配線パターンのスペースが
配線ピッチの2倍以上の間隔を有する必要がある。この
ため、下層配線パターンのスペースが配線ピッチの2倍
未満の所ではダミーパターンを挿入できず、本方法の適
応範囲に制限がある。すなわち、上記特開平8−623
1号公報の方法では、図17に示すように、段差の影響
を生じさせない下層配線54間のスペースが配線ピッチ
の2倍未満の場合には、下層配線54間のスペースが配
線ピッチの2倍未満の所(図17(a)参照)におい
て、層間絶縁膜55形成後も下層配線54の影響による
段差が残る(図17(b)参照)。したがって、上記層
間絶縁膜55上に形成される上層配線層58の平坦性が
得られない(図17(c)参照)という問題が生じる。 【0013】本発明は、上記の問題点を解決するために
なされたもので、その目的は、工程数やフォトリソグラ
フィマスクを増やすことなく、また、初期下層配線パタ
ーンや製造プロセスの適応範囲に制限を受けることなく
上層配線を正常にパターニングできるだけの平坦性を得
ることができ、配線パターンの設計を効率よく行える半
導体装置の製造方法を提供することにある。 【0014】 【課題を解決するための手段】請求項1の半導体装置の
製造方法は、下層配線の上に層間絶縁膜を介して上層配
線が形成され、少なくとも2層以上の配線層を有する多
層配線構造の半導体装置を製造する方法であり、上記の
課題を解決するために、許容される最小スペース幅およ
び最小ライン幅を、それぞれMinSおよびMinLと
するとき、所定のデバイス特性を得るために設計された
初期下層配線パターンに対して、該初期下層配線パター
ンの各下層配線のサイズを全周囲にわたって、(Min
L+MinS×2)/2だけ増加させる第1のステップ
と、上記第1のステップで得られる配線パターンの、デ
ータ部とデータ無し部とを反転させてダミーパターンを
得る第2のステップと、上記第2のステップで得られる
ダミーパターンのサイズを全周囲にわたって、MinS
/2だけ増加させる第3のステップとを有すると共に、
ダミーパターンを挿入しなくても上層配線のパターニン
グ時に不良の発生しない下層配線層の最大スペース幅を
1 とし、MinL+MinS×2によって与えられる
ダミーパターンの挿入可能なスペースをS 2 とすると
き、S 1 ≧S 2 の場合には、上記第3のステップで得られ
るダミーパターンと、初期下層配線パターンとを合成し
て得られる配線パターンの露光マスクを用いて下層配線
のパターニングを行い、S 1 <S 2 の場合には、さらに、
初期下層配線パターンの各下層配線のサイズを、上辺お
よび下辺の何方か一方と、左辺および右辺の何方か一方
とについて、MinS以上S 1 以下のサイズだけ増加さ
せる第4のステップと、上記第3のステップで得られる
ダミーパターンのサイズを全周囲にわたって、MinS
だけ増加させる第5のステップと、上記第4のステップ
で得られる配線パターンと、上記第5のステップで得ら
れるダミーパターンとを合成する第6のステップと、上
記第6のステップで得られるパターンの、データ部とデ
ータ無し部とを反転させる第7のステップとを行い、上
記第3のステップで得られるダミーパターンと、上記第
7のステップで得られるパターンと、初期下層配線パタ
ーンとを合成して得られる配線パターンの露光マスクを
用いて下層配線のパターニングを行うことを特徴として
いる。 【0015】 1 ≧S 2 の場合には、上記第1および第2
ステップによって、初期下層配線パターンに対し、最小
ライン幅を有するダミーパターンを各下層配線との間に
最小スペース幅のスペースを設けて形成することが可能
な下層配線スペースにのみダミーパターンが得られる。
さらに、第3のステップによって、上記第2のステップ
で得られるダミーパターンのサイズを全周囲にわたっ
て、MinL/2だけ増加させることにより初期下層配
線との間にMinSの下層配線スペースを有するダミー
パターンが得られる。 【0016】第3のステップで得られるダミーパターン
と、初期下層配線パターンとを合成して得られる配線パ
ターンの露光マスクを用いて下層配線のパターニングを
行うことにより、下層配線とダミーパターンとのパター
ニングを同一の工程で行うことができる。したがって、
工程数や露光マスクの数を増やすことがない。 【0017】 【0018】 【0019】S1<S2の場合には、上記第4ステップに
よって、下層配線の周囲に必要な下層配線スペースに対
応する領域が設けられる。また、上記第5ステップによ
って、ダミーパターンが挿入可能な下層配線スペースが
与えられる。したがって、上記第6のステップにおい
て、上記第4のステップで得られる配線パターンと、上
記第5のステップで得られるダミーパターンとを合成す
ると、下層配線スペースとすることができず且つダミー
パターンを挿入することもできないスペースがデータ無
し部として残る。上記第7のステップで、上記第6のス
テップで得られるパターンの、データ部とデータ無し部
とを反転させることにより、下層配線を太らせる領域が
得られる。 【0020】第3のステップで得られるダミーパターン
と、第7のステップで得られるパターンと、初期下層配
線パターンとを合成して得られる配線パターンの露光マ
スクを用いて下層配線のパターニングを行うことによ
り、下層配線とダミーパターンとのパターニングを同一
の工程で行うことができる。したがって、工程数や露光
マスクの数を増やすことがない。 【0021】また、上記構成による半導体の製造方法で
は、下層配線のパターン設計を、上層配線と下層配線と
のパターンを比較せずに設計可能である。さらに、パタ
ーン設計時のデータ処理も、データのサイズ変更、反転
および合成など比較的簡単な処理のみで行えるため、効
率よく配線パターンの設計を行うことができる。 【0022】さらに、下層配線スペースの最大値S1
り大きく、且つダミーパターンの挿入可能なスペースS
2 以下の下層配線スペースにおいては、下層配線を太ら
せることにより、該下層配線スペースをS1 以下にする
ことで、初期下層配線パターンや製造プロセスの適応範
囲に制限を受けることなく、上層配線を正常にパターニ
ングできるだけの平坦性を得ることができる。 【0023】 【発明の実施の形態】本発明の実施の一形態について図
1ないし図11に基づいて説明すれば、以下の通りであ
る。 【0024】多層配線プロセスを用いて製造される半導
体装置では、図2に示すように、半導体基板1上にパタ
ーニングされた下層配線2の上に層間絶縁膜3が形成さ
れ、該層間絶縁膜3上に上層配線4がパターニングされ
る。さらに、上記下層配線2による段差を無くすための
ダミーパターン5が上記下層配線2と同一層に形成され
る。 【0025】本実施の形態では、層間絶縁膜3形成後の
表面の段差角が30°以上、もしくは段差量が2500
Å以上のとき上層配線4の正常なパターニングができな
いとする。ここで、上記段差角とは、図3に示すよう
に、半導体基板1表面を基準としたときの下層配線2の
中心点から、その配線の隣のスペースの中心点までの間
で層間絶縁膜3の表面の傾斜角度の最大値aである。ま
た、上記段差量とは、半導体基板1表面を基準としたと
きの下層配線2の中心点から、その配線の隣のスペース
の中心点までの間で層間絶縁膜3の表面高さの差bであ
る。 【0026】先ず、図4に示すプロット図より、上記段
差角が30°となる下層配線スペース(隣合う下層配線
2・2の間の距離)と、上記段差量が2500Åとなる
下層配線スペースを求める。このとき、上記2つの下層
配線スペースのうち小さい方の値が、ダミーパターンを
挿入しなくても上層配線のパターニング時に不良の発生
しない下層配線層の最大スペース幅(以下、最大下層配
線スペースと称する)S1 となる。図4のプロット図で
は、段差角が30°となる下層配線スペースが1.65
μmであり、段差量が2500Åとなる下層配線スペー
スが1.2μmであるので、最大下層配線スペースS1
は1.2μmである。 【0027】尚、下層配線スペースと、段差角および段
差量との関係は製造プロセスによって異なり、最大下層
配線スペースS1 も製造プロセスによって異なる。例え
ば、図5に示すプロット図では、段差角が30°となる
下層配線スペースが3.3μmであり、段差量が250
0Åとなる下層配線スペースが2.1μmであるので、
最大下層配線スペースS1 は2.1μmである。上記プ
ロット図は、該当プロセスにおいて事前の測定によって
求められる。 【0028】下層配線の加工限界上、もしくは設計ルー
ル上許される下層配線スペースの最小スペース幅(Mi
nS)と、下層配線およびダミーパターンの最小ライン
幅(MinL)とが、共に0.7μmであるとき、以下
の手順によってダミーパターンを含んだ下層配線のパタ
ーンが設計される。 【0029】図6に、下層配線の初期状態のパターン
(以下、初期下層配線パターンと称する)6を示す。 【0030】ここで、MinL+MinS×2によって
与えられるスペース幅を、ダミーパターン挿入可能スペ
ースS2 とする。上記ダミーパターン挿入可能スペース
2は、最小ライン幅MinLを有するダミーパターン
5を、下層配線2との間を最小スペース幅MinSに保
ちながら形成することができるスペースを表している。
本実施の形態では、最小ライン幅MinLおよび最小ス
ペース幅MinSが、共に0.7μmであるので、ダミ
ーパターン挿入可能スペースS2 は2.1μmである。 【0031】本実施の形態に係る半導体装置の製造方法
では、2.1μm(S2 )より大きい下層配線スペース
においては、該下層配線スペースにダミーパターン5が
挿入される。上記ダミーパターン5の設計手順を、図1
を用いて以下に説明する。 【0032】最初に、図1(a)に示すように、初期下
層配線パターン6を2.1μm(S2 )プラスリサイズ
する。すなわち、上記初期下層配線パターン6の全周囲
において、2.1/2μm幅の領域が形成されることに
なる。 【0033】続いて、図1(a)に示すパターン図のデ
ータ部分(図1(a)の斜線部)とデータ無し部分とを
反転させることにより、図1(b)に示すパターン図が
得られる。上記図1(b)に示すパターン図において
は、2.1μm(S2 )より大きい下層配線スペースに
のみ、ダミーパターン5(図1(b)の斜線部)が設け
られている。ただし、この時の上記ダミーパターン5と
初期下層配線パターン6との間のスペースは2.1/2
μm(S2 /2=MinL/2+MinS)であり、こ
のスペースを、最小スペース幅MinSにするために、
上記ダミーパターン5を0.7μm(MinL)プラス
リサイズする。これにより、図1(c)に示すように、
初期下層配線パターン6との間に、0.7μm(Min
S)のスペースを有するダミーパターン5が得られる。 【0034】上記手順で得られるダミーパターン5は、
2.1μm(S2 )よりも大きい下層配線スペースにの
み設けられており、2.1μm(S2 )以下の下層配線
スペースには、ダミーパターン5は存在しない。ここ
で、本製造プロセスにおいて、下層配線スペースと、段
差角および段差量との関係が、図4に示すプロット図の
ようになるとする。このとき、上述した最大下層配線ス
ペースS1 は1.2μmである。 【0035】上記最大下層配線スペースS1 が、2.1
μm(S2 )以上であれば、2.1μm(S2 )より小
さい下層配線スペースによる段差の影響は生じないので
問題はない。しかしながら、この場合では、最大下層配
線スペースS1 が1.2μmであり、2.1μm
(S2 )よりも小さいため、1.2μm(S1 )よりも
大きい下層配線スペースにおいて段差による悪影響が生
じる。このため、1.2μm(S1 )よりも大きく、且
つ2.1μm(S2 )以下の下層配線スペースについ
て、該下層配線スペースを1.2μm(S1 )以下にす
る必要がある。 【0036】このような場合は、下層配線スペースにダ
ミーパターン5を挿入するのではなく、下層配線自体を
太らせることにより、該下層配線スペースを小さくす
る。下層配線を太らせる箇所の設計手順を図7を用いて
以下に説明する。 【0037】先ず、図7(a)に示すように、初期下層
配線パターン6の下辺および左辺側において、1.2μ
m(S1 )幅の領域が形成されるように上記初期下層配
線パターン6をリサイズする。新たに形成された上記領
域は、下層配線スペースが形成される領域を示してい
る。尚、本実施の形態では、上記領域の幅は1.2μm
に設定したが、最小スペース幅MinS以上、最大下層
配線スペースS1 以下であれば任意の値に設定できる。 【0038】また、図7(b)に、図1(c)に示した
ダミーパターン5をさらに1.4μm(MinS×2)
プラスリサイズしたパターン図を示す。上記図7(b)
のパターン図におけるデータ部分(図7(b)の斜線
部)は、2.1μm(S2 )より大きい下層配線スペー
ス、即ち、下層配線を太らせる必要のない下層配線スペ
ースを示している。 【0039】上記図7(a)のデータ部分と上記図7
(b)のデータ部分の論理和を示す図7(c)のパター
ン図には、下層配線を太らせる必要のない全領域が示さ
れる。したがって、上記図7(c)のデータ部分とデー
タ無し部分とを反転させることにより、図7(d)に示
すように、下層配線を太らせる領域のパターンが得られ
る。 【0040】以上より、図6に示す初期下層配線パター
ン6、図1(c)に示すダミーパターン5、および図7
(d)に示す下層配線を太らせる領域のパターンの論理
和をとれば、図8に示すように、最終的な下層配線パタ
ーンが得られる。 【0041】以上のように求められた上記下層配線パタ
ーンを有するフォトリソグラフィマスク(露光マスク)
を使用して、下層配線を形成することにより、上層配線
を正常にパターニングできるだけの平坦性を得ることが
できる。 【0042】上記フォトリソグラフィマスクを使用する
ことにより、図9(a)および図10(a)に示すよう
に、半導体基板1上にダミーパターン5および下層配線
2からなる下層配線パターンが形成される。尚、上記図
9(a)は、隣合う下層配線2の間にダミーパターン5
が設けられている場合を示しており、上記図10(a)
は、一部の下層配線2を太らせて下層配線6とした場合
を示している。どちらの場合も、下層配線スペースは、
上層配線4に対して悪影響を及ぼす段差が生じない程度
に形成される。 【0043】そして、図9(b)および図10(b)に
示すように、上記下層配線パターンの上に層間絶縁膜3
を形成すれば、上層配線4を正常にパターニングできる
だけの平坦性を有する層間絶縁膜3表面を得ることがで
きる。また、図9(c)および図10(c)に示すよう
に、上記層間絶縁膜3の上に、更に層間絶縁膜3を形成
すれば、より一層の平坦性を得ることができる。 【0044】また、図8に示す下層配線パターンは、上
述のように、最大下層配線スペースS1 が2.1μmよ
りも小さい場合の最終的な下層配線スペースである。し
かしながら、上記最大下層配線スペースS1 は製造プロ
セスによって異なるため、最大下層配線スペースS1
ダミーパターン挿入可能スペースS2 以上となる場合が
ある。例えば、下層配線スペースと、段差角および段差
量との関係が、図5に示すプロット図のようになる製造
プロセスにおいては、最大下層配線スペースS1 は2.
1μmである。 【0045】このように、最大下層配線スペースS1
2.1μm(S2 )以上であれば、2.1μm(S2
以下の下層配線スペースにおいて、下層配線を太らせる
必要が無いため、図6に示す初期下層配線パターン6、
および図1(c)に示すダミーパターン5の論理和をと
れば、図11に示すような最終的な下層配線パターンが
得られる。そして、上記下層配線パターンを有するフォ
トリソグラフィマスクを使用して、下層配線を形成する
ことにより、上層配線を正常にパターニングできるだけ
の平坦性を得ることができる。 【0046】尚、製造プロセスを変更した場合や、ルー
ル上許される設計寸法を変更した場合には、図4および
図5に示す段差量、段差角のデータを改めて取得し、最
大下層配線スペースS1 を求め直せばよい。 【0047】また、本実施の形態では、半導体装置の配
線層が2層の場合を例示しているが、3層以上の配線層
を有する半導体装置を製造する場合においても、本発明
は適用できる。 【0048】以上のように、本実施の形態に係る半導体
装置の製造方法では、S1 ≧S2 の場合には、図1
(c)に示すダミーパターン5と、初期下層配線パター
ン6とを合成して得られる配線パターンのフォトリソグ
ラフィマスクを用いて下層配線のパターニングを行い、
1 <S2 の場合には、図1(c)に示すダミーパター
ン5と、図7(d)に示すパターンと、初期下層配線パ
ターン6とを合成して得られる配線パターンのフォトリ
ソグラフィマスクを用いて下層配線のパターニングを行
う。 【0049】したがって、下層配線スペースの最大値S
1 より大きく、且つダミーパターン5の挿入可能なスペ
ースS2 以下の下層配線スペースにおいては、下層配線
を太らせることにより、該下層配線スペースをS1 以下
にすることで、初期下層配線パターン6や製造プロセス
の適応範囲に制限を受けることなく、上層配線を正常に
パターニングできるだけの平坦性を得ることができる。
また、下層配線とダミーパターン5とのパターニングを
同一の工程で行うことができるので、工程数やフォトリ
ソグラフィマスクの数を増やすことがない。 【0050】また、本実施の形態に係る半導体の製造方
法では、下層配線のパターン設計を、上層配線と下層配
線とのパターンを比較せずに設計可能である。さらに、
パターン設計時のデータ処理も、データのサイズ変更、
反転および合成など比較的簡単な処理のみで行えるた
め、効率よく配線パターンの設計を行うことができる。 【0051】 【発明の効果】請求項1の発明の半導体装置の製造方法
は、以上のように、許容される最小スペース幅および最
小ライン幅を、それぞれMinSおよびMinLとする
とき、所定のデバイス特性を得るために設計された初期
下層配線パターンに対して、該初期下層配線パターンの
各下層配線のサイズを全周囲にわたって、(MinL+
MinS×2)/2だけ増加させる第1のステップと、
上記第1のステップで得られる配線パターンの、データ
部とデータ無し部とを反転させてダミーパターンを得る
第2のステップと、上記第2のステップで得られるダミ
ーパターンのサイズを全周囲にわたって、MinS/2
だけ増加させる第3のステップとを有すると共に、ダミ
ーパターンを挿入しなくても上層配線のパターニング時
に不良の発生しない下層配線層の最大スペース幅をS 1
とし、MinL+MinS×2によって与えられるダミ
ーパターンの挿入可能なスペースをS 2 とするとき、S 1
≧S 2 の場合には、上記第3のステップで得られるダミ
ーパターンと、初期下層配線パターンとを合成して得ら
れる配線パターンの露光マスクを用いて下層配線のパタ
ーニングを行い、S 1 <S 2 の場合には、さらに、初期下
層配線パターンの各下層配線のサイズを、上辺および下
辺の何方か一方と、左辺および右辺の何方か一方とにつ
いて、MinS以上S 1 以下のサイズだけ増加させる第
4のステップと、上記第3のステップで得られるダミー
パターンのサイズを全周囲にわたって、MinSだけ増
加させる第5のステップと、上記第4のステップで得ら
れる配線パターンと、上記第5のステップで得られるダ
ミーパターンとを合成する第6のステップと、上記第6
のステップで得られるパターンの、データ部とデータ無
し部とを反転させる第7のステップとを行い、上記第3
のステップで得られるダミーパターンと、上記第7のス
テップで得られるパターンと、初期下層配線パターンと
を合成して得られる配線パターンの露光マスクを用いて
下層配線のパターニングを行う構成である。 【0052】それゆえ、下層配線とダミーパターンとの
パターニングを同一の工程で行うことができ、工程数や
フォトリソグラフィマスクの数を増やすことがない。ま
た、パターン設計時のデータ処理も、データのサイズ変
更、反転および合成など比較的簡単な処理のみで行える
ため、効率よく配線パターンの設計を行うことができる
という効果を奏する。 【0053】 【0054】さらに、1<S2の場合には、S1より大
きく、且つS2以下の下層配線スペースにおいては、下
層配線を太らせることにより、該下層配線スペースをS
1以下にすることで、初期下層配線パターンや製造プロ
セスの適応範囲に制限を受けることなく、上層配線を正
常にパターニングできるだけの平坦性を得ることができ
るという効果を奏する。
DETAILED DESCRIPTION OF THE INVENTION [0001] [0001] The present invention relates to the manufacture of semiconductor devices.
And, more particularly, to a wiring pattern of a semiconductor device.
This is related to the design of the [0002] 2. Description of the Related Art Semiconductor device manufacturing using multilayer wiring technology
In the process, the lower wiring
If the steps remain due to the influence of
Problem, and normal patterning cannot be performed. For example, as shown in FIG.
During exposure to 1, focus on the top and bottom of the step
A difference occurs, and the line width is
Or differences in shape. Further, as shown in FIG.
Is formed under the resist 51 near the boundary of
An inclination occurs in the layer wiring layer 52, and the above-mentioned inclined portion is irradiated.
The reflection or reflection of the light may cause the resist 51 to collapse or narrow.
May occur. Further, as shown in FIG.
The thickness of the lower resist 51 is thicker than the upper part of
In the portion where the thickness of the resist 51 is large, sufficient exposure is not performed.
And the resist 51 may remain even after development.
You. In this state, an etching process for forming the upper wiring
Is performed, the upper wiring material under the remaining resist 51 is removed.
Is not completely removed by the
It becomes easier. [0004] In order to prevent the above-mentioned problem, the steps of the lower-layer wirings are reduced.
Insert a dummy layer to make up for the concave part, and flatten the upper layer
There is a way to do it. Conventionally, dummy insertion method for flattening
As the method, for example, JP-A-6-349730 and
There is a method disclosed in JP-A-8-6231.
You. [0005] Japanese Patent Application Laid-Open No. 6-349730 discloses the above.
This method will be described with reference to FIG. First, as shown in FIG.
The lower wiring 54 is formed on the substrate 53. In FIG. 15 (b)
As shown, an interlayer insulating film 55 is formed on the lower wiring 54.
Form. Next, as shown in FIG.
Having a thickness corresponding to the unevenness of the interlayer insulating film 55
Forming an insulating film 56 for pattern formation; And FIG.
As shown in FIG. 5D, a photo for forming a dummy pattern is formed.
The concave portions of the lower wiring 54 and the interlayer insulating film 55 are formed by the lithography mask.
Is patterned so as to cover the resist 51, and FIG.
(E) As shown in FIG.
By etching 56, the lower wiring 54 and the layer
The dummy pattern having the thickness of the step difference of the insulating film 55 is formed.
It is formed in the recess of the step. Further, FIG.
As shown in FIG. 15 (g), the resist 51 is peeled off,
An interlayer insulating film 55 is formed, and the lower wiring 54 and the interlayer insulating film 5 are formed.
The unevenness of No. 5 is reduced and flattening is performed. [0007] Subsequently, Japanese Patent Application Laid-Open No. Hei 8-6231 discloses the above.
The disclosed method is described below. First, multilayer wiring is applied to all wiring patterns.
The wiring patterns of each layer are compared with each other. At this time,
There is a closest pattern in the upper wiring pattern,
The space of the lower wiring pattern immediately below is twice the wiring pitch
If there is a gap above the dummy putter in the space
Generate Then, place the dummy pattern in the lower layer
By combining with the line pattern, it becomes the lower part of the step
Dummy pattern is inserted in the space of the lower wiring layer
Create a photolithography mask. Then, as shown in FIG.
By using a photolithography mask,
By performing patterning with the me pattern 57, FIG.
As shown in (b), an interlayer insulating film 5 is formed on the lower wiring 54.
5 is formed, and as shown in FIG.
By forming the upper wiring layer 58, the lower wiring
The effect of the step due to this is reduced, and the
The layer wiring layer 58 can be formed. [0010] However, the above-mentioned Japanese Patent Application Laid-Open
In the method disclosed in JP-A-6-349730, the step is eliminated.
However, in order to insert a dummy pattern,
Steps for forming turns (use for dummy pattern formation)
Edge film formation, exposure / development, etching, and resist
Peeling off) increases. Also, expose the dummy pattern layer
Also requires a photolithography mask to manufacture
There is a problem that the cost increases. Further, Japanese Patent Application Laid-Open No. H8-6231 discloses
Method increases the number of steps and photolithography masks
Problem does not occur, but photolithography
When designing a disk, the wiring pattern of each layer of the multilayer wiring layer
Data processing, such as the need to compare
There is a problem that it is rough. Further, a dummy putter for eliminating a step is provided.
Space for the lower wiring pattern
It is necessary to have an interval of at least twice the wiring pitch. this
Therefore, the space of the lower wiring pattern is twice the wiring pitch
The dummy pattern cannot be inserted in a place less than
There is a limitation on the range of application. That is, Japanese Patent Application Laid-Open No. 8-623
In the method disclosed in Japanese Patent Application Laid-Open No. H11-209, as shown in FIG.
The space between the lower wirings 54 that does not cause
If it is less than twice the space between the lower wirings 54,
Slightly less than twice the line pitch (see Fig. 17 (a))
Therefore, even after the formation of the interlayer insulating film 55,
A step remains (see FIG. 17B). Therefore, the above layer
The flatness of the upper wiring layer 58 formed on the interlayer insulating film 55
There is a problem that it cannot be obtained (see FIG. 17C). The present invention has been developed to solve the above problems.
The purpose was to determine the number of processes and photolithography.
Without increasing the number of masks,
Without limiting the scope of application
Obtain flatness enough to successfully pattern upper wiring
And can design wiring patterns efficiently.
An object of the present invention is to provide a method for manufacturing a conductor device. [0014] According to the present invention, there is provided a semiconductor device comprising:
The manufacturing method is such that an upper layer wiring is formed on the lower layer wiring via an interlayer insulating film.
Line is formed and has at least two or more wiring layers.
A method for manufacturing a semiconductor device having a layer wiring structure,
In order to solve the problem, the minimum allowable space width and
And the minimum line width are MinS and MinL, respectively.
When designed to obtain the desired device characteristics
For the initial lower wiring pattern, the initial lower wiring pattern
(Min)
First step of increasing by L + MinS × 2) / 2
Of the wiring pattern obtained in the first step.
Data part and the data-less part are inverted to create a dummy pattern.
The second step of obtaining and the second step
The size of the dummy pattern is set to
And a third step of increasing by / 2Along with
Patterning of upper layer wiring without inserting dummy pattern
The maximum space width of the lower wiring layer that does not cause defects during
S 1 And given by MinL + MinS × 2
Space where dummy pattern can be inserted is S Two Then
Come, S 1 ≧ S Two Is obtained in the third step above.
And the initial lower wiring pattern
Wiring using the exposure mask of the wiring pattern obtained by
Patterning, S 1 <S Two In the case of
Adjust the size of each lower layer wiring of the initial lower layer wiring pattern
One of the left and right sides and one of the left and right sides
About MinS and S 1 Increased by the following sizes
Obtained in the fourth step and the third step
The size of the dummy pattern is set to
The fifth step, and the fourth step
And the wiring pattern obtained in the fifth step.
A sixth step of synthesizing a dummy pattern to be synthesized;
The data part and the data of the pattern obtained in the sixth step
And the seventh step of reversing the dataless part.
And the dummy pattern obtained in the third step.
7 and the initial lower wiring pattern
Exposure mask of the wiring pattern obtained by combining
Patterning of lower wiring usingCharacterized by
I have. [0015]S 1 ≧ S Two In Case of,The first and second
Depending on the step, the minimum
A dummy pattern with a line width is placed between each lower layer wiring.
Can be formed with a minimum space width
Dummy patterns can be obtained only in an appropriate lower wiring space.
Further, by the third step, the second step
The size of the dummy pattern obtained in
To increase the initial lower layer arrangement by increasing MinL / 2.
Dummy with MinS lower wiring space between lines
A pattern is obtained. [0016] Dummy pattern obtained in the third step
And the initial lower wiring pattern
Patterning of underlying wiring using a turn exposure mask
By doing so, the pattern between the lower wiring and the dummy pattern
Can be performed in the same step. Therefore,
The number of steps and the number of exposure masks are not increased. [0017] [0018] S1<STwoIn the case of
Therefore, the lower wiring space required around the lower wiring is not required.
A corresponding area is provided. In the fifth step,
Therefore, the lower wiring space where the dummy pattern can be inserted is
Given. Therefore, in the sixth step,
And the wiring pattern obtained in the fourth step
Combining the dummy pattern obtained in the fifth step.
In this case, the lower wiring space cannot be
There is no data where no pattern can be inserted
It remains as a club. In the seventh step, the sixth step
Data part and non-data part of the pattern obtained by step
And the area where the lower layer wiring is thickened
can get. Dummy pattern obtained in the third step
And the pattern obtained in the seventh step,
The exposure pattern of the wiring pattern obtained by combining the
By patterning the lower wiring using a mask,
And the patterning of the lower wiring and the dummy pattern are the same.
Can be performed. Therefore, the number of processes and exposure
It does not increase the number of masks. Further, in the method of manufacturing a semiconductor according to the above configuration,
Defines the lower layer wiring pattern design as upper layer wiring and lower layer wiring.
Can be designed without comparing these patterns. Furthermore, puta
Data processing at the time of layout design, data size change and inversion
And can be performed with relatively simple processing such as synthesis.
Wiring patterns can be designed efficiently. Further, the maximum value S of the lower wiring space1Yo
Space S that is large enough to insert a dummy pattern
TwoIn the following lower wiring space, make the lower wiring thicker.
By doing so, the lower wiring space becomes S1Less than
The initial lower-layer wiring pattern and manufacturing process
The upper layer wiring can be properly patterned without
Flatness as much as possible can be obtained. [0023] FIG. 1 is a diagram showing an embodiment of the present invention.
1 to 11 are as follows.
You. Semiconductors manufactured using a multilayer wiring process
In the body device, as shown in FIG.
The interlayer insulating film 3 is formed on the
The upper wiring 4 is patterned on the interlayer insulating film 3.
You. Further, a step for eliminating a step due to the lower wiring 2 is provided.
A dummy pattern 5 is formed in the same layer as the lower wiring 2.
You. In the present embodiment, after the interlayer insulating film 3 is formed,
Surface step angle is 30 ° or more, or step amount is 2500
と き Above the above, normal patterning of upper wiring 4 cannot be performed.
I suppose. Here, the step angle is defined as shown in FIG.
Of the lower wiring 2 with respect to the surface of the semiconductor substrate 1
From the center point to the center point of the space next to the wiring
Is the maximum value a of the inclination angle of the surface of the interlayer insulating film 3. Ma
In addition, the above-mentioned step amount is based on the surface of the semiconductor substrate 1.
Space from the center point of the lower wiring 2
Of the surface height of the interlayer insulating film 3 up to the center point
You. First, from the plot shown in FIG.
Lower wiring space with a difference angle of 30 ° (adjacent lower wiring
(The distance between 2 and 2) and the amount of the step is 2500 °
Find the lower wiring space. At this time, the above two lower layers
The smaller value of the wiring space
Defects occur during patterning of upper layer wiring even without insertion
The maximum space width of the lower wiring layer that does not
(Referred to as line space) S1Becomes In the plot of FIG.
Means that the lower wiring space where the step angle is 30 ° is 1.65.
μm, and the lower wiring space with a step height of 2500 °
1.2 μm, the maximum lower wiring space S1
Is 1.2 μm. The lower wiring space, the step angle and the step
The relationship with the difference depends on the manufacturing process,
Wiring space S1Also depends on the manufacturing process. example
For example, in the plot shown in FIG. 5, the step angle is 30 °.
The lower wiring space is 3.3 μm and the level difference is 250
Since the lower wiring space where 0 ° is 2.1 μm,
Maximum lower wiring space S1Is 2.1 μm. The above
Lot diagrams are determined by prior measurement in the relevant process.
Desired. Due to the processing limit of the lower wiring or the design
The minimum space width (Mi
nS) and the minimum line of the lower wiring and the dummy pattern
When the width (MinL) is 0.7 μm,
Pattern of the lower layer wiring including the dummy pattern
Is designed. FIG. 6 shows a pattern of the lower layer wiring in an initial state.
(Hereinafter referred to as an initial lower wiring pattern) 6 is shown. Here, MinL + MinS × 2
The given space width must be
STwoAnd Space where the above dummy pattern can be inserted
STwoIs a dummy pattern having a minimum line width MinL
5 between the lower wiring 2 and the minimum wiring width MinS.
Represents a space that can be formed.
In the present embodiment, the minimum line width MinL and the minimum
Since both the pace widths MinS are 0.7 μm,
ー Pattern insertion space STwoIs 2.1 μm. A method for manufacturing a semiconductor device according to the present embodiment.
Then, 2.1 μm (STwo) Larger lower wiring space
In the above, the dummy pattern 5 is provided in the lower wiring space.
Inserted. The design procedure of the dummy pattern 5 is shown in FIG.
This will be described below with reference to FIG. First, as shown in FIG.
The layer wiring pattern 6 is set to 2.1 μm (STwo) Plus resize
I do. That is, the entire periphery of the initial lower wiring pattern 6
In the above, a region having a width of 2.1 / 2 μm is formed.
Become. Subsequently, the data of the pattern diagram shown in FIG.
Data part (hatched part in FIG. 1 (a)) and the part without data
By inverting, the pattern diagram shown in FIG.
can get. In the pattern diagram shown in FIG.
Is 2.1 μm (STwo) For larger lower wiring space
Only the dummy pattern 5 (the hatched portion in FIG. 1B) is provided.
Have been. However, the dummy pattern 5 at this time is
The space between the initial lower wiring pattern 6 is 2.1 / 2.
μm (STwo/ 2 = MinL / 2 + MinS).
In order to make the space of the minimum space width MinS,
0.7 μm (MinL) plus the dummy pattern 5
Resize. As a result, as shown in FIG.
0.7 μm (Min) between the initial lower wiring pattern 6
The dummy pattern 5 having the space (S) is obtained. The dummy pattern 5 obtained by the above procedure is
2.1 μm (STwo) For lower wiring space larger than
Only 2.1 μm (STwo) Lower wiring below
There is no dummy pattern 5 in the space. here
In this manufacturing process, the lower wiring space and the step
The relationship between the difference angle and the step amount is shown in the plot of FIG.
Let's say At this time, the maximum lower wiring
Pace S1Is 1.2 μm. The maximum lower wiring space S1Is 2.1
μm (STwo), 2.1 μm (STwo) Less than
There is no effect of steps due to the lower wiring space.
No problem. However, in this case,
Line space S1Is 1.2 μm and 2.1 μm
(STwo) Is smaller than 1.2 μm (S1)than
Adverse effects due to steps in large lower wiring space
I will. Therefore, 1.2 μm (S1) And larger
2.1 μm (STwo) About the following lower wiring space
To reduce the lower wiring space to 1.2 μm (S1)
Need to be In such a case, the wiring is not placed in the lower wiring space.
Instead of inserting the me pattern 5, the lower wiring itself
By increasing the thickness, the space for the lower layer wiring can be reduced.
You. The design procedure for the part where the lower wiring is thickened is described with reference to FIG.
This will be described below. First, as shown in FIG.
1.2 μm on the lower side and the left side of the wiring pattern 6
m (S1) In order to form a region of width,
The line pattern 6 is resized. The newly formed territory
The area indicates the area where the lower wiring space is formed.
You. In the present embodiment, the width of the region is 1.2 μm
, But the minimum space width is MinS or more,
Wiring space S1Any value can be set if it is below. FIG. 7 (b) and FIG. 1 (c)
Dummy pattern 5 is further 1.4 μm (MinS × 2)
FIG. 4 shows a plus-resized pattern diagram. FIG. 7 (b) above
Data portion in the pattern diagram of FIG.
Part) is 2.1 μm (STwo) Larger lower wiring space
In other words, the lower layer wiring
Is shown. The data portion of FIG. 7A and the data portion of FIG.
The pattern shown in FIG. 7C showing the logical sum of the data part shown in FIG.
The area diagram shows all areas where the underlying wiring does not need to be fat.
It is. Therefore, the data portion shown in FIG.
By inverting the blank part, as shown in FIG.
As a result, the pattern of the area that makes the lower wiring thicker is obtained.
You. As described above, the initial lower wiring pattern shown in FIG.
7, the dummy pattern 5 shown in FIG.
The logic of the pattern of the region where the lower wiring is thickened as shown in FIG.
When the sum is taken, as shown in FIG.
Is obtained. The lower wiring pattern obtained as described above
Photolithography mask (exposure mask)
By forming the lower wiring using
Can obtain enough flatness to be able to pattern properly
it can. Using the above photolithography mask
As a result, as shown in FIG. 9A and FIG.
The dummy pattern 5 and the lower wiring are formed on the semiconductor substrate 1.
2 is formed. The above figure
9 (a) shows a dummy pattern 5 between adjacent lower wirings 2;
Is provided, and FIG.
Is the case where a part of the lower wiring 2 is made thick to form the lower wiring 6
Is shown. In both cases, the lower wiring space is
To the extent that there is no step that adversely affects upper wiring 4
Formed. FIG. 9 (b) and FIG. 10 (b)
As shown, the interlayer insulating film 3 is formed on the lower wiring pattern.
Is formed, the upper wiring 4 can be normally patterned.
The surface of the interlayer insulating film 3 having only flatness can be obtained.
Wear. Also, as shown in FIG. 9 (c) and FIG. 10 (c)
Then, an interlayer insulating film 3 is further formed on the interlayer insulating film 3
By doing so, even more flatness can be obtained. The lower wiring pattern shown in FIG.
As described above, the maximum lower wiring space S1Is 2.1μm
This is the final lower-layer wiring space in the case where it is smaller than I
However, the maximum lower wiring space S1Is a manufacturing professional
The maximum lower wiring space S1But
Dummy pattern insertable space STwoMay be more than
is there. For example, lower wiring space, step angle and step
Manufacturing with the relationship between the quantity and the plot shown in FIG.
In the process, the maximum lower wiring space S1Is 2.
1 μm. As described above, the maximum lower wiring space S1But
2.1 μm (STwo), 2.1 μm (STwo)
Thick the lower layer wiring in the following lower layer wiring space
Since there is no need, the initial lower wiring pattern 6 shown in FIG.
And the logical sum of the dummy pattern 5 shown in FIG.
Then, the final lower wiring pattern as shown in FIG.
can get. Then, the FO having the lower wiring pattern is formed.
The underlying wiring using a photolithographic mask
In this way, upper layer wiring can be
Can be obtained. When the manufacturing process is changed,
If the design dimensions allowed on the
The data of the step amount and the step angle shown in FIG.
Large lower wiring space S1Should be asked again. In this embodiment, the arrangement of the semiconductor device is described.
Although the case where the number of wiring layers is two is illustrated, three or more wiring layers
The present invention is also applicable to the case of manufacturing a semiconductor device having
Is applicable. As described above, the semiconductor according to the present embodiment
In the device manufacturing method, S1≧ STwoIn case of
(C) Dummy pattern 5 shown in FIG.
Photolithography of a wiring pattern obtained by synthesizing
Pattern the lower layer wiring using a luffy mask,
S1<STwoIn the case of, the dummy pattern shown in FIG.
7 and the pattern shown in FIG.
Photolithography of wiring pattern obtained by synthesizing turn 6
Patterning of lower wiring using lithography mask
U. Therefore, the maximum value S of the lower wiring space
1A space that is larger and allows the dummy pattern 5 to be inserted
STwoIn the following lower wiring space, the lower wiring
To make the lower wiring space S1Less than
The initial lower wiring pattern 6 and the manufacturing process
Upper layer wiring successfully without being limited by
Flatness sufficient for patterning can be obtained.
Also, patterning of the lower wiring and the dummy pattern 5 is performed.
Since it can be performed in the same process, the number of processes and photolithography
It does not increase the number of lithography masks. The method of manufacturing a semiconductor according to the present embodiment
In the method, the pattern design of the lower layer wiring is
It can be designed without comparing the pattern with the line. further,
Data processing at the time of pattern design, data size change,
It can be done with relatively simple processing such as inversion and synthesis
Therefore, the wiring pattern can be efficiently designed. [0051] The method of manufacturing a semiconductor device according to the first aspect of the present invention.
Is the minimum allowable space width and maximum
The small line widths are MinS and MinL, respectively.
When the initial designed to obtain the predetermined device characteristics
For the lower wiring pattern, the initial lower wiring pattern
The size of each lower layer wiring is set to (MinL +
A first step of increasing by MinS × 2) / 2;
Data of the wiring pattern obtained in the first step
To obtain a dummy pattern by inverting the area and the area without data
The second step and the dam obtained in the second step.
-The size of the pattern is MinS / 2 over the entire circumference.
And a third step of increasingDami
-When patterning upper wiring without inserting a pattern
The maximum space width of the lower wiring layer where no failure occurs 1
And the damage given by MinL + MinS × 2
-Space where the pattern can be inserted is S Two And S 1
≧ S Two In the case of, the dummy obtained in the third step
-Pattern and initial lower wiring pattern
Pattern of the lower wiring using the exposure mask of the wiring pattern
And S 1 <S Two In the case of
The size of each lower layer wiring of the layer wiring pattern
Side and one of the left and right sides
And MinS and S 1 No. to increase by the following size
Step 4 and the dummy obtained in the third step.
Increase the size of the pattern by MinS over the entire circumference
The fifth step of adding
Wiring pattern obtained in the fifth step.
A sixth step of synthesizing a me pattern and the sixth step;
Of the pattern obtained in the step
Performing the seventh step of reversing the setting part and the third step.
The dummy pattern obtained in the step
The pattern obtained by the step and the initial lower wiring pattern
Using the exposure mask of the wiring pattern obtained by combining
Perform lower layer wiring patterningConfiguration. Therefore, the lower wiring and the dummy pattern
Patterning can be performed in the same process,
There is no increase in the number of photolithography masks. Ma
In addition, data processing during pattern design also
Can be performed with relatively simple processing such as update, inversion and synthesis
Therefore, the wiring pattern can be efficiently designed.
This has the effect. [0053] [0054]further,S1<STwoIn the case of1Greater than
K and STwoIn the lower wiring space below,
By making the layer wiring thicker, the space for the lower layer wiring is reduced by S.
1The initial lower wiring pattern and manufacturing process
Correct the upper layer wiring without being limited by the process coverage.
Can always obtain flatness enough to pattern
It has the effect of

【図面の簡単な説明】 【図1】本発明の一実施形態を示すものであり、半導体
装置の下層配線パターンにおけるダミーパターンの設計
手順を示す説明図である。 【図2】上記半導体装置の概略構成を示す断面図であ
る。 【図3】上記半導体装置の層間絶縁膜表面に生じる段差
角および段差量を示す説明図である。 【図4】上記半導体装置の下層配線スペースと、上記段
差角および段差量との関係の一例を示す説明図である。 【図5】上記半導体装置の下層配線スペースと、上記段
差角および段差量との関係の他の例を示す説明図であ
る。 【図6】上記半導体装置の初期下層配線パターンの一例
を示す説明図である。 【図7】上記下層配線パターンにおいて、下層配線を太
らせる領域の設計手順を示す説明図である。 【図8】S1 <S2 の場合に、図6に示す初期下層配線
パターンから得られる最終的な下層配線パターンを示す
説明図である。 【図9】上記の最終的な下層配線パターンを有するフォ
トリソグラフィマスクを用いて半導体装置を製造する場
合の製造工程を示し、ダミーパターンが挿入されている
箇所の製造工程を示す断面図である。 【図10】上記の最終的な下層配線パターンを有するフ
ォトリソグラフィマスクを用いて半導体装置を製造する
場合の製造工程を示し、下層配線が太らされている箇所
の製造工程を示す断面図である。 【図11】S1 ≧S2 の場合に、図6に示す初期下層配
線パターンから得られる最終的な下層配線パターンを示
す説明図である。 【図12】下層配線による段差の影響によって生じる問
題の一例を示す断面図である。 【図13】下層配線による段差の影響によって生じる問
題の他の例を示す断面図である。 【図14】下層配線による段差の影響によって生じる問
題の他の例を示す断面図である。 【図15】従来の半導体の製造工程の一例を示す断面図
である。 【図16】従来の半導体の製造方法におけるマスク設計
方法で作成したフォトリソグラフィマスクを用いた、半
導体の製造工程を示す断面図である。 【図17】上記半導体の製造工程において生じる問題を
示す断面図である。 【符号の説明】 2 下層配線 3 層間絶縁膜 4 上層配線 5 ダミーパターン 6 初期下層配線パターン S1 最大下層配線スペース S2 ダミーパターン挿入可能スペース MinS 最小スペース幅 MinL 最小ライン幅
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 illustrates one embodiment of the present invention, and is an explanatory view illustrating a procedure for designing a dummy pattern in a lower wiring pattern of a semiconductor device. FIG. 2 is a cross-sectional view illustrating a schematic configuration of the semiconductor device. FIG. 3 is an explanatory diagram showing a step angle and a step amount generated on a surface of an interlayer insulating film of the semiconductor device. FIG. 4 is an explanatory diagram showing an example of a relationship between a lower wiring space of the semiconductor device and the step angle and the step amount; FIG. 5 is an explanatory diagram showing another example of the relationship between the lower wiring space of the semiconductor device and the step angle and the step amount; FIG. 6 is an explanatory diagram showing an example of an initial lower wiring pattern of the semiconductor device. FIG. 7 is an explanatory diagram showing a design procedure of a region where the lower wiring is thickened in the lower wiring pattern. FIG. 8 is an explanatory diagram showing a final lower wiring pattern obtained from the initial lower wiring pattern shown in FIG. 6 when S 1 <S 2 . FIG. 9 is a cross-sectional view showing a manufacturing process when a semiconductor device is manufactured using a photolithography mask having the final lower wiring pattern, and showing a manufacturing process of a portion where a dummy pattern is inserted. FIG. 10 is a cross-sectional view showing a manufacturing process when a semiconductor device is manufactured using a photolithographic mask having the final lower wiring pattern, and showing a manufacturing process of a portion where the lower wiring is thickened. FIG. 11 is an explanatory diagram showing a final lower layer wiring pattern obtained from the initial lower layer wiring pattern shown in FIG. 6 when S 1 ≧ S 2 ; FIG. 12 is a cross-sectional view showing an example of a problem caused by the influence of a step due to a lower wiring. FIG. 13 is a cross-sectional view showing another example of the problem caused by the influence of the step due to the lower wiring. FIG. 14 is a cross-sectional view showing another example of the problem caused by the influence of the step due to the lower wiring. FIG. 15 is a cross-sectional view showing an example of a conventional semiconductor manufacturing process. FIG. 16 is a cross-sectional view showing a semiconductor manufacturing process using a photolithography mask created by a mask designing method in a conventional semiconductor manufacturing method. FIG. 17 is a cross-sectional view showing a problem that occurs in the semiconductor manufacturing process. [Description of Signs] 2 Lower wiring 3 Interlayer insulating film 4 Upper wiring 5 Dummy pattern 6 Initial lower wiring pattern S 1 Maximum lower wiring space S 2 Dummy pattern insertable space MinS Minimum space width MinL Minimum line width

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 G03F 1/08 H01L 21/82 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/3205 G03F 1/08 H01L 21/82

Claims (1)

(57)【特許請求の範囲】 【請求項1】下層配線の上に層間絶縁膜を介して上層配
線が形成され、少なくとも2層以上の配線層を有する多
層配線構造の半導体装置を製造する半導体装置の製造方
法において、 許容される最小スペース幅および最小ライン幅を、それ
ぞれMinSおよびMinLとするとき、 所定のデバイス特性を得るために設計された初期下層配
線パターンに対して、該初期下層配線パターンの各下層
配線のサイズを全周囲にわたって、(MinL+Min
S×2)/2だけ増加させる第1のステップと、 上記第1のステップで得られる配線パターンの、データ
部とデータ無し部とを反転させてダミーパターンを得る
第2のステップと、 上記第2のステップで得られるダミーパターンのサイズ
を全周囲にわたって、MinL/2だけ増加させる第3
のステップとを有すると共に、 ダミーパターンを挿入しなくても上層配線のパターニン
グ時に不良の発生しない下層配線層の最大スペース幅を
1 とし、MinL+MinS×2によって与えられる
ダミーパターンの挿入可能なスペースをS 2 とすると
き、 1 ≧S 2 の場合には、上記第3のステップで得られるダ
ミーパターンと、初期下層配線パターンとを合成して得
られる配線パターンの露光マスクを用いて下層配線のパ
ターニングを行い、 1 <S 2 の場合には、さらに、 初期下層配線パターンの各下層配線のサイズを、上辺お
よび下辺の何方か一方と、左辺および右辺の何方か一方
とについて、MinS以上S 1 以下のサイズだけ増加さ
せる第4のステップと、 上記第3のステップで得られるダミーパターンのサイズ
を全周囲にわたって、MinSだけ増加させる第5のス
テップと、 上記第4のステップで得られる配線パターンと、上記第
5のステップで得られるダミーパターンとを合成する第
6のステップと、 上記第6のステップで得られるパターンの、データ部と
データ無し部とを反転 させる第7のステップとを行い、 上記第3のステップで得られるダミーパターンと、上記
第7のステップで得られるパターンと、初期下層配線パ
ターンとを合成して得られる配線パターンの露光マスク
を用いて下層配線のパターニングを行う ことを特徴とす
る半導体装置の製造方法。
(1) A semiconductor for manufacturing a semiconductor device having a multi-layer wiring structure having an upper wiring formed on a lower wiring via an interlayer insulating film and having at least two wiring layers. In the method of manufacturing a device, when an allowable minimum space width and an allowable minimum line width are MinS and MinL, respectively, the initial lower wiring pattern designed for obtaining predetermined device characteristics is compared with the initial lower wiring pattern. (MinL + MinL)
A first step of increasing by S × 2) / 2, a second step of inverting a data portion and a non-data portion of the wiring pattern obtained in the first step to obtain a dummy pattern, Third, the size of the dummy pattern obtained in the second step is increased by MinL / 2 over the entire circumference.
Patanin of while chromatic and steps, without inserting the dummy pattern upper wiring
The maximum space width of the lower wiring layer that does not cause defects during
S 1 and given by MinL + MinS × 2
And can be inserted space of the dummy pattern and S 2
When S 1 ≧ S 2 , the sum obtained in the third step is obtained.
Combining the me pattern and the initial lower wiring pattern
Using the exposure mask of the wiring pattern
When S 1 <S 2 , the size of each lower layer wiring of the initial lower layer wiring pattern is
One of the left and right sides and one of the left and right sides
For door, it is increased by S 1 following of greater than or equal to the size MinS
And the size of the dummy pattern obtained in the third step.
Fifth step that increases MinS over the entire circumference
A step, a wiring pattern obtained in the fourth step, the first
Step 5 of combining the dummy pattern obtained in step 5
Step 6, and the data portion of the pattern obtained in the sixth step.
Performing a seventh step of inverting the non-data portion and the dummy pattern obtained in the third step;
The pattern obtained in the seventh step and the initial lower wiring pattern
Exposure mask of wiring pattern obtained by combining with turn
A method for manufacturing a semiconductor device, comprising patterning a lower layer wiring by using the method.
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