JPH083698B2 - 画像処理装置 - Google Patents
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- JPH083698B2 JPH083698B2 JP61295228A JP29522886A JPH083698B2 JP H083698 B2 JPH083698 B2 JP H083698B2 JP 61295228 A JP61295228 A JP 61295228A JP 29522886 A JP29522886 A JP 29522886A JP H083698 B2 JPH083698 B2 JP H083698B2
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- 238000010586 diagram Methods 0.000 description 3
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- 101100188768 Drosophila melanogaster Or43a gene Proteins 0.000 description 2
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
- G09G1/14—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible
- G09G1/16—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible the pattern of rectangular co-ordinates extending over the whole area of the screen, i.e. television type raster
- G09G1/165—Details of a display terminal using a CRT, the details relating to the control arrangement of the display terminal and to the interfaces thereto
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/28—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using colour tubes
- G09G1/285—Interfacing with colour displays, e.g. TV receiver
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/391—Resolution modifying circuits, e.g. variable screen formats
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/18—Use of a frame buffer in a display terminal, inclusive of the display panel
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、CRT表示装置等に画像を表示する際に用
いて好適な画像処理装置に関する。
いて好適な画像処理装置に関する。
「従来の技術」 CPU（中央処理装置）の制御のもとにCRT等に画像を表
示する画像処理装置（いわゆるCRTC等）においては、水
平および垂直同期信号の発生タイミング、ドットクロッ
クパルスの周波数あるいはVRAM（ビデオRAM）の読出し
開始アドレス等を所定のレジスタに予め記憶させ、以後
はこれらのレジスタ内のデータにしたがって表示制御を
行うようにしている。
示する画像処理装置（いわゆるCRTC等）においては、水
平および垂直同期信号の発生タイミング、ドットクロッ
クパルスの周波数あるいはVRAM（ビデオRAM）の読出し
開始アドレス等を所定のレジスタに予め記憶させ、以後
はこれらのレジスタ内のデータにしたがって表示制御を
行うようにしている。
「発明が解決しようとする問題点」 ところで、画像処理装置においては、接続されるモニ
タがカラーモニタであるが、あるいはモノクロームモニ
タであるかによって、同期信号の発生タイミングやドッ
トクロックパルスの周波数等、種々の初期設定データが
異なることが多い。これはカラーモニタとモノクローム
モニタとでは、汎用規格がことなることにも起因してい
る。
タがカラーモニタであるが、あるいはモノクロームモニ
タであるかによって、同期信号の発生タイミングやドッ
トクロックパルスの周波数等、種々の初期設定データが
異なることが多い。これはカラーモニタとモノクローム
モニタとでは、汎用規格がことなることにも起因してい
る。
したがって、画像処理装置を制御するCPUのプログラ
ムがカラーモニタ用に作成されたものである場合は、こ
のプログラムを用いてモノクロームモニタに画像表示を
行うと、プログラムに基づく初期化処理のために画像処
理装置内の所定レジスタがカラー用に設定されてしま
い、種々の不都合が生じた。
ムがカラーモニタ用に作成されたものである場合は、こ
のプログラムを用いてモノクロームモニタに画像表示を
行うと、プログラムに基づく初期化処理のために画像処
理装置内の所定レジスタがカラー用に設定されてしま
い、種々の不都合が生じた。
このような場合は、画像処理装置内のレジスタ値がモ
ノクロームモニタ用に設定されるように、別途にプログ
ラムを作り直す必要がある。すなわち、従来の画像処理
装置においては、同一の機能のプログラムであっても、
カラーモニタ用とモノクロームモニタ用とでは別個にプ
ログラムを作成しなければならず、ソフトウエア設計が
面倒になるとともに、設計後のプログラムの汎用性がな
いという不都合があった。そして、上記のような問題
は、カラーモニタとモノクロームモニタとの間において
のみでなく、カラーモニタ間、あるいは、モノクローム
モニタ間においてもその規格が異なる場合においては同
様に発生していた。
ノクロームモニタ用に設定されるように、別途にプログ
ラムを作り直す必要がある。すなわち、従来の画像処理
装置においては、同一の機能のプログラムであっても、
カラーモニタ用とモノクロームモニタ用とでは別個にプ
ログラムを作成しなければならず、ソフトウエア設計が
面倒になるとともに、設計後のプログラムの汎用性がな
いという不都合があった。そして、上記のような問題
は、カラーモニタとモノクロームモニタとの間において
のみでなく、カラーモニタ間、あるいは、モノクローム
モニタ間においてもその規格が異なる場合においては同
様に発生していた。
この発明は上述した事情に鑑みてなされたもので、カ
ラーモニタ用に作成されたプログラムが用いられる場合
であっても、不都合なくモノクロームモニタを使用する
ことができ、また、規格が異なるモニタ用のプログラム
であっても不都合なく異規格のモニタを使用することが
できる画像処理装置を提供することを目的としている。
ラーモニタ用に作成されたプログラムが用いられる場合
であっても、不都合なくモノクロームモニタを使用する
ことができ、また、規格が異なるモニタ用のプログラム
であっても不都合なく異規格のモニタを使用することが
できる画像処理装置を提供することを目的としている。
「問題点を解決するための手段」 そこで、上記問題点を解決するために、 第１の発明においては、画像制御用の基本データが記
憶される複数のレジスタを有するとともに、これらのレ
ジスタの内容と中央処理装置の制御とに基づいて画像表
示を行う画像処理装置において、本来使用すべきモニタ
と相異するモニタを用いる際の基本データが予め記憶さ
れたメモリと、所定の変換開始信号が供給されると、前
記各レジスタのうちデータ変換を必要とするものを順次
選択するとともに、選択したレジスタに書き込むべきデ
ータを前記メモリから読出して書き込むレジスタ書込制
御部とを具備している。
憶される複数のレジスタを有するとともに、これらのレ
ジスタの内容と中央処理装置の制御とに基づいて画像表
示を行う画像処理装置において、本来使用すべきモニタ
と相異するモニタを用いる際の基本データが予め記憶さ
れたメモリと、所定の変換開始信号が供給されると、前
記各レジスタのうちデータ変換を必要とするものを順次
選択するとともに、選択したレジスタに書き込むべきデ
ータを前記メモリから読出して書き込むレジスタ書込制
御部とを具備している。
また、第２の発明においては、画像制御用の基本デー
タが記憶される複数のレジスタを有するとともに、これ
らのレジスタの内容と中央処理装置の制御とに基づいて
画像表示を行う画像処理装置において、本来使用すべき
モニタと相異するモニタを用いる際の基本データが予め
記憶されたメモリと、所定の変換開始信号が供給される
と、前記各レジスタのうちデータ変換を必要とするもの
を順次選択するとともに、選択したレジスタに書き込む
べきデータを前記メモリから読出して書き込むレジスタ
書込制御部と、前記レジスタを指定するデータが書き込
まれるポインタと、このポインタ内のデータに基づいて
前記レジスタへの書き込みを禁止することができるよう
にしたプロテクトデコーダとを具備している。
タが記憶される複数のレジスタを有するとともに、これ
らのレジスタの内容と中央処理装置の制御とに基づいて
画像表示を行う画像処理装置において、本来使用すべき
モニタと相異するモニタを用いる際の基本データが予め
記憶されたメモリと、所定の変換開始信号が供給される
と、前記各レジスタのうちデータ変換を必要とするもの
を順次選択するとともに、選択したレジスタに書き込む
べきデータを前記メモリから読出して書き込むレジスタ
書込制御部と、前記レジスタを指定するデータが書き込
まれるポインタと、このポインタ内のデータに基づいて
前記レジスタへの書き込みを禁止することができるよう
にしたプロテクトデコーダとを具備している。
「作用」 第１、第２の発明とも、変換開始信号が供給される
と、前記メモリ内の基本データが順次レジスタにセット
され、これにより、各レジスタが本来使用すべきモニタ
と相異するモニタに適合した内容にセットされる。
と、前記メモリ内の基本データが順次レジスタにセット
され、これにより、各レジスタが本来使用すべきモニタ
と相異するモニタに適合した内容にセットされる。
また、第２の発明にあっては、ポインタによって指示
されたレジスタへの書き込みがプロテクトデコーダによ
って禁止され得るように構成されているので、セットし
終えたレジスタ内のデータがその後破壊されたり、書き
換えられたりすることがない。
されたレジスタへの書き込みがプロテクトデコーダによ
って禁止され得るように構成されているので、セットし
終えたレジスタ内のデータがその後破壊されたり、書き
換えられたりすることがない。
「実施例」 以下、図面を参照してこの発明の実施例について説明
する。
する。
（実施例の構成） 第２図は、この発明の一実施例の全体構成を示すブロ
ック図であり、図において１は、CPU2の制御の下にCRT
表示装置３に画像表示を行う画像処理装置である。４は
VRAMであり、画像表示用のドットデータおよびキャラク
タコードが記憶される。５はキャラクタ表示を行う場合
に用いられるキャラクタジェネレータであり、VRAM4内
のキャラクタコードによって指定されたキャラクタパタ
ーンが読出されるようになっている。７はCPU2で用いら
れるプログラムが記憶されるROMである。
ック図であり、図において１は、CPU2の制御の下にCRT
表示装置３に画像表示を行う画像処理装置である。４は
VRAMであり、画像表示用のドットデータおよびキャラク
タコードが記憶される。５はキャラクタ表示を行う場合
に用いられるキャラクタジェネレータであり、VRAM4内
のキャラクタコードによって指定されたキャラクタパタ
ーンが読出されるようになっている。７はCPU2で用いら
れるプログラムが記憶されるROMである。
次に、この実施例の要部の構成を第１図を参照して説
明する。
明する。
第１図において、10はモノクロームディスプレイを使
用する際における各レジスタ（後述）へのセットデータ
（基本データ）が種々記憶されているROMであり、上位
アドレス切換部11によって上位アドレスA7〜A4が、下位
アドレス切換部12によって下位アドレスA3〜A0が各々決
定されるようになっている。
用する際における各レジスタ（後述）へのセットデータ
（基本データ）が種々記憶されているROMであり、上位
アドレス切換部11によって上位アドレスA7〜A4が、下位
アドレス切換部12によって下位アドレスA3〜A0が各々決
定されるようになっている。
上位アドレス切換部11は、アンドゲートAN1〜N14、オ
アゲートOR1〜OR4、ラッチ14,15およびインバータから
構成されており、各種モードを示す信号GRAPH,DCK,EGA,
G/等に基づき、それぞれのモードに対応する上位アド
レスA7〜A4をオアゲートRO1〜OR4から出力する。ラッチ
14,15は、クロック信号φ２に基づいて動作し、クロッ
ク信号φ２が“1"レベルのときに入力端のデータをその
まま出力端に伝え、クロック信号φ２が立ち下がるとき
に、入力データをラッチする。
アゲートOR1〜OR4、ラッチ14,15およびインバータから
構成されており、各種モードを示す信号GRAPH,DCK,EGA,
G/等に基づき、それぞれのモードに対応する上位アド
レスA7〜A4をオアゲートRO1〜OR4から出力する。ラッチ
14,15は、クロック信号φ２に基づいて動作し、クロッ
ク信号φ２が“1"レベルのときに入力端のデータをその
まま出力端に伝え、クロック信号φ２が立ち下がるとき
に、入力データをラッチする。
アンドゲートAN1〜AN14の入力端は、図示のようにマ
トリックス状になっており、供給されるモード信号の種
類および組み合わせによってアンドゲートAN1〜AN14の
いずれか１または２以上が“1"信号を出力する。そし
て、オアゲートOR1〜OR4のうち“1"信号が供給されたも
のが“1"、その他のものが“0"信号を出力し、これらの
オアゲートOR1〜OR4の出力信号が上位側アドレスデータ
となる。
トリックス状になっており、供給されるモード信号の種
類および組み合わせによってアンドゲートAN1〜AN14の
いずれか１または２以上が“1"信号を出力する。そし
て、オアゲートOR1〜OR4のうち“1"信号が供給されたも
のが“1"、その他のものが“0"信号を出力し、これらの
オアゲートOR1〜OR4の出力信号が上位側アドレスデータ
となる。
下位アドレス切換部12は、５ビットのカウンタ13、ア
ンドゲートAN20〜AN23、オアゲートOR5,OR6〜OR10,OR11
および図示のインバータから構成されている。カウンタ
13はクロック信号φ1,φ２に基づいてカウント動作を行
うようになっており、端子Ｒに“1"信号が供給されると
リセット、端子Ｔに“1"信号が供給されるとカウント動
作イネーブル、および端子Ｌに“1"信号が供給されると
オアゲートOR6〜OR10の出力信号をプリセットデータと
してロードするようになっている。この場合、クロック
信号φ1,φ２は、互いに反転した所定周期の信号であ
り、カウンタ13はクロック信号φ２が立上がり時にアッ
プカウントを行うようになっている。
ンドゲートAN20〜AN23、オアゲートOR5,OR6〜OR10,OR11
および図示のインバータから構成されている。カウンタ
13はクロック信号φ1,φ２に基づいてカウント動作を行
うようになっており、端子Ｒに“1"信号が供給されると
リセット、端子Ｔに“1"信号が供給されるとカウント動
作イネーブル、および端子Ｌに“1"信号が供給されると
オアゲートOR6〜OR10の出力信号をプリセットデータと
してロードするようになっている。この場合、クロック
信号φ1,φ２は、互いに反転した所定周期の信号であ
り、カウンタ13はクロック信号φ２が立上がり時にアッ
プカウントを行うようになっている。
アンドゲートAN20は、信号EGAが“1"であるときにカ
ウンタ13の出力信号Q4〜Q0が（07）Ｈとなると“1"信号
を出力し、アンドゲートAN21は信号EGAが“1"のときに
カウンタ13の出力信号Q4〜Q0が（12）Ｈとなると“1"信
号を出力する。アンドゲートAN20の出力信号はオアゲー
トOR11,OR10の入力端に供給されるようになっており、
また、アンドゲートAN21の出力信号は、オアゲートOR1
1,OR6,OR8,OR10に供給されるようになっている。上記構
成の結果、カウンタ13のカウント出力が（07）Ｈとなる
とカウンタ13には（10）Ｈがプリセットされ、また、カ
ウント出力が（12）Ｈとなると（15）Ｈがプリセットさ
れる。アンドゲートAN22は信号EGAが“1"でカウンタ13
のカウント値が（16）Ｈのときに“1"信号を出力し、ア
ンドゲートAN23は信号colorが“1"でカウンタ13のカウ
ント値が（0B）Ｈのときに“1"信号を出力する。アンド
ゲートAN22,23の出力信号は、オアゲートOR5の入力端に
供給され、オアゲートOR5の出力信号はフリップフロッ
プFF1のリセット端子Ｒに供給される。また、カウンタ1
3の出力信号Q0〜Q2はROM10のアドレス信号A0〜A2とな
り、カウンタ13の出力信号Q3,Q4はアンドゲートAN25,26
およびオアゲートOR15を介した後アドレス信号A3とな
る。すなわち、信号colorが“1"のときは、アンドゲー
トAN25が開状態となってカウンタ13の第３ビット出力が
アドレス信号A3となり、信号EGAが“1"のときは、アン
ドゲートAN26が開状態となってカウンタ13の第４ビット
出力がアドレス信号A3となる。
ウンタ13の出力信号Q4〜Q0が（07）Ｈとなると“1"信号
を出力し、アンドゲートAN21は信号EGAが“1"のときに
カウンタ13の出力信号Q4〜Q0が（12）Ｈとなると“1"信
号を出力する。アンドゲートAN20の出力信号はオアゲー
トOR11,OR10の入力端に供給されるようになっており、
また、アンドゲートAN21の出力信号は、オアゲートOR1
1,OR6,OR8,OR10に供給されるようになっている。上記構
成の結果、カウンタ13のカウント出力が（07）Ｈとなる
とカウンタ13には（10）Ｈがプリセットされ、また、カ
ウント出力が（12）Ｈとなると（15）Ｈがプリセットさ
れる。アンドゲートAN22は信号EGAが“1"でカウンタ13
のカウント値が（16）Ｈのときに“1"信号を出力し、ア
ンドゲートAN23は信号colorが“1"でカウンタ13のカウ
ント値が（0B）Ｈのときに“1"信号を出力する。アンド
ゲートAN22,23の出力信号は、オアゲートOR5の入力端に
供給され、オアゲートOR5の出力信号はフリップフロッ
プFF1のリセット端子Ｒに供給される。また、カウンタ1
3の出力信号Q0〜Q2はROM10のアドレス信号A0〜A2とな
り、カウンタ13の出力信号Q3,Q4はアンドゲートAN25,26
およびオアゲートOR15を介した後アドレス信号A3とな
る。すなわち、信号colorが“1"のときは、アンドゲー
トAN25が開状態となってカウンタ13の第３ビット出力が
アドレス信号A3となり、信号EGAが“1"のときは、アン
ドゲートAN26が開状態となってカウンタ13の第４ビット
出力がアドレス信号A3となる。
次に、20はモード切換検出部であり、コンパレータ21
とＤフリップフロップ22とから構成されている。Ｄフリ
ップフロップ22の一方の入力端およびコンパレータ21の
入力端にはモード信号GRAPH、DCK、G/等が供給されて
おり、また、コンパレータ21の他方の入力端にはＤフリ
ップフロップ22によって遅延されたモード信号が供給さ
れている。この場合、モード信号に変更がなければコン
パレータ21の一方の入力端に供給されている現時点のモ
ード信号と、他方の入力端に供給されているディレイさ
れたモード信号とが等しくなるため、コンパレータ21は
一致信号（“1"信号）を出力する。また、モード信号に
変更があれば、現時点のモード信号とディレイされたも
のとが不一致となるため、コンパレータ21は不一致信号
（“0"信号）を出力する。この出力信号はインバータを
介した後アンドゲートAN31の一方の入力端に供給され
る。
とＤフリップフロップ22とから構成されている。Ｄフリ
ップフロップ22の一方の入力端およびコンパレータ21の
入力端にはモード信号GRAPH、DCK、G/等が供給されて
おり、また、コンパレータ21の他方の入力端にはＤフリ
ップフロップ22によって遅延されたモード信号が供給さ
れている。この場合、モード信号に変更がなければコン
パレータ21の一方の入力端に供給されている現時点のモ
ード信号と、他方の入力端に供給されているディレイさ
れたモード信号とが等しくなるため、コンパレータ21は
一致信号（“1"信号）を出力する。また、モード信号に
変更があれば、現時点のモード信号とディレイされたも
のとが不一致となるため、コンパレータ21は不一致信号
（“0"信号）を出力する。この出力信号はインバータを
介した後アンドゲートAN31の一方の入力端に供給され
る。
アンドゲートAN31は、アンドゲートAN30およびオアゲ
ートOR20の論理演算結果により開閉制御されるようにな
っており、モード信号MONOが“1"、GSが“0"および、EG
AまたはCGAのいずれかが“1"のときに開状態となる。こ
こで、モード信号MONOは、所定規格（例えば、IBM社規
格）のモノクロームモニタを使用する際に“1"となる信
号であり、外部スイッチ等によりその値が制御されるよ
うになっている。また、信号GSはモノクロームモニタを
使用するにもかかわらず、CPUで用いられるプログラム
がカラー用である場合において、画像処理装置１内の所
定のレジスタの内容を書き換える必要がある場合に出力
される。この信号GSは“0"レベルでアクティブとなるよ
うに用いられており、外部スイッチもしくはソフト処理
によって外部から供給されるようになっている。
ートOR20の論理演算結果により開閉制御されるようにな
っており、モード信号MONOが“1"、GSが“0"および、EG
AまたはCGAのいずれかが“1"のときに開状態となる。こ
こで、モード信号MONOは、所定規格（例えば、IBM社規
格）のモノクロームモニタを使用する際に“1"となる信
号であり、外部スイッチ等によりその値が制御されるよ
うになっている。また、信号GSはモノクロームモニタを
使用するにもかかわらず、CPUで用いられるプログラム
がカラー用である場合において、画像処理装置１内の所
定のレジスタの内容を書き換える必要がある場合に出力
される。この信号GSは“0"レベルでアクティブとなるよ
うに用いられており、外部スイッチもしくはソフト処理
によって外部から供給されるようになっている。
オアゲートOR20、アンドゲートAN30の論理演算結果が
“1"となってアンドゲートAN31が開状態となると、コン
パレータ21が不一致信号（“0"信号）を出力した時点で
アンドゲートAN31の出力信号が“1"信号となり、クロッ
クφ1,φ２の次のアクティブタイミングにおいてＤフリ
ップフロップ25の出力信号S1が“1"信号となる。この信
号S1は、カウンタ13のリセット端子Ｒおよびフリップフ
ロップFF1のセット端子Ｓに供給されている。
“1"となってアンドゲートAN31が開状態となると、コン
パレータ21が不一致信号（“0"信号）を出力した時点で
アンドゲートAN31の出力信号が“1"信号となり、クロッ
クφ1,φ２の次のアクティブタイミングにおいてＤフリ
ップフロップ25の出力信号S1が“1"信号となる。この信
号S1は、カウンタ13のリセット端子Ｒおよびフリップフ
ロップFF1のセット端子Ｓに供給されている。
次に、30はバッファであり、第7,第6,第５ビット入力
端に各々“1",“0",“0"が供給され、第４〜第０ビット
入力端にカウンタ13の第４〜第０ビット出力信号がＤフ
リップフロップ31を介して供給されるようになってい
る。バッファ30の出力信号は、デコーダ32に供給されて
おり、このデコーダ32によってレジスタR0〜RNへのライ
トネーブル信号WP0〜WPnに変換される。このレジスタR0
〜RNは、表示制御に必要な各種のデータが書き込まれる
レジスタであり、例えば、キャラクタモードにおいて使
用されるレジスタの例を挙げると、１ライン中の総文字
数（帰線期間を含む）を指定するデータが書き込まれる
レジスタ、１ライン中に表示する文字数を指定するレジ
スタ、水平ブランキング期間の開始タイミングまたは終
了タイミングを示すデータが書き込まれるレジスタ、水
平帰線期間の開始タイミングまたは終了タイミングが書
き込まれるレジスタ等がある。
端に各々“1",“0",“0"が供給され、第４〜第０ビット
入力端にカウンタ13の第４〜第０ビット出力信号がＤフ
リップフロップ31を介して供給されるようになってい
る。バッファ30の出力信号は、デコーダ32に供給されて
おり、このデコーダ32によってレジスタR0〜RNへのライ
トネーブル信号WP0〜WPnに変換される。このレジスタR0
〜RNは、表示制御に必要な各種のデータが書き込まれる
レジスタであり、例えば、キャラクタモードにおいて使
用されるレジスタの例を挙げると、１ライン中の総文字
数（帰線期間を含む）を指定するデータが書き込まれる
レジスタ、１ライン中に表示する文字数を指定するレジ
スタ、水平ブランキング期間の開始タイミングまたは終
了タイミングを示すデータが書き込まれるレジスタ、水
平帰線期間の開始タイミングまたは終了タイミングが書
き込まれるレジスタ等がある。
この場合、バッファ30の入力信号の変化範囲からレジ
スタR0〜RNを指定するレジスタアドレスは、（80）Ｈ〜
（9F）Ｈの範囲となる。
スタR0〜RNを指定するレジスタアドレスは、（80）Ｈ〜
（9F）Ｈの範囲となる。
35は、ROM10から読出されたデータがＤフリップフロ
ップ36を介して供給されるバッファであり、その出力信
号はレジスタR0〜RNの各データ入力端へ一斉に供給され
るようになっている。また、バッファ35と前述したバッ
ファ30のアウトプットイネーブル端子OEには、フリップ
フロップFF1のＱ出力信号がＤフリップフロップ38を介
して供給されるようになっている。
ップ36を介して供給されるバッファであり、その出力信
号はレジスタR0〜RNの各データ入力端へ一斉に供給され
るようになっている。また、バッファ35と前述したバッ
ファ30のアウトプットイネーブル端子OEには、フリップ
フロップFF1のＱ出力信号がＤフリップフロップ38を介
して供給されるようになっている。
次に、40はレジスタR0〜RNのいずれかを指定するデー
タがCPUによって書き込まれるポインタであり、その出
力信号はプロテクトデコーダ41およびオアゲートOR30〜
R37の各一方の入力端に供給されている。オアゲートOR3
0〜OR37の出力信号はバッファ43に入力端に供給され、
バッファ43の出力信号はデコーダ32の入力端に供給され
ている。上記構成によれば、CPUによって書き込まれた
ポインタ40内のレジスタ指定データは、オアゲートOR30
〜OR37およびバッファ43を介してデコーダ32に供給さ
れ、ここで、各レジスタについてのライトイネーブル信
号WP0〜WPnに変換される。すなわち、CPUはポインタ40
にレジスタ指定データを書き込むことにより、所望のレ
ジスタを指定して書き込み動作を行うことができる。
タがCPUによって書き込まれるポインタであり、その出
力信号はプロテクトデコーダ41およびオアゲートOR30〜
R37の各一方の入力端に供給されている。オアゲートOR3
0〜OR37の出力信号はバッファ43に入力端に供給され、
バッファ43の出力信号はデコーダ32の入力端に供給され
ている。上記構成によれば、CPUによって書き込まれた
ポインタ40内のレジスタ指定データは、オアゲートOR30
〜OR37およびバッファ43を介してデコーダ32に供給さ
れ、ここで、各レジスタについてのライトイネーブル信
号WP0〜WPnに変換される。すなわち、CPUはポインタ40
にレジスタ指定データを書き込むことにより、所望のレ
ジスタを指定して書き込み動作を行うことができる。
プロテクトデコーダ41は、ポインタ40内のデータがレ
ジスタのプロテクトを指定するものであった場合に、プ
ロテクト検出信号PSを“1"信号とし、オアゲートOR30〜
OR37から（FF）Ｈを示す信号を出力する。この場合、プ
ロテクトすべきレジスタは各種モードにおいて異なって
いるので、プロテクトデコーダ41はモード信号EGA……
等を参照し、ポインタ40内のデータが各モードに応じた
所定の書込禁止レジスタを指定する際にプロテクト検出
信号PSを出力する。このプロテクトデコーダ41の出力信
号は、オアゲートOR30〜OR37の他方の入力端に供給され
ており、この結果、プロテクトデコーダ41がウロテクト
検出信号PSを出力した際は、ポインタ40の内容にかかわ
らず、オアゲートOR30〜OR37が一斉に“1"信号を出力す
る。したがって、バッファ43の内容が（FF）Ｈとなり、
デコーダ32は（FF）Ｈをデコードして対応するレジスタ
を選択しようとする。しかし、前述のようにレジスタア
ドレスは、（80）Ｈ〜（9F）Ｈであるから、（FF）Ｈを
デコードしたとしても、対応するレジスタは存在しな
い。すなわち、デコーダ32に（FF）Ｈが供給された際に
は、レジスタR0〜RNへの書き込みは行われない。したが
って、CPU2がプロテクトすべきレジスタの内容を書き換
えようとしても、プロテクトデコーダ41の動作により当
該レジスタへの書き込みが禁止される。
ジスタのプロテクトを指定するものであった場合に、プ
ロテクト検出信号PSを“1"信号とし、オアゲートOR30〜
OR37から（FF）Ｈを示す信号を出力する。この場合、プ
ロテクトすべきレジスタは各種モードにおいて異なって
いるので、プロテクトデコーダ41はモード信号EGA……
等を参照し、ポインタ40内のデータが各モードに応じた
所定の書込禁止レジスタを指定する際にプロテクト検出
信号PSを出力する。このプロテクトデコーダ41の出力信
号は、オアゲートOR30〜OR37の他方の入力端に供給され
ており、この結果、プロテクトデコーダ41がウロテクト
検出信号PSを出力した際は、ポインタ40の内容にかかわ
らず、オアゲートOR30〜OR37が一斉に“1"信号を出力す
る。したがって、バッファ43の内容が（FF）Ｈとなり、
デコーダ32は（FF）Ｈをデコードして対応するレジスタ
を選択しようとする。しかし、前述のようにレジスタア
ドレスは、（80）Ｈ〜（9F）Ｈであるから、（FF）Ｈを
デコードしたとしても、対応するレジスタは存在しな
い。すなわち、デコーダ32に（FF）Ｈが供給された際に
は、レジスタR0〜RNへの書き込みは行われない。したが
って、CPU2がプロテクトすべきレジスタの内容を書き換
えようとしても、プロテクトデコーダ41の動作により当
該レジスタへの書き込みが禁止される。
（実施例の動作） 次に、上記構成によるこの実施例の動作について説明
する。
する。
まず、使用するモニタが所定規格（例えばIBM社規
格）のモノクロームモニタであり、かつ、CPU2で使用す
るプログラムがカラー用のものである場合には、信号MO
NOを“1"、GSを“0"とし、さらに信号EGAまたはCGAのい
ずれかを“1"信号とする。
格）のモノクロームモニタであり、かつ、CPU2で使用す
るプログラムがカラー用のものである場合には、信号MO
NOを“1"、GSを“0"とし、さらに信号EGAまたはCGAのい
ずれかを“1"信号とする。
この結果、アンドゲートAN30が“1"信号を出力してア
ンドゲートAN31が開状態となる。そして、モード信号の
切換があると、モード切換検出部20がこれを検出し、コ
ンペレータ21が“0"信号を出力する。この結果、アンド
ゲートAN31の出力信号が“1"となり、この“1"信号がＤ
フリップフロップ25に取り込まれ、Ｄフリップフロップ
25の出力信号S1が“1"となる。
ンドゲートAN31が開状態となる。そして、モード信号の
切換があると、モード切換検出部20がこれを検出し、コ
ンペレータ21が“0"信号を出力する。この結果、アンド
ゲートAN31の出力信号が“1"となり、この“1"信号がＤ
フリップフロップ25に取り込まれ、Ｄフリップフロップ
25の出力信号S1が“1"となる。
信号S1が“1"信号になると、カウンタ13がリセットさ
れる。カウンタ13がリセットされると、アンドゲートAN
20,21の出力信号が“0"信号になり、この結果、オアゲ
ートOR11の出力信号が“0"信号になり、この“0"信号の
インバータにより反転されてカウンタ13の端子Ｔに供給
される。端子Ｔに“1"信号が供給されると、カウンタ13
はクロック信号φ２に基づいてアップカウントを行って
いく。そして、カウンタ13のカウント出力はROM10にア
ドレスデータA0〜A3として供給される。また、ROM10の
アドレス入力端上位側には、上位アドレス切換部11によ
って、モード信号の組み合わせに応じたアドレスデータ
A7〜A4が供給される。
れる。カウンタ13がリセットされると、アンドゲートAN
20,21の出力信号が“0"信号になり、この結果、オアゲ
ートOR11の出力信号が“0"信号になり、この“0"信号の
インバータにより反転されてカウンタ13の端子Ｔに供給
される。端子Ｔに“1"信号が供給されると、カウンタ13
はクロック信号φ２に基づいてアップカウントを行って
いく。そして、カウンタ13のカウント出力はROM10にア
ドレスデータA0〜A3として供給される。また、ROM10の
アドレス入力端上位側には、上位アドレス切換部11によ
って、モード信号の組み合わせに応じたアドレスデータ
A7〜A4が供給される。
この場合、信号colorが“1"で信号EGAが“0"のとき
は、カウンタの第３ビットがアドレスデータA3となり、
カウンタ13の第４ビットは無視される。したがって、こ
のモードの場合はカウンタ13の出力の下位４ビットがア
ドレスデータA0〜A3となる。このようにしてアクセスさ
れたROM10内のデータはＤフリップフロップ36を介して
バッファ35に供給され、また、カウンタ13のカウント出
力はＤフリップフロップ31を介してバッファ30の下位側
５ビットに供給される。一方、信号S1が“1"となった時
点においてフリップフロップFF1がセットされ、このフ
リップフロップFF1の出力信号が“1"信号となってい
る。そして、この“1"信号がＤフリップフロップ38を介
してバッファ30,35の各アウトプットイネーブル端子OE
に供給され、これらのバッファを開状態としている。し
たがって、カウンタ13の出力およびROM10の読出データ
は、各々バッファ30,35を介してデコーダ32およびレジ
スタR0〜RNに供給される。この場合、カウンタ13の出力
に基づいて選択されるレジスタと、当該レジスタに書き
込むべきデータのアドレスとは対応するようになってお
り、カウンタ13のカウントアップ処理により、書き込み
を行うレジスタと、このレジスタに書き込むべきデータ
とが同時に選択される。
は、カウンタの第３ビットがアドレスデータA3となり、
カウンタ13の第４ビットは無視される。したがって、こ
のモードの場合はカウンタ13の出力の下位４ビットがア
ドレスデータA0〜A3となる。このようにしてアクセスさ
れたROM10内のデータはＤフリップフロップ36を介して
バッファ35に供給され、また、カウンタ13のカウント出
力はＤフリップフロップ31を介してバッファ30の下位側
５ビットに供給される。一方、信号S1が“1"となった時
点においてフリップフロップFF1がセットされ、このフ
リップフロップFF1の出力信号が“1"信号となってい
る。そして、この“1"信号がＤフリップフロップ38を介
してバッファ30,35の各アウトプットイネーブル端子OE
に供給され、これらのバッファを開状態としている。し
たがって、カウンタ13の出力およびROM10の読出データ
は、各々バッファ30,35を介してデコーダ32およびレジ
スタR0〜RNに供給される。この場合、カウンタ13の出力
に基づいて選択されるレジスタと、当該レジスタに書き
込むべきデータのアドレスとは対応するようになってお
り、カウンタ13のカウントアップ処理により、書き込み
を行うレジスタと、このレジスタに書き込むべきデータ
とが同時に選択される。
そして、カウンタ出力が（0B）Ｈとなるとアンドゲー
トAN23が“1"信号を出力し、これにより、オアゲートOR
5が“1"信号を出力してフリップフロップFF1がリセット
される。フリップフロップFF1がリセットされると、バ
ッファ30,35が閉状態となり、レジスタR0〜RNの選択処
理およびテータ書き込み処理が終了する。すなわち、上
記モードの場合はカウント値が（00）Ｈから（0B）Ｈま
での間においてレジスタR0〜RNへの書き込み処理が行わ
れる。
トAN23が“1"信号を出力し、これにより、オアゲートOR
5が“1"信号を出力してフリップフロップFF1がリセット
される。フリップフロップFF1がリセットされると、バ
ッファ30,35が閉状態となり、レジスタR0〜RNの選択処
理およびテータ書き込み処理が終了する。すなわち、上
記モードの場合はカウント値が（00）Ｈから（0B）Ｈま
での間においてレジスタR0〜RNへの書き込み処理が行わ
れる。
次に、信号colorが“0"で信号EGAが“1"の場合につい
て説明する。この場合はカウンタ13の出力信号の第４ビ
ットがアドレスデータA3となり、第３ビットが無視され
る。また、カウント値が（X7）Ｈとなると（Ｘはドント
ケアビットであることを示す）、アンドゲートAN20が
“1"信号を出力し、この結果、オアゲートOR11が“1"信
号を出力し、カウンタ13がロード動作を行う。このロー
ド動作によってプリセットされる値は（10）Ｈである。
同様に、カウント出力が（12）Ｈになると、アンドゲー
トAN21が“1"信号を出力し、カウンタ13に（15）Ｈがプ
リセットされる。さらに、カウント出力が（16）Ｈにな
ると、アンドゲートAN22が“1"信号を出力し、これによ
り、オアゲートOR5が“1"信号を出力してフリップフロ
ップFF1がリセットされる。すなわち、このモードの場
合には、カウンタ13がカウント動作は、（00）Ｈ〜（0
7）Ｈ、（10）Ｈ〜（12）Ｈ、（15）Ｈ〜（16）Ｈのよ
うにとびとびに行われる。したがって、レジスタR0〜RN
の選択処理も上記カウントに対応してとびとびに行われ
る。これは、当該モードにおいて書き込みを必要とする
レジスタを抽出選択するための処理である。また、カウ
ント値が（16）ＨのときにフリップフロップFF1がリセ
ットされ、バッファ30,35が閉状態となって、レジスタR
0〜RNへの書き込み処理が停止される。
て説明する。この場合はカウンタ13の出力信号の第４ビ
ットがアドレスデータA3となり、第３ビットが無視され
る。また、カウント値が（X7）Ｈとなると（Ｘはドント
ケアビットであることを示す）、アンドゲートAN20が
“1"信号を出力し、この結果、オアゲートOR11が“1"信
号を出力し、カウンタ13がロード動作を行う。このロー
ド動作によってプリセットされる値は（10）Ｈである。
同様に、カウント出力が（12）Ｈになると、アンドゲー
トAN21が“1"信号を出力し、カウンタ13に（15）Ｈがプ
リセットされる。さらに、カウント出力が（16）Ｈにな
ると、アンドゲートAN22が“1"信号を出力し、これによ
り、オアゲートOR5が“1"信号を出力してフリップフロ
ップFF1がリセットされる。すなわち、このモードの場
合には、カウンタ13がカウント動作は、（00）Ｈ〜（0
7）Ｈ、（10）Ｈ〜（12）Ｈ、（15）Ｈ〜（16）Ｈのよ
うにとびとびに行われる。したがって、レジスタR0〜RN
の選択処理も上記カウントに対応してとびとびに行われ
る。これは、当該モードにおいて書き込みを必要とする
レジスタを抽出選択するための処理である。また、カウ
ント値が（16）ＨのときにフリップフロップFF1がリセ
ットされ、バッファ30,35が閉状態となって、レジスタR
0〜RNへの書き込み処理が停止される。
以上のように、画像表示処理に必要か各種データを記
憶するレジスタR0〜RNに対し、ハード回路により所定デ
ータが書き込まれ、しかも、各モードに応じて書き込む
べきレジスタが自動選択されるので、CPU2がカラー用の
プログラムを用いている場合においても、モノクローム
モニタを用いて良好な表示制御を行うことができる。
憶するレジスタR0〜RNに対し、ハード回路により所定デ
ータが書き込まれ、しかも、各モードに応じて書き込む
べきレジスタが自動選択されるので、CPU2がカラー用の
プログラムを用いている場合においても、モノクローム
モニタを用いて良好な表示制御を行うことができる。
また、CPU2が、その処理過程においてレジスタR0〜RN
のいずれかに対しデータ書き込みを行う場合があるが、
上記実施例によれは、プロデクトデコーダの動作によ
り、保護しなければならないレジスタへの書き込みを禁
じているので、適正にセットしたデータが処理途中で書
き換えられることがなく、安定した表示処理を行うこと
ができる。
のいずれかに対しデータ書き込みを行う場合があるが、
上記実施例によれは、プロデクトデコーダの動作によ
り、保護しなければならないレジスタへの書き込みを禁
じているので、適正にセットしたデータが処理途中で書
き換えられることがなく、安定した表示処理を行うこと
ができる。
「発明の効果」 以上説明したように、この発明によれば、画像制御用
の基本データが記憶される複数のレジスタを有するとと
もに、これらのレジスタの内容と中央処理装置の制御と
に基づいて画像表示を行う画像処理装置において、本来
使用すべきモニタと相異するモニタを用いる際の基本デ
ータが予め記憶されたメモリと、所定の変換開始信号が
供給されると、前記各レジスタのうちデータ変換を必要
とするものを順次選択するとともに、選択したレジスタ
に書き込むべきデータを前記メモリから読出して書き込
むレジスタ書込制御部とを具備したので、中央処理装置
において本来使用すべきモニタ（例えば所定規格のカラ
ーモニタ）に合わせたプログラムが用いられる場合であ
っても、前記レジスタ書込制御部によって各レジスタの
設定値が実際に使用されるモニタ用に書き換えられるの
で、本来使用する規格と異なるモニタを用いても良好に
表示制御を行うことができる。また、カラーモニタ用と
モノクロームモニタ用とで別個にプログラムを作成する
必要がなく、ソフトウエア設計が繁雑とならず、かつ、
設計後のプログラムの汎用性が高くなるという効果が得
られる。
の基本データが記憶される複数のレジスタを有するとと
もに、これらのレジスタの内容と中央処理装置の制御と
に基づいて画像表示を行う画像処理装置において、本来
使用すべきモニタと相異するモニタを用いる際の基本デ
ータが予め記憶されたメモリと、所定の変換開始信号が
供給されると、前記各レジスタのうちデータ変換を必要
とするものを順次選択するとともに、選択したレジスタ
に書き込むべきデータを前記メモリから読出して書き込
むレジスタ書込制御部とを具備したので、中央処理装置
において本来使用すべきモニタ（例えば所定規格のカラ
ーモニタ）に合わせたプログラムが用いられる場合であ
っても、前記レジスタ書込制御部によって各レジスタの
設定値が実際に使用されるモニタ用に書き換えられるの
で、本来使用する規格と異なるモニタを用いても良好に
表示制御を行うことができる。また、カラーモニタ用と
モノクロームモニタ用とで別個にプログラムを作成する
必要がなく、ソフトウエア設計が繁雑とならず、かつ、
設計後のプログラムの汎用性が高くなるという効果が得
られる。
さらに、第２の発明においては、上記構成に加えて、
レジスタを指定するデータが書き込まれるポインタと、
このポインタ内のデータに基づいて前記レジスタへの書
き込みを禁止することができるようにしたプロテクトデ
コーダとを具備したので、保護しなければならないレジ
スタへの書き込みが自動的に禁しされ、これにより、レ
ジスタ内に適正にセットしたデータが画像表示の処理途
中で書き換えられることがなく、安定した表示処理を行
うことができる。
レジスタを指定するデータが書き込まれるポインタと、
このポインタ内のデータに基づいて前記レジスタへの書
き込みを禁止することができるようにしたプロテクトデ
コーダとを具備したので、保護しなければならないレジ
スタへの書き込みが自動的に禁しされ、これにより、レ
ジスタ内に適正にセットしたデータが画像表示の処理途
中で書き換えられることがなく、安定した表示処理を行
うことができる。
第１図はこの発明の一実施例の要部の構成を示すブロッ
ク図、第２図は同実施例の全体構成を示すブロック図で
ある。 10……ROM（メモリ）、11……上位アドレス切換部（レ
ジスタ書込手段）、12……下位アドレス切換部（レジス
タ書込手段）、MONO,GS,EGA,CGA……モード信号（変換
開始信号）。
ク図、第２図は同実施例の全体構成を示すブロック図で
ある。 10……ROM（メモリ）、11……上位アドレス切換部（レ
ジスタ書込手段）、12……下位アドレス切換部（レジス
タ書込手段）、MONO,GS,EGA,CGA……モード信号（変換
開始信号）。
Claims (2)
- 【請求項１】画像制御用の基本データが記憶される複数
のレジスタを有するとともに、これらのレジスタの内容
と中央処理装置の制御とに基づいて画像表示を行う画像
処理装置において、本来使用すべきモニタと相異するモ
ニタを用いる際の基本データが予め記憶されたメモリ
と、所定の変換開始信号が供給されると、前記各レジス
タのうちデータ変換を必要とするものを順次選択すると
ともに、選択したレジスタに書き込むべきデータを前記
メモリから読出して書き込むレジスタ書込制御部とを具
備することを特徴とする画像処理装置。 - 【請求項２】画像制御用の基本データが記憶される複数
のレジスタを有するとともに、これらのレジスタの内容
と中央処理装置の制御とに基づいて画像表示を行う画像
処理装置において、本来使用すべきモニタと相異するモ
ニタを用いる際の基本データが予め記憶されたメモリ
と、所定の変換開始信号が供給されると、前記各レジス
タのうちデータ変換を必要とするものを順次選択すると
ともに、選択したレジスタに書き込むべきデータを前記
メモリから読出して書き込むレジスタ書込制御部と、前
記レジスタを指定するデータが書き込まれるポインタ
と、このポインタ内のデータに基づいて前記レジスタへ
の書き込みを禁止することができるようにしたプロテク
トデコーダとを具備することを特徴とする画像処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61295228A JPH083698B2 (ja) | 1986-12-11 | 1986-12-11 | 画像処理装置 |
| US07/131,213 US4905167A (en) | 1986-12-11 | 1987-12-10 | Image processing system interfacing with different monitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61295228A JPH083698B2 (ja) | 1986-12-11 | 1986-12-11 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63147189A JPS63147189A (ja) | 1988-06-20 |
| JPH083698B2 true JPH083698B2 (ja) | 1996-01-17 |
Family
ID=17817871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61295228A Expired - Fee Related JPH083698B2 (ja) | 1986-12-11 | 1986-12-11 | 画像処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4905167A (ja) |
| JP (1) | JPH083698B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329617A (en) * | 1989-07-23 | 1994-07-12 | Texas Instruments Incorporated | Graphics processor nonconfined address calculation system |
| WO1991015841A1 (en) * | 1990-03-30 | 1991-10-17 | Tower Tech S.R.L. | Video display for digital images at high frequency of frame refresh |
| US5124804A (en) * | 1990-09-10 | 1992-06-23 | Ncr Corporation | Programmable resolution video controller |
| US5138459A (en) * | 1990-11-20 | 1992-08-11 | Personal Computer Cameras, Inc. | Electronic still video camera with direct personal computer (pc) compatible digital format output |
| GB9027840D0 (en) * | 1990-12-21 | 1991-02-13 | D2B Systems Co Ltd | Video signal processing system and apparatus for use in such a system |
| US5321806A (en) * | 1991-08-21 | 1994-06-14 | Digital Equipment Corporation | Method and apparatus for transmitting graphics command in a computer graphics system |
| US5404445A (en) * | 1991-10-31 | 1995-04-04 | Toshiba America Information Systems, Inc. | External interface for a high performance graphics adapter allowing for graphics compatibility |
| JP2585957B2 (ja) | 1992-08-18 | 1997-02-26 | 富士通株式会社 | ビデオデータ変換処理装置とビデオデータ変換装置を有する情報処理装置 |
| JP2956738B2 (ja) * | 1993-04-27 | 1999-10-04 | 株式会社メルコ | 映像表示装置およびコンピュータ |
| US5654738A (en) * | 1993-05-17 | 1997-08-05 | Compaq Computer Corporation | File-based video display mode setup |
| US5455627A (en) * | 1993-06-30 | 1995-10-03 | Silicon Graphics, Inc. | Programmable video output format generator |
| US5534889A (en) * | 1993-09-10 | 1996-07-09 | Compaq Computer Corporation | Circuit for controlling bias voltage used to regulate contrast in a display panel |
| US6185629B1 (en) * | 1994-03-08 | 2001-02-06 | Texas Instruments Incorporated | Data transfer controller employing differing memory interface protocols dependent upon external input at predetermined time |
| US5633661A (en) * | 1994-11-21 | 1997-05-27 | International Business Machines Corporation | Video display control system having block write with opaque pattern control expansion |
| US7720672B1 (en) | 1995-12-29 | 2010-05-18 | Wyse Technology Inc. | Method and apparatus for display of windowing application programs on a terminal |
| DE19655400B4 (de) * | 1995-12-29 | 2011-03-17 | Wyse Technology, Inc., San Jose | Terminal zum Kommunizieren mit einem Server |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4403303A (en) * | 1981-05-15 | 1983-09-06 | Beehive International | Terminal configuration manager |
| US4631692A (en) * | 1984-09-21 | 1986-12-23 | Video-7 Incorporated | RGB interface |
| US4823120A (en) * | 1986-09-12 | 1989-04-18 | Apple Computer, Inc. | Enhanced video graphics controller |
-
1986
- 1986-12-11 JP JP61295228A patent/JPH083698B2/ja not_active Expired - Fee Related
-
1987
- 1987-12-10 US US07/131,213 patent/US4905167A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4905167A (en) | 1990-02-27 |
| JPS63147189A (ja) | 1988-06-20 |
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