JPH0836498A - Multiprocessor system - Google Patents
Multiprocessor systemInfo
- Publication number
- JPH0836498A JPH0836498A JP17280394A JP17280394A JPH0836498A JP H0836498 A JPH0836498 A JP H0836498A JP 17280394 A JP17280394 A JP 17280394A JP 17280394 A JP17280394 A JP 17280394A JP H0836498 A JPH0836498 A JP H0836498A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- processor
- processors
- peripheral device
- notified
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、マルチプロセッサシス
テムに関し、特に割込みが特定のプロセッサに偏って通
知されることのないように割込み負荷に対する分散制御
を行うマルチプロセッサシステムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiprocessor system, and more particularly to a multiprocessor system for distributed control of interrupt loads so that interrupts are not biased to specific processors.
【０００２】[0002]
【従来の技術】従来のマルチプロセッサシステムでは、
周辺装置からの割込みは、ある特定のプロセッサに常に
通知されるか、その周辺装置へ入出力要求を行ったプロ
セッサに通知されている。2. Description of the Related Art In a conventional multiprocessor system,
The interrupt from the peripheral device is always notified to a specific processor or to the processor that has made an input / output request to the peripheral device.
【０００３】図６は特定プロセッサに割込みが通知され
る従来のマルチプロセッサシステムの一例を示す構成図
である。図６のマルチプロセッサシステム６００では、
一般のプロセッサ６０１，６０２，６０３に割込みが通
知されずに、特定プロセッサ６０４だけが周辺装置６１
０からの割込みを受信している。FIG. 6 is a block diagram showing an example of a conventional multiprocessor system in which an interrupt is notified to a specific processor. In the multiprocessor system 600 of FIG. 6,
The general processor 601, 602, 603 is not notified of the interrupt, and only the specific processor 604 is connected to the peripheral device 61.
Receiving interrupt from 0.
【０００４】また、図７は入出力要求をしたプロセッサ
に割込みが通知される従来のマルチプロセッサシステム
の一例を示す構成図である。図７に示したマルチプロセ
ッサシステム７００では、要求元プロセッサ７０２が周
辺装置７１０に入出力要求をした場合には、一般のプロ
セッサ７０１，７０３，７０４には、周辺装置７１０か
らの割込みは通知されずに、要求元プロセッサ７０２だ
けが割込みを受信している。FIG. 7 is a block diagram showing an example of a conventional multiprocessor system in which an interrupt is notified to a processor that makes an input / output request. In the multiprocessor system 700 shown in FIG. 7, when the request source processor 702 makes an input / output request to the peripheral device 710, the general processors 701, 703, and 704 are not notified of the interrupt from the peripheral device 710. In addition, only the requesting processor 702 receives the interrupt.
【０００５】また、従来のマルチプロセッサシステムで
は、割込みを受信したプロセッサがその割込みを処理し
終えるまでは、そのプロセッサ以外のプロセッサは、同
種の割込みを受付けない状態となってしまうので、同種
の割込みを複数のプロセッサ上で処理することができな
かった。Further, in the conventional multiprocessor system, until the processor which receives the interrupt finishes processing the interrupt, the processors other than the processor are in the state of not accepting the interrupt of the same type, and therefore the interrupt of the same type. Could not be processed on multiple processors.
【０００６】このような従来のマルチプロセッサシステ
ムを示す例としては、特開昭５９−７９３３２号公報
“割込み受付け制御方式”ならびに特開平４−１７８８
６９号公報“マルチプロセッサシステムの割込み制御装
置とその割込み通信方法”などがある。As an example showing such a conventional multiprocessor system, Japanese Patent Laid-Open No. 59-79332 "Interrupt acceptance control system" and Japanese Patent Laid-Open No. 4-1788.
No. 69 publication, "Interrupt control device of multiprocessor system and its interrupt communication method".
【０００７】[0007]
【発明が解決しようとする課題】上述した従来のマルチ
プロセッサシステムは、周辺装置からの割込みを、ある
特定のプロセッサで処理しなければならなかったり、あ
るいは、その周辺装置へ入出力要求を行ったプロセッサ
で処理しなければならなかったりするので、これらのプ
ロセッサの負荷が高いときには、即座に処理できる確率
が下り、処理性能が悪くなるという欠点を有している。In the conventional multiprocessor system described above, an interrupt from a peripheral device must be processed by a specific processor, or an input / output request is made to the peripheral device. Since the processor must process the data, when the load of these processors is high, there is a drawback that the probability of immediate processing decreases and the processing performance deteriorates.
【０００８】近年のマルチプロセッサシステムは、周辺
装置を制御するソフトウェアによる入出力要求を行う処
理と周辺装置からの割込みを受信する処理とを別々の異
なるプロセッサにより並列に動作できる構成となって来
ているので、必ずしも割込みを受信するプロセッサを特
定する必要が無くなっている。従って、周辺装置からの
割込みは、負荷の低いプロセッサを使用して即座に処理
されることが望まれている。In recent years, multiprocessor systems have been constructed so that the processing of making an input / output request by software controlling the peripheral device and the processing of receiving an interrupt from the peripheral device can be operated in parallel by different different processors. Therefore, it is not always necessary to specify the processor that receives the interrupt. Therefore, it is desired that interrupts from peripherals be handled immediately using a lightly loaded processor.
【０００９】本発明の目的は、同種の割込みでも複数の
プロセッサ上で並行に処理することができるとともに、
負荷の低いプロセッサを使用して、割込みを即座に処理
することができることにより、システムの性能が向上す
るマルチプロセッサシステムを提供することにある。An object of the present invention is that even interrupts of the same kind can be processed in parallel on a plurality of processors.
It is an object of the present invention to provide a multiprocessor system in which the system performance is improved by being able to process an interrupt immediately by using a processor having a low load.
【００１０】[0010]
【課題を解決するための手段】第１の発明のマルチプロ
セッサシステムは、複数のプロセッサと、前記プロセッ
サにより共有する主記憶装置と、前記プロセッサが共通
に用いる周辺装置と、前記周辺装置の割込み要求を受け
て前記プロセッサの中のあらかじめ定めた特定の前記プ
ロセッサにその割込み要求を通知するとともに指示によ
り通知先の前記プロセッサを動的に自由に変更する割込
み通知機構とを備えて、前記主記憶装置は、（Ａ）割込
みハンドラを含み、前記プロセッサの各々に読込まれて
動作することによって前記周辺装置の動作を制御し、前
記プロセッサのうちの前記割込み通知機構から割込みが
通知された一つの前記プロセッサで前記割込みハンドラ
を動作させることによって通知された割込みを処理する
周辺装置制御プログラムと、（Ｂ）前記プロセッサのう
ちの前記割込み通知機構から割込みを通知された一つの
前記プロセッサで前記周辺装置制御プログラムの前記割
込みハンドラから起動されて動作することにより、前記
割込み通知機構における次回の割込みの通知先を、前記
プロセッサのうちのその割込みを通知された前記プロセ
ッサ以外の前記プロセッサの一つに変更するように、前
記割込み通知機構に指示する割込み通知先変更プログラ
ムと、を記憶している。A multiprocessor system according to a first aspect of the present invention includes a plurality of processors, a main memory shared by the processors, a peripheral device commonly used by the processors, and an interrupt request of the peripheral device. In response to this, the main storage device is provided with an interrupt notification mechanism for notifying a predetermined specific processor in the processor of the interrupt request and dynamically changing the notification destination processor by an instruction. (A) includes an interrupt handler, controls the operation of the peripheral device by being read and operated by each of the processors, and one of the processors to which an interrupt is notified from the interrupt notification mechanism. The peripheral device control program that processes the interrupt notified by operating the interrupt handler with And (B) one of the processors, which has been notified of an interrupt by the interrupt notification mechanism, starts up and operates from the interrupt handler of the peripheral device control program, so that the next time in the interrupt notification mechanism. An interrupt notification destination change program for instructing the interrupt notification mechanism to change the interrupt notification destination to one of the processors other than the processor notified of the interrupt. ing.
【００１１】また、第２の発明のマルチプロセッサシス
テムは、複数のプロセッサと、前記プロセッサにより共
有する主記憶装置と、前記プロセッサが共通に使用する
周辺装置と、前記周辺装置の割込み要求を受けて前記プ
ロセッサのうちのあらかじめ定めた特定の前記プロセッ
サにその割込み要求を通知するとともに、指示によりそ
の通知先の前記プロセッサを動的に変更する割込み通知
機構とを備えて、前記主記憶装置は、（Ａ）前記プロセ
ッサの各々の活性化状態を示す活性化状態フラグと、
（Ｂ）割込みハンドラを含み、前記プロセッサの各々に
読込まれて動作することによって前記周辺装置の動作を
制御し、前記プロセッサのうちの前記割込み通知機構か
ら割込みが通知された一つの前記プロセッサで前記割込
みハンドラを動作させることによって通知された割込み
を処理する周辺装置制御プログラムと、（Ｃ）前記プロ
セッサのうちの前記割込み通知機構から割込みを通知さ
れた一つの前記プロセッサで前記周辺装置制御プログラ
ムの前記割込みハンドラから起動されて動作することに
より、前記割込み通知機構における次回の割込みの通知
先を、前記プロセッサのうちのその割込みを通知された
前記プロセッサ以外の前記活性化状態フラグが示す活性
化された前記プロセッサの一つに変更するように、前記
割込み通知機構に指示する割込み通知先変更プログラム
と、を記憶している。The multiprocessor system of the second invention receives a plurality of processors, a main memory shared by the processors, a peripheral device commonly used by the processors, and an interrupt request from the peripheral device. The main storage device is provided with an interrupt notification mechanism that notifies the interrupt request to a predetermined specific processor among the processors and dynamically changes the notification destination processor according to an instruction. A) an activation status flag indicating the activation status of each of the processors;
(B) includes an interrupt handler, controls the operation of the peripheral device by being read and operated by each of the processors, and one of the processors to which an interrupt is notified from the interrupt notification mechanism, A peripheral device control program for processing an interrupt notified by operating an interrupt handler; and (C) one of the processors notified of the interrupt from the interrupt notification mechanism of the peripheral device control program. By being activated from the interrupt handler and operating, the notification destination of the next interrupt in the interrupt notification mechanism is activated by the activation status flag of the processor other than the processor notified of the interrupt. To the interrupt notification mechanism to change to one of the processors Stores and Shimesuru interrupt notification destination changing program, the.
【００１２】一方、第３の発明のマルチプロセッサシス
テムは、複数のプロセッサと、前記プロセッサにより共
有する主記憶装置と、前記プロセッサが共通に使用する
周辺装置と、前記周辺装置の割込み要求を受けて前記プ
ロセッサのうちのあらかじめ定めた特定の前記プロセッ
サにその割込み要求を通知するとともに、指示によりそ
の通知先の前記プロセッサを動的に変更する割込み通知
機構とを備えて、前記主記憶装置は、（Ａ）前記プロセ
ッサの中の幾つかを順次に活性化した後に、最後に活性
化した前記プロセッサの一つを示す最新活性プロセッサ
フラグと、（Ｂ）順次に活性化した幾つかの前記プロセ
ッサを示すとともに、次の割込みの通知先を前記プロセ
ッサが活性化された順序に示して、前記最新活性プロセ
ッサフラグが示す最後に活性化された前記プロセッサの
次の割込みの通知先を最初に活性化された前記プロセッ
サに戻して示す割込み順序配列フラグと、（Ｃ）割込み
ハンドラを含み、前記プロセッサの各々に読込まれて動
作することによって前記周辺装置の動作を制御し、前記
プロセッサのうちの前記割込み通知機構から割込みが通
知された一つの前記プロセッサで前記割込みハンドラを
動作させることによって通知された割込みを処理する周
辺装置制御プログラムと、（Ｄ）前記プロセッサのうち
の前記割込み通知機構から割込みを通知された一つの前
記プロセッサで前記周辺装置制御プログラムの前記割込
みハンドラから起動されて動作することにより、前記割
込み通知機構における次回の割込みの通知先を、前記プ
ロセッサのうちのその割込みを通知された前記プロセッ
サ以外の前記割込み順序配列フラグが示す活性化された
前記プロセッサの一つに変更するように、前記割込み通
知機構に指示する割込み通知先変更プログラムと、を記
憶している。On the other hand, the multiprocessor system of the third invention receives a plurality of processors, a main memory shared by the processors, a peripheral device commonly used by the processors, and an interrupt request from the peripheral device. The main storage device is provided with an interrupt notification mechanism that notifies the interrupt request to a predetermined specific processor among the processors and dynamically changes the notification destination processor according to an instruction. A) The latest active processor flag indicating one of the last activated processors after sequentially activating some of the processors, and (B) indicating some sequentially activated processors. At the same time, the notification destination of the next interrupt is indicated in the order in which the processor is activated, and the latest active processor flag indicates. An interrupt sequence array flag indicating the destination of notification of the next interrupt of the subsequently activated processor to the first activated processor, and (C) an interrupt handler, which is read and operated by each of the processors. By controlling the operation of the peripheral device, and processing the interrupt notified by operating the interrupt handler in one of the processors to which the interrupt notification mechanism of the processor has notified the interrupt The program and (D) one of the processors, which has been notified of an interrupt by the interrupt notification mechanism, is activated by the interrupt handler of the peripheral device control program to operate, and the next time in the interrupt notification mechanism. Notify the interrupt destination of the interrupt of the processor Were to change to one of the interrupt the processor the order sequence flag is activated indicating other than the processor which is stores, and interrupt notification destination change program instructing the interrupt notification mechanism.
【００１３】[0013]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例の構成図であ
る。図１に示すマルチプロセッサシステム１０は、複数
のプロセッサ１−０，１−１，〜１−７と、プロセッサ
１−０，１−１，〜１−７により共有する主記憶装置２
と、プロセッサ１−０，１−１，〜１−７が共通に用い
る周辺装置３と、プロセッサ１−０，１−１，〜１−７
に周辺装置３からの割込みを通知するとともに通知先の
プロセッサ１−０，１−１，〜１−７を動的に変更する
割込み通知機構４とを有している。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a block diagram of the first embodiment of the present invention. A multiprocessor system 10 shown in FIG. 1 includes a plurality of processors 1-0, 1-1, to 1-7 and a main storage device 2 shared by the processors 1-0, 1-1, to 1-7.
And a peripheral device 3 commonly used by the processors 1-0, 1-1, 1-7, and the processors 1-0, 1-1, 1-7.
And an interrupt notification mechanism 4 for notifying an interrupt from the peripheral device 3 and dynamically changing the notified processors 1-0, 1-1, to 1-7.
【００１４】また、主記憶装置２は、割込みハンドラ２
１１を持って周辺装置３を制御する周辺装置制御プログ
ラム２１と、プロセッサ１−ｉ（ｉは１，２，〜７）に
割込み通知機構４が割込みを通知したときに次回の割込
みの通知先を、割込みを通知したプロセッサ１−ｉ以外
のプロセッサ１−ｊ（ｊはｉ以外の１，２，〜７）に変
更するために、割込み通知機構４の割込みの通知先を変
更した状態に設定する割込み通知先変更プログラム２２
とを記憶している。Further, the main storage device 2 includes an interrupt handler 2
When the interrupt notification mechanism 4 notifies the processor 1-i (i is 1, 2, to 7) of an interrupt to the peripheral device control program 21 for controlling the peripheral device 3 by using 11, the notification destination of the next interrupt is set. , In order to change to the processor 1-j other than the processor 1-i that has notified the interrupt (j is 1, 2, to 7 other than i), the interrupt notification destination of the interrupt notification mechanism 4 is set to the changed state. Interrupt notification destination change program 22
I remember and.
【００１５】そこで、プロセッサ１−ｉによって周辺装
置制御プログラム２１が実行されると、プロセッサ１−
ｉからの周辺装置３に対する入出力要求が発行されるの
で、周辺装置３は、その入出力要求を処理し、その処理
の完了時には割込み通知機構４に対して完了割込みの通
知を指示する。When the peripheral device control program 21 is executed by the processor 1-i, the processor 1-i
Since an input / output request from the i to the peripheral device 3 is issued, the peripheral device 3 processes the input / output request, and when the processing is completed, instructs the interrupt notification mechanism 4 to notify the completion interrupt.
【００１６】また、完了割込みの通知を指示された割込
み通知機構４は、その時点における割込みの通知先とな
っているプロセッサ１−ｊに対して、完了割込みを発行
している。The interrupt notification mechanism 4 instructed to notify the completion interrupt issues a completion interrupt to the processor 1-j which is the notification destination of the interrupt at that time.
【００１７】そして、完了割込みを受信したプロセッサ
１−ｊは、周辺装置制御プログラム２１の割込みハンド
ラ２１１を実行するので、割込みハンドラ２１１は、割
込みに対する入出力要求の完了処理を行い、割込み通知
先変更プログラム２２を起動する。起動された割込み通
知先変更プログラム２２は、プロセッサ１−ｊ以外のプ
ロセッサ１−ｋ（ｋはｊ以外の１，２，〜７）に、次回
の割込みが通知されるように、割込み通知機構４の割込
みの通知先の変更を行っている。この状態では周辺装置
３から次の完了割込みが発生すると、その割込みがプロ
セッサ１−ｋに通知されることになる。Then, the processor 1-j which has received the completion interrupt executes the interrupt handler 211 of the peripheral device control program 21, so that the interrupt handler 211 carries out the completion process of the input / output request for the interrupt and changes the interrupt notification destination. Start the program 22. The activated interrupt notification destination changing program 22 causes the interrupt notification mechanism 4 to notify the processor 1-k other than the processor 1-j (k is 1, 2 to 7 other than j) of the next interrupt. The notification destination of the interrupt has been changed. In this state, when the next completion interrupt is generated from the peripheral device 3, the interrupt is notified to the processor 1-k.
【００１８】図２は本発明の第２の実施例の構成図であ
る。図２に示したマルチプロセッサシステム１０は、複
数のプロセッサ１−０，１−１，〜１−７と、各プロセ
ッサ１−０，１−１，〜１−７により共有する主記憶装
置２と、プロセッサ１−０，１−１，〜１−７が共通に
用いる周辺装置３と、プロセッサ１−０，１−１，〜１
−７に周辺装置３からの割込みを通知するとともに動的
に通知先のプロセッサ１−０，１−１，〜１−７を変更
する割込み通知機構４とを有している。FIG. 2 is a block diagram of the second embodiment of the present invention. The multiprocessor system 10 shown in FIG. 2 includes a plurality of processors 1-0, 1-1, to 1-7 and a main memory 2 shared by the processors 1-0, 1-1, to 1-7. , The peripheral devices 3 commonly used by the processors 1-0, 1-1, to 1-7, and the processors 1-0, 1-1, to 1
-7 has an interrupt notification mechanism 4 for notifying an interrupt from the peripheral device 3 and dynamically changing the notification destination processors 1-0, 1-1, to 1-7.
【００１９】また、主記憶装置２は、割込みハンドラ２
１１Ａを持ち周辺装置３を制御する周辺装置制御プログ
ラム２１Ａと、プロセッサ１−ｉ（ｉは１，２，〜７）
へと割込み通知機構４が割込みを通知したとき次の割込
みの通知先を、割込みを通知したプロセッサ１−ｉ以外
のプロセッサ１−ｊ（ｊはｉ以外の１，２，〜７）に変
更するために、割込み通知機構４の割込みの通知先を変
更した状態に設定する割込み通知先変更プログラム２２
Ａと、プロセッサ１−０，１−１，〜１−７の活性化状
態を示す活性化状態フラグ２３Ａとを記憶している。Further, the main storage device 2 includes an interrupt handler 2
A peripheral device control program 21A having 11A for controlling the peripheral device 3 and a processor 1-i (i is 1, 2, to 7)
When the interrupt notification mechanism 4 notifies an interrupt to, the notification destination of the next interrupt is changed to the processor 1-j other than the processor 1-i that has notified the interrupt (j is 1, 2, to 7 other than i). Therefore, the interrupt notification destination changing program 22 that sets the interrupt notification destination of the interrupt notification mechanism 4 to a changed state
A and an activation state flag 23A indicating an activation state of the processors 1-0, 1-1, to 1-7 are stored.
【００２０】図３は活性化状態フラグ２３Ａの一例を示
す図である。図３に示したように、活性化状態フラグ２
３Ａでは、プロセッサ１−０，１−１，〜１−７に対応
するそれぞれの位置［０］，［１］，〜［７］に、活性
化されたものだけがマーク＊を有している。図３の例で
はプロセッサ１−１，１−４，１−６が活性化された状
態にある。FIG. 3 is a diagram showing an example of the activation state flag 23A. As shown in FIG. 3, the activation status flag 2
In 3A, only the activated ones have the marks * at the respective positions [0], [1], to [7] corresponding to the processors 1-0, 1-1, to 1-7. . In the example of FIG. 3, the processors 1-1, 1-4, and 1-6 are in the activated state.
【００２１】そこで、プロセッサ１−ｉにより周辺装置
制御プログラム２１Ａが実行されると、プロセッサ１−
ｉからの周辺装置３に対する入出力要求が発行されるの
で、周辺装置３は、その入出力要求を処理し、その処理
の完了時には割込み通知機構４に対して完了割込みの通
知を指示する。Then, when the processor 1-i executes the peripheral device control program 21A, the processor 1-i
Since an input / output request from the i to the peripheral device 3 is issued, the peripheral device 3 processes the input / output request, and when the processing is completed, instructs the interrupt notification mechanism 4 to notify the completion interrupt.
【００２２】また、完了割込みの通知を指示された割込
み通知機構４は、その時点における割込みの通知先とな
っているプロセッサ１−ｊに対して、完了割込みを発行
している。The interrupt notification mechanism 4 instructed to notify the completion interrupt issues a completion interrupt to the processor 1-j which is the notification destination of the interrupt at that time.
【００２３】そして、完了割込みを受信したプロセッサ
１−ｊは、周辺装置制御プログラム２１Ａの割込みハン
ドラ２１１Ａを実行するので、割込みハンドラ２１１Ａ
は、割込みに対する入出力要求の完了処理を実行して、
割込み通知先変更プログラム２２Ａを起動し、起動され
た割込み通知先変更プログラム２２Ａは、プロセッサ１
−ｊ以外のプロセッサ１−ｋ（ｋはｊ以外の１，２，〜
７）に、次回の割込みが通知されるように、割込み通知
機構４の割込みの通知先を変更している。この状態で周
辺装置３からの次の完了割込みが発生すると、その割込
みがプロセッサ１−ｋに通知されることになる。Then, the processor 1-j which has received the completion interrupt executes the interrupt handler 211A of the peripheral device control program 21A.
Executes the I / O request completion process for the interrupt,
The interrupt notification destination change program 22A is activated, and the activated interrupt notification destination change program 22A is the processor 1
-Processors other than j 1-k (k is 1, 2 other than j, ...
In 7), the notification destination of the interrupt of the interrupt notification mechanism 4 is changed so that the next interrupt is notified. When the next completion interrupt from the peripheral device 3 occurs in this state, the interrupt is notified to the processor 1-k.
【００２４】図３に示す例では、割込み通知先変更プロ
グラム２２Ａは、プロセッサ１−１が完了割込みを受信
した際には、活性化状態フラグ２３Ａを参照し、プロセ
ッサ１−２，１−３が活性化されていないので、プロセ
ッサ１−４に、次回の割込みが通知されるように、割込
み通知機構４の割込みの通知先を変更している。In the example shown in FIG. 3, the interrupt notification destination changing program 22A refers to the activation state flag 23A when the processor 1-1 receives the completion interrupt, and the processors 1-2 and 1-3 are Since it is not activated, the notification destination of the interrupt of the interrupt notification mechanism 4 is changed so that the processor 1-4 is notified of the next interrupt.
【００２５】そして、プロセッサ１−４が完了割込みを
受信した際には、活性化状態フラグ２３Ａを参照し、プ
ロセッサ１−５が活性化されていないのでプロセッサ１
−６に、次回の割込みが通知されるように割込み通知機
構４の割込みの通知先を変更している。When the processor 1-4 receives the completion interrupt, it refers to the activation state flag 23A and the processor 1-5 is not activated, so the processor 1
In -6, the notification destination of the interrupt of the interrupt notification mechanism 4 is changed so that the next interrupt is notified.
【００２６】さらに、プロセッサ１−６が完了割込みを
受信した際には、活性化状態フラグ２３Ａを参照して、
プロセッサ１−７および１−０が活性化されていないの
で、プロセッサ１−１に次回の割込みが通知されるよう
に、割込み通知機構４を変更している。このようにし
て、プロセッサ１−１，１−４，１−６に循環して完了
割込みを発生させることとなる。Further, when the processor 1-6 receives the completion interrupt, it refers to the activation state flag 23A,
Since the processors 1-7 and 1-0 are not activated, the interrupt notification mechanism 4 is modified so that the processor 1-1 is notified of the next interrupt. In this way, the processors 1-1, 1-4, and 1-6 are cycled to generate the completion interrupt.
【００２７】図４は本発明の第３の実施例の構成図であ
る。図４に示したマルチプロセッサシステム１０Ｂは、
複数のプロセッサ１−０，１−１，〜１−７と、プロセ
ッサ１−０，１−１，〜１−７により共有する主記憶装
置２と、プロセッサ１−０，１−１，〜１−７が共通に
用いている周辺装置３−０，〜３−７と、プロセッサ１
−０，１−１，〜１−７に周辺装置３−０，〜３−７か
らの割込みを通知するとともに動的に通知先のプロセッ
サ１−０，１−１，〜１−７を変更する割込み通知機構
４とを有している。FIG. 4 is a block diagram of the third embodiment of the present invention. The multiprocessor system 10B shown in FIG.
A plurality of processors 1-0, 1-1, to 1-7, a main storage device 2 shared by the processors 1-0, 1-1, to 1-7, and processors 1-0, 1-1, to 1 Peripheral devices 3-0 and 3-7 commonly used by -7 and processor 1
-0, 1-1, ~ 1-7 are notified of interrupts from the peripheral devices 3-0, ~ 3-7 and the processor 1-0, 1-1, ~ 1-7 of the notification destination is dynamically changed Interrupt notification mechanism 4 for
【００２８】また、主記憶装置２は、割込みハンドラ２
１１Ｂを持って周辺装置３−０，〜３−７を制御する周
辺装置制御プログラム２１Ｂと、プロセッサ１−ｉ（ｉ
は、１，２，〜７）へと割込み通知機構４が割込みを通
知したときには次の割込みの通知先を、割込みを通知し
たプロセッサ１−ｉ以外のプロセッサ１−ｊ（ｊはｉ以
外の１，２，〜７）に変更するために、割込み通知機構
４の割込みの通知先を変更した状態に設定する割込み通
知先変更プログラム２２Ｂと、各々プロセッサ１−０，
１−１，〜１−７の活性化状態を示す活性化状態フラグ
２３Ｂとを記憶している。Further, the main storage device 2 has an interrupt handler 2
11B and a peripheral device control program 21B for controlling the peripheral devices 3-0 and 3-7 and a processor 1-i (i.
When the interrupt notification mechanism 4 notifies an interrupt to 1, 2 to 7), the notification destination of the next interrupt is the processor 1-j other than the processor 1-i that notified the interrupt (j is 1 other than i). , 2 to 7), the interrupt notification destination changing program 22B for setting the interrupt notification destination of the interrupt notification mechanism 4 to the changed state, and the processors 1-0,
An activation state flag 23B indicating the activation states of 1-1 to 1-7 is stored.
【００２９】図５は活性化状態フラグ２３Ｂの一例を示
す図である。図５（ａ）は、電源を投入後にプロセッサ
１−０だけが活性化された活性化状態フラグ２３Ｂの状
態を示している。すなわち、このときには、活性化状態
フラグ２３Ｂの中の最新活性プロセッサフラグ２３１
は、プロセッサ１−０が、最後に活性化がされたことを
示す“０”を有しており、割込み順序配列フラグ２３２
は、プロセッサ１−０，１−１，〜１−７に対応する位
置のすべてに次の完了割込みをプロセッサ１−０に対し
て行うことを示す“０”を有している。FIG. 5 is a diagram showing an example of the activation state flag 23B. FIG. 5A shows the state of the activation state flag 23B in which only the processor 1-0 is activated after the power is turned on. That is, at this time, the latest active processor flag 231 in the activation state flag 23B
Has "0" indicating that the processor 1-0 was last activated, and the interrupt sequence array flag 232.
Has "0" indicating that the next completion interrupt is to be issued to the processor 1-0 at all the positions corresponding to the processors 1-0, 1-1, to 1-7.
【００３０】この図５（ａ）では、プロセッサ１−０だ
け活性化された状態であり、割込み順序配列フラグ２３
２のプロセッサ１−０に対応する位置にもプロセッサ１
−０に対して次の完了割込みを行うことを示す“０”を
有しているので、割込み通知機構４は、プロセッサ１−
０だけに完了割込みを発生させることとなる。In FIG. 5A, only the processor 1-0 is activated, and the interrupt sequence array flag 23
Processor 1 at the position corresponding to processor 1-0 of 2
Since it has "0" indicating that the next completion interrupt is to be made to -0, the interrupt notification mechanism 4 is
Only 0 will generate a completion interrupt.
【００３１】そして、図５（ｂ）は、プロセッサ１−０
の次に、プロセッサ１−１が活性化された活性化状態フ
ラグ２３Ｂの状態を示している。すなわち、このときに
は、最新活性プロセッサフラグ２３１は、プロセッサ１
−１が最後に活性化されたことを示す“１”を有して、
割込み順序配列フラグ２３２は、プロセッサ１−０に対
応する位置には、プロセッサ１−０が完了割込みを開始
した後にはプロセッサ１−１に完了割込みを行うことを
示す“１”を有して、プロセッサ１−１に対応する位置
には、プロセッサ１−１が完了割込みを受けた後にはプ
ロセッサ１−０に完了割込みを行うことを示す“０”を
有している。FIG. 5B shows the processor 1-0.
Next, the state of the activation state flag 23B in which the processor 1-1 is activated is shown. That is, at this time, the latest active processor flag 231 indicates that the processor 1
-1, with a "1" indicating that it was last activated,
The interrupt sequence array flag 232 has "1" at a position corresponding to the processor 1-0, which indicates that a completion interrupt is to be issued to the processor 1-1 after the processor 1-0 starts the completion interrupt. A position corresponding to the processor 1-1 has "0" indicating that the processor 1-0 issues a completion interrupt after the processor 1-1 receives the completion interrupt.
【００３２】この図５（ｂ）では、プロセッサ１−０，
１−１が活性化された状態であり、割込み順序配列フラ
グ２３２のプロセッサ１−０に対応する位置には、次の
完了割込みをプロセッサ１−１に対して行うことを示す
“１”を有して、プロセッサ１−１に対応する位置には
次の完了割込みをプロセッサ１−０に対して行うことを
示す“０”を有しているので、プロセッサ１−０，１−
１に交互に完了割込みを発生させることとなる。In FIG. 5B, the processors 1-0,
1-1 is in the activated state, and the position corresponding to the processor 1-0 of the interrupt sequence array flag 232 has “1” indicating that the next completion interrupt is to be issued to the processor 1-1. Since the position corresponding to the processor 1-1 has "0" indicating that the next completion interrupt is to be issued to the processor 1-0, the processors 1-0, 1-
Completion interrupts are generated alternately to 1.
【００３３】そして、図５（ｃ）は、プロセッサ１−
０，１−１の次に、プロセッサ１−２が活性化された活
性化状態フラグ２３Ｂの状態を示している。従って、最
新活性プロセッサフラグ２３１は、プロセッサ１−２が
最後に活性化されたことを示す“２”を有しており、割
込み順序配列フラグ２３２は、プロセッサ１−０に対応
する位置には、プロセッサ１−０が完了割込みを受けた
後にはプロセッサ１−１に完了割込みを行うことを示す
“１”を有し、プロセッサ１−１に対応する位置には、
プロセッサ１−１が完了割込みを開始した後にはプロセ
ッサ１−２に完了割込みを行うことを示す“２”を有
し、プロセッサ１−２に対応する位置には、プロセッサ
１−２が完了割込みを受けた後にはプロセッサ１−０に
完了割込みを行うことを示す“０”を有している。FIG. 5C shows the processor 1-
Next to 0 and 1-1, the state of the activation state flag 23B in which the processor 1-2 is activated is shown. Therefore, the latest active processor flag 231 has "2" indicating that the processor 1-2 was last activated, and the interrupt sequence array flag 232 is at the position corresponding to the processor 1-0. After the processor 1-0 receives the completion interrupt, it has “1” indicating that the completion interrupt is given to the processor 1-1, and the position corresponding to the processor 1-1 is
After the processor 1-1 starts the completion interrupt, the processor 1-2 has “2” indicating that the completion interrupt is to be performed, and the processor 1-2 sends the completion interrupt to the position corresponding to the processor 1-2. After receiving it, it has "0" indicating that a completion interrupt is to be issued to the processor 1-0.
【００３４】この図５（ｃ）では、プロセッサ１−０，
１−１，１−２が活性化された状態であり、割込み順序
配列フラグ２３２のプロセッサ１−０に対応する位置に
は、次の完了割込みをプロセッサ１−１に行うことを示
す“１”を有し、プロセッサ１−１に対応の位置には、
次の完了割込みをプロセッサ１−２に対して行うことを
示す“２”を有し、プロセッサ１−２に対応する位置に
は、次の完了割込みをプロセッサ１−０に対して行うこ
とを示す“０”を有しているので、プロセッサ１−０，
１−１，１−２に循環して完了割込みを発生させること
となる。In FIG. 5C, the processors 1-0,
"1" indicating that the next completion interrupt is to be issued to the processor 1-1 at the position corresponding to the processor 1-0 of the interrupt sequence array flag 232 in a state in which 1-1 and 1-2 are activated. And has a position corresponding to the processor 1-1,
It has "2" indicating that the next completion interrupt is to be performed on the processor 1-2, and indicates that the next completion interrupt is to be performed on the processor 1-0 at a position corresponding to the processor 1-2. Since it has "0", the processor 1-0,
The completion interrupt is generated by circulating to 1-1 and 1-2.
【００３５】さらに、図５（ｄ）は、プロセッサ１−
０，１−１，１−２の次にプロセッサ１−３も活性化さ
れた活性化状態フラグ２３Ｂの状態を示している。すな
わち、最新活性プロセッサフラグ２３１は、プロセッサ
１−３が、最後に活性化されたことを示す“３”を有し
て、割込み順序配列フラグ２３２は、プロセッサ１−０
に対応する位置には、プロセッサ１−０が完了割込みを
受けた後に、プロセッサ１−１に完了割込みを行うこと
を示す“１”を有して、プロセッサ１−１に対応する位
置には、プロセッサ１−１が完了割込みを受けた後には
プロセッサ１−２に完了割込みを行うことを示す“２”
を有し、プロセッサ１−２に対応する位置には、プロセ
ッサ１−２が完了割込みを開始した後にはプロセッサ１
−３に完了割込みを行うことを示す“３”を有し、プロ
セッサ１−３に対応する位置には、プロセッサ１−３が
完了割込みを受けた後にはプロセッサ１−０に完了割込
みを行うことを示す“０”を有している。Further, FIG. 5D shows the processor 1-
Next to 0, 1-1, 1-2, the processor 1-3 also shows the state of the activated state flag 23B. That is, the latest active processor flag 231 has “3” indicating that the processor 1-3 has been activated last, and the interrupt sequence array flag 232 has the processor 1-0.
At the position corresponding to the processor 1-1, the processor 1-0 has a "1" indicating that the completion interrupt is to be performed to the processor 1-1 after receiving the completion interrupt. "2" indicating that the completion interrupt is sent to the processor 1-2 after the processor 1-1 receives the completion interrupt
And at a position corresponding to processor 1-2 after processor 1-2 initiates a completion interrupt.
-3 has a "3" indicating that a completion interrupt is to be performed, and a completion interrupt is issued to the processor 1-0 after the processor 1-3 receives the completion interrupt at a position corresponding to the processor 1-3. It has "0" indicating.
【００３６】この図５（ｄ）では、プロセッサ１−０，
１−１，１−２，１−３のそれぞれが活性化された状態
であり、割込み順序配列フラグ２３２のプロセッサ１−
０に対応する位置には、次の完了割込みをプロセッサ１
−１に行うことを示す“１”を有して、プロセッサ１−
１に対応する位置には、次の完了割込みをプロセッサ１
−２に対して行うことを示す“２”を有し、プロセッサ
１−２に対応する位置には、次の完了割込みをプロセッ
サ１−３に対して行うことを示す“３”を有して、プロ
セッサ１−３に対応する位置には、次の完了割込みをプ
ロセッサ１−０に対して行うことを示す“０”を有して
いるので、プロセッサ１−０，１−１，１−２，１−３
に循環して完了割込みを発生させることとなる。In FIG. 5D, the processors 1-0,
Each of 1-1, 1-2, 1-3 is in an activated state, and the processor 1 of the interrupt sequence array flag 232 is
At the position corresponding to 0, the next completion interrupt is sent to the processor 1
-1 has a "1" indicating to do so
At the position corresponding to 1, the next completion interrupt is sent to the processor 1
-2, which indicates that the second completion interrupt is to be performed to the processor 1-3, and "3" which indicates that the next completion interrupt is to be performed to the processor 1-3. , Has a "0" indicating that the next completion interrupt is to be issued to the processor 1-0 at the position corresponding to the processor 1-3, so that the processors 1-0, 1-1, 1-2 , 1-3
It will circulate to generate a completion interrupt.
【００３７】なお、上記の実施例では、８台のプロセッ
サで１台または８台の周辺装置の例だけを示している
が、何台のプロセッサでもまた何台の周辺装置でも自由
に使用できることはいうまでもない。In the above embodiment, only one or eight peripheral devices with eight processors are shown, but it is possible to freely use any number of processors or any number of peripheral devices. Needless to say.
【００３８】[0038]
【発明の効果】以上に説明したように、本発明のマルチ
プロセッサシステムは、同種の割込みでも複数のプロセ
ッサ上で並行に処理することができるとともに、低い負
荷状態のプロセッサを使用して当該割込みを即座に処理
することができるので、マルチプロセッサシステムの性
能が向上するという効果を有している。As described above, in the multiprocessor system of the present invention, even interrupts of the same kind can be processed in parallel on a plurality of processors, and the interrupts can be processed using a processor with a low load. Since it can be processed immediately, it has the effect of improving the performance of the multiprocessor system.
【図１】本発明の第１の実施例の構成図である。FIG. 1 is a configuration diagram of a first embodiment of the present invention.
【図２】本発明の第２の実施例の構成図である。FIG. 2 is a configuration diagram of a second embodiment of the present invention.
【図３】活性化状態フラグ２３Ａの一例を示す図であ
る。FIG. 3 is a diagram showing an example of an activation state flag 23A.
【図４】本発明の第３の実施例の構成図である。FIG. 4 is a configuration diagram of a third embodiment of the present invention.
【図５】活性化状態フラグ２３Ｂの一例を示す図であ
る。FIG. 5 is a diagram showing an example of an activation status flag 23B.
【図６】特定のプロセッサに割込みを通知する従来のマ
ルチプロセッサシステムの一例を示す構成図である。FIG. 6 is a configuration diagram showing an example of a conventional multiprocessor system that notifies an interrupt to a specific processor.
【図７】入出力要求をしたプロセッサに割込みを通知す
る従来のマルチプロセッサシステムの一例を示す構成図
である。FIG. 7 is a configuration diagram showing an example of a conventional multiprocessor system that notifies an interrupt to a processor that has made an input / output request.
１−０，１−１，………１−７ プロセッサ ２ 主記憶装置 ３，３−０，………３−７ 周辺装置 ４ 割込み通知機構 １０，１０Ｂ マルチプロセッサシステム ２１，２１Ａ，２１Ｂ 周辺装置制御プログラム ２２，２２Ａ，２２Ｂ 割込み通知先変更プログラム ２３Ａ，２２Ｂ 活性化状態フラグ ２１１，２１１Ａ，２１１Ｂ 割込みハンドラ ２３１ 最新活性プロセッサフラグ ２３２ 割込み順序配列フラグ 1-0, 1-1, ... 1-7 Processor 2 Main storage device 3, 3-0, ... 3-7 Peripheral device 4 Interrupt notification mechanism 10, 10B Multiprocessor system 21, 21A, 21B Peripheral device Control program 22, 22A, 22B Interrupt notification destination change program 23A, 22B Activation status flag 211, 211A, 211B Interrupt handler 231 Latest active processor flag 232 Interrupt sequence array flag
Claims (3)
より共有する主記憶装置と、前記プロセッサが共通に用
いる周辺装置と、前記周辺装置の割込み要求を受けて前
記プロセッサのうちのあらかじめ定めた特定の前記プロ
セッサにその割込み要求を通知するとともに指示により
通知先の前記プロセッサを動的に変更する割込み通知機
構とを備え、前記主記憶装置は、（Ａ）割込みハンドラ
を含み、前記プロセッサの各々に読込まれて動作するこ
とによって前記周辺装置の動作を制御し、前記プロセッ
サのうちの前記割込み通知機構から割込みが通知された
一つの前記プロセッサで前記割込みハンドラを動作させ
ることによって通知された割込みを処理する周辺装置制
御プログラムと、（Ｂ）前記プロセッサのうちの前記割
込み通知機構から割込みを通知された一つの前記プロセ
ッサで前記周辺装置制御プログラムの前記割込みハンド
ラから起動されて動作することにより、前記割込み通知
機構における次回の割込みの通知先を、前記プロセッサ
のうちのその割込みを通知された前記プロセッサ以外の
前記プロセッサの一つに変更するように、前記割込み通
知機構に指示する割込み通知先変更プログラムと、を記
憶していることを特徴とするマルチプロセッサシステ
ム。1. A plurality of processors, a main storage device shared by the processors, a peripheral device commonly used by the processors, and a predetermined specific one of the processors upon receiving an interrupt request from the peripheral device. An interrupt notification mechanism for notifying a processor of the interrupt request and dynamically changing the processor to be notified by an instruction, and the main storage device includes (A) an interrupt handler, which is read by each of the processors. A peripheral that controls the operation of the peripheral device by operating the interrupt handler, and processes the interrupt notified by operating the interrupt handler in one of the processors to which the interrupt notification mechanism notifies the interrupt. The device control program and (B) the interrupt notification mechanism of the processor When one of the processors that has been notified of the interruption is activated from the interrupt handler of the peripheral device control program and operates, the notification destination of the next interrupt in the interrupt notification mechanism is notified of that interrupt of the processors. A multi-processor system, which stores an interrupt notification destination change program for instructing the interrupt notification mechanism to change to one of the processors other than the specified processor.
より共有する主記憶装置と、前記プロセッサが共通に用
いる周辺装置と、前記周辺装置の割込み要求を受けて前
記プロセッサのうちのあらかじめ定めた特定の前記プロ
セッサにその割込み要求を通知するとともに指示により
通知先の前記プロセッサを動的に変更する割込み通知機
構とを備え、前記主記憶装置は、（Ａ）前記プロセッサ
の各々の活性化状態を示す活性化状態フラグと、（Ｂ）
割込みハンドラを含み、前記プロセッサの各々に読込ま
れて動作することによって前記周辺装置の動作を制御
し、前記プロセッサのうちの前記割込み通知機構から割
込みが通知された一つの前記プロセッサで前記割込みハ
ンドラを動作させることによって通知された割込みを処
理する周辺装置制御プログラムと、（Ｃ）前記プロセッ
サのうちの前記割込み通知機構から割込みを通知された
一つの前記プロセッサで前記周辺装置制御プログラムの
前記割込みハンドラから起動されて動作することによ
り、前記割込み通知機構における次回の割込みの通知先
を、前記プロセッサのうちのその割込みを通知された前
記プロセッサ以外の前記活性化状態フラグが示す活性化
された前記プロセッサの一つに変更するように、前記割
込み通知機構に指示する割込み通知先変更プログラム
と、を記憶していることを特徴とするマルチプロセッサ
システム。2. A plurality of processors, a main storage device shared by the processors, a peripheral device commonly used by the processors, and a predetermined specific one of the processors upon receiving an interrupt request from the peripheral device. An interrupt notification mechanism for notifying the processor of the interrupt request and dynamically changing the notification destination processor according to an instruction, and the main storage device is (A) activated to indicate an activation state of each of the processors. Status flag and (B)
An interrupt handler is included to control the operation of the peripheral device by being read and operated by each of the processors, and one of the processors, to which an interrupt is notified from the interrupt notification mechanism, executes the interrupt handler. A peripheral device control program for processing an interrupt notified by operating, and (C) one of the processors notified of an interrupt from the interrupt notification mechanism, from the interrupt handler of the peripheral device control program. By being activated and operating, the notification destination of the next interrupt in the interrupt notification mechanism is the one of the activated processors indicated by the activation status flag other than the processor of which the interrupt has been notified. Instruct the interrupt notification mechanism to change to one Multiprocessor system characterized in that it stores the interrupt notification destination changing program, the.
より共有する主記憶装置と、前記プロセッサが共通に用
いる周辺装置と、前記周辺装置の割込み要求を受けて前
記プロセッサのうちのあらかじめ定めた特定の前記プロ
セッサにその割込み要求を通知するとともに指示により
通知先の前記プロセッサを動的に変更する割込み通知機
構とを備え、前記主記憶装置は、（Ａ）前記プロセッサ
の中の幾つかを順次に活性化した後に、最後に活性化し
た前記プロセッサの一つを示す最新活性プロセッサフラ
グと、（Ｂ）順次に活性化した幾つかの前記プロセッサ
を示すとともに、次の割込みの通知先を前記プロセッサ
が活性化された順序に示して、前記最新活性プロセッサ
フラグが示す最後に活性化された前記プロセッサの次の
割込みの通知先を最初に活性化された前記プロセッサに
戻して示す割込み順序配列フラグと、（Ｃ）割込みハン
ドラを含み、前記プロセッサの各々に読込まれて動作す
ることによって前記周辺装置の動作を制御し、前記プロ
セッサのうちの前記割込み通知機構から割込みが通知さ
れた一つの前記プロセッサで前記割込みハンドラを動作
させることによって通知された割込みを処理する周辺装
置制御プログラムと、（Ｄ）前記プロセッサのうちの前
記割込み通知機構から割込みを通知された一つの前記プ
ロセッサで前記周辺装置制御プログラムの前記割込みハ
ンドラから起動されて動作することにより、前記割込み
通知機構における次回の割込みの通知先を、前記プロセ
ッサのうちのその割込みを通知された前記プロセッサ以
外の前記割込み順序配列フラグが示す活性化された前記
プロセッサの一つに変更するように、前記割込み通知機
構に指示する割込み通知先変更プログラムと、を記憶し
ていることを特徴とするマルチプロセッサシステム。3. A plurality of processors, a main storage device shared by the processors, a peripheral device commonly used by the processors, and a predetermined specific one of the processors upon receiving an interrupt request from the peripheral device. An interrupt notification mechanism for notifying the processor of the interrupt request and dynamically changing the notification destination processor according to an instruction, and the main storage device (A) sequentially activates some of the processors. After that, the latest active processor flag indicating one of the last activated processors and (B) some of the sequentially activated processors are indicated, and the processor activates the notification destination of the next interrupt. In the order in which the processor is activated, the notification destination of the next interrupt of the last activated processor indicated by the latest active processor flag is set to the highest. An interrupt sequence array flag which is returned to the first activated processor and (C) an interrupt handler is included to control the operation of the peripheral device by being read and operated by each of the processors, A peripheral device control program for processing an interrupt notified by operating the interrupt handler in one of the processors to which an interrupt has been notified by the interrupt notification mechanism, and (D) the interrupt notification mechanism of the processor By being activated from the interrupt handler of the peripheral device control program and operating in one of the processors notified of the interrupt by the processor, the notification destination of the next interrupt in the interrupt notification mechanism is set to the interrupt of the processor. The interrupt sequence array flag other than the notified processor indicates To change to one of the activatable by said processor, multi-processor systems, characterized in that for storing, and interrupt notification destination change program instructing the interrupt notification mechanism.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17280394A JPH0836498A (en) | 1994-07-25 | 1994-07-25 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17280394A JPH0836498A (en) | 1994-07-25 | 1994-07-25 | Multiprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0836498A true JPH0836498A (en) | 1996-02-06 |
Family
ID=15948666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17280394A Pending JPH0836498A (en) | 1994-07-25 | 1994-07-25 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0836498A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004046926A1 (en) * | 2002-11-21 | 2004-06-03 | Fujitsu Limited | Method, device and processor system for notifying event |
| US7805555B2 (en) | 2007-01-16 | 2010-09-28 | Renesas Technology Corp. | Multiprocessor system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355660A (en) * | 1986-08-27 | 1988-03-10 | Hitachi Ltd | Information processor |
| JPS63223860A (en) * | 1987-03-12 | 1988-09-19 | Matsushita Electric Ind Co Ltd | Multi-processor constituting device |
| JPH02244372A (en) * | 1989-03-17 | 1990-09-28 | Nec Corp | Load decentralized type multiprocessor interruption control system |
| JPH04260961A (en) * | 1991-01-21 | 1992-09-16 | Mitsubishi Electric Corp | Microcomputer |
-
1994
- 1994-07-25 JP JP17280394A patent/JPH0836498A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355660A (en) * | 1986-08-27 | 1988-03-10 | Hitachi Ltd | Information processor |
| JPS63223860A (en) * | 1987-03-12 | 1988-09-19 | Matsushita Electric Ind Co Ltd | Multi-processor constituting device |
| JPH02244372A (en) * | 1989-03-17 | 1990-09-28 | Nec Corp | Load decentralized type multiprocessor interruption control system |
| JPH04260961A (en) * | 1991-01-21 | 1992-09-16 | Mitsubishi Electric Corp | Microcomputer |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004046926A1 (en) * | 2002-11-21 | 2004-06-03 | Fujitsu Limited | Method, device and processor system for notifying event |
| US7617389B2 (en) | 2002-11-21 | 2009-11-10 | Fujitsu Limited | Event notifying method, event notifying device and processor system permitting inconsistent state of a counter managing number of non-notified events |
| US7805555B2 (en) | 2007-01-16 | 2010-09-28 | Renesas Technology Corp. | Multiprocessor system |
| US8051234B2 (en) | 2007-01-16 | 2011-11-01 | Renesas Electronics Corporation | Multiprocessor system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7627705B2 (en) | Method and apparatus for handling interrupts in embedded systems | |
| US20060155552A1 (en) | Event handling mechanism | |
| JPH02230455A (en) | Interruption control system for external memory device | |
| JPH0836498A (en) | Multiprocessor system | |
| US20030037227A1 (en) | Processor enabling exception handling to be set by program | |
| KR20210031347A (en) | Method, apparatus, device, and storage medium for performing processing task | |
| JPS63223860A (en) | Multi-processor constituting device | |
| JP2009515280A (en) | Centralized interrupt controller | |
| US20220214993A1 (en) | Electronic computing device | |
| JPH01137359A (en) | Processor control system | |
| JPH01305461A (en) | Right of using bus control system | |
| JPH056333A (en) | Multi-processor system | |
| JPS63153635A (en) | Specification system for data transfer speed | |
| JPS6091452A (en) | Task scheduling system of data processor | |
| JPH07168723A (en) | External event detecting method for computer system | |
| JPH02108149A (en) | Exclusive control mechanism for multiprocessor | |
| JP2000029850A (en) | Task controlling method using inter-processor communication of operating system | |
| KR20030037572A (en) | Interrupt controller | |
| JPH08147174A (en) | Interruption controller | |
| JPH0495137A (en) | Context switching method for operating system | |
| JP2000259428A (en) | Interrupt controller | |
| JPH096637A (en) | Current/standby switching system | |
| JPH02150948A (en) | Microcomputer | |
| JPH04182851A (en) | Memory access circuit | |
| JPH01209557A (en) | Contention processing system for bus application request |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970812 |