JPH08335639A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08335639A JPH08335639A JP7139168A JP13916895A JPH08335639A JP H08335639 A JPH08335639 A JP H08335639A JP 7139168 A JP7139168 A JP 7139168A JP 13916895 A JP13916895 A JP 13916895A JP H08335639 A JPH08335639 A JP H08335639A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳＴｒの表面チャネル型としての素子
特性の劣化を防止できる半導体装置を提供する。 【構成】 ｎチャンネルＭＯＳトランジスタ１ａとｐチ
ャンネルＭＯＳトランジスタ１ｂとを備え、各ゲート電
極１４ａ，１４ｂを一つの配線で構成した半導体装置１
において、配線１４を、ポリシリコンからなる下層配線
１５と、導電性材料からなる上層配線１７と、これらの
間に配置され誘電性材料からなる拡散防止層１６とで構
成する。下層配線１５は、ｎチャンネルＭＯＳトランジ
スタ１ａのゲート電極１４ａ部分にｎ型不純物１８を拡
散してなる第１下層ゲート電極１５ａと、ｐチャンネル
ＭＯＳトランジスタ１ｂのゲート電極１４ｂ部分にｐ型
不純物１９を拡散してなる第２下層ゲート電極１５ｂと
を有し、第１下層ゲート電極１５ａと第２下層ゲート電
極１５ｂとは、分離して設けられる。
特性の劣化を防止できる半導体装置を提供する。 【構成】 ｎチャンネルＭＯＳトランジスタ１ａとｐチ
ャンネルＭＯＳトランジスタ１ｂとを備え、各ゲート電
極１４ａ，１４ｂを一つの配線で構成した半導体装置１
において、配線１４を、ポリシリコンからなる下層配線
１５と、導電性材料からなる上層配線１７と、これらの
間に配置され誘電性材料からなる拡散防止層１６とで構
成する。下層配線１５は、ｎチャンネルＭＯＳトランジ
スタ１ａのゲート電極１４ａ部分にｎ型不純物１８を拡
散してなる第１下層ゲート電極１５ａと、ｐチャンネル
ＭＯＳトランジスタ１ｂのゲート電極１４ｂ部分にｐ型
不純物１９を拡散してなる第２下層ゲート電極１５ｂと
を有し、第１下層ゲート電極１５ａと第２下層ゲート電
極１５ｂとは、分離して設けられる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にはＣＭＯＳ構成のトランジスタに好適な半導体装置に
関する。
にはＣＭＯＳ構成のトランジスタに好適な半導体装置に
関する。
【０００２】
【従来の技術】近年半導体装置の高集積化に伴う素子構
造の微細化によって、ＭＯＳトランジスタでは短チャネ
ル効果が発生し易くなってきている。このため、短チャ
ネル効果の抑制に優れた表面チャネル型のＭＯＳトラン
ジスタの採用が増加する傾向にある。これは、図５に示
すような、ｎチェンネルＭＯＳトランジスタ（以下、ｎ
ＭＯＳＴｒと記す）６１とｐチャンネルＭＯＳトランジ
スタ（以下、ｐＭＯＳＴｒと記す）６２とを備えた、い
わゆるＣＭＯＳ構成のトランジスタ（以下、ＣＭＯＳＴ
ｒと記す）５でも同様である。
造の微細化によって、ＭＯＳトランジスタでは短チャネ
ル効果が発生し易くなってきている。このため、短チャ
ネル効果の抑制に優れた表面チャネル型のＭＯＳトラン
ジスタの採用が増加する傾向にある。これは、図５に示
すような、ｎチェンネルＭＯＳトランジスタ（以下、ｎ
ＭＯＳＴｒと記す）６１とｐチャンネルＭＯＳトランジ
スタ（以下、ｐＭＯＳＴｒと記す）６２とを備えた、い
わゆるＣＭＯＳ構成のトランジスタ（以下、ＣＭＯＳＴ
ｒと記す）５でも同様である。
【０００３】上記ｎＭＯＳＴｒ６１のゲート電極６３ａ
とｐＭＯＳＴｒ６２のゲート電極６３ｂとを構成する配
線６３は、ポリシリコン層６４とその上層のシリサイド
層６５との２層構造からなるポリサイドで形成されてい
る。そして、ｎＭＯＳＴｒ６１のゲート電極６３ａを構
成するポリシリコン層６４部分にはｎ型不純物６６が導
入され、ｐＭＯＳＴｒ６２のゲート電極６３ｂを構成す
るポリシリコン層６４部分にはｐ型不純物６７が導入さ
れている。
とｐＭＯＳＴｒ６２のゲート電極６３ｂとを構成する配
線６３は、ポリシリコン層６４とその上層のシリサイド
層６５との２層構造からなるポリサイドで形成されてい
る。そして、ｎＭＯＳＴｒ６１のゲート電極６３ａを構
成するポリシリコン層６４部分にはｎ型不純物６６が導
入され、ｐＭＯＳＴｒ６２のゲート電極６３ｂを構成す
るポリシリコン層６４部分にはｐ型不純物６７が導入さ
れている。
【０００４】上記のように各ゲート電極６３ａ，６３ｂ
を形成する配線６３を構成することによって、表面チャ
ネル型のｎＭＯＳＴｒ６１と表面チャネル型のｐＭＯＳ
Ｔｒ６２とでＣＭＯＳＴｒ５が構成され、当該ＣＭＯＳ
Ｔｒ５では短チャネル効果が抑制される。
を形成する配線６３を構成することによって、表面チャ
ネル型のｎＭＯＳＴｒ６１と表面チャネル型のｐＭＯＳ
Ｔｒ６２とでＣＭＯＳＴｒ５が構成され、当該ＣＭＯＳ
Ｔｒ５では短チャネル効果が抑制される。
【０００５】
【発明が解決しようとする課題】しかし、上記の半導体
装置には、以下のような課題があった。すなわち、上記
各ゲート電極を構成する配線は、ｎ型不純物が導入され
ている部分とｐ型不純物が導入されている部分とを有す
るポシシリコン層の上面にシリサイド層が形成されてい
る。このため、例えば上記配線を形成した後の工程でソ
ース，ドレイン拡散層の活性化アニール処理のような熱
処理を行うと、ポリシリコン層の各部分に導入された上
記ｎ型不純物とｐ型不純物とがシリサイド層を介して当
該ポリシリコン層中で相互拡散してしまう。
装置には、以下のような課題があった。すなわち、上記
各ゲート電極を構成する配線は、ｎ型不純物が導入され
ている部分とｐ型不純物が導入されている部分とを有す
るポシシリコン層の上面にシリサイド層が形成されてい
る。このため、例えば上記配線を形成した後の工程でソ
ース，ドレイン拡散層の活性化アニール処理のような熱
処理を行うと、ポリシリコン層の各部分に導入された上
記ｎ型不純物とｐ型不純物とがシリサイド層を介して当
該ポリシリコン層中で相互拡散してしまう。
【０００６】このため、ｎＭＯＳＴｒとＣＭＯＳＴｒと
を表面チャネル型のトランジスタとして動作させるため
に必要とされる各ゲート電極部分のそれぞれの不純物の
実効密度が低下し、半導体装置の素子特性が劣化してし
まう。そこで本発明は、上記の課題を解決する半導体装
置を提供することを目的とする。
を表面チャネル型のトランジスタとして動作させるため
に必要とされる各ゲート電極部分のそれぞれの不純物の
実効密度が低下し、半導体装置の素子特性が劣化してし
まう。そこで本発明は、上記の課題を解決する半導体装
置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの請求項１記載の本発明は、第１導電型のポリシリコ
ンからなる下層ゲート電極を有する第１のＭＯＳトラン
ジスタと第２導電型のポリシリコンからなる下層ゲート
電極を有する第２のＭＯＳトランジスタとを備え、各ゲ
ート電極を一つの配線で接続してなる半導体装置におい
て、上記配線は上記各下層ゲート電極を有する下層配線
と上層配線との間に誘電性材料からなる拡散防止層が配
置されたことを特徴としている。
めの請求項１記載の本発明は、第１導電型のポリシリコ
ンからなる下層ゲート電極を有する第１のＭＯＳトラン
ジスタと第２導電型のポリシリコンからなる下層ゲート
電極を有する第２のＭＯＳトランジスタとを備え、各ゲ
ート電極を一つの配線で接続してなる半導体装置におい
て、上記配線は上記各下層ゲート電極を有する下層配線
と上層配線との間に誘電性材料からなる拡散防止層が配
置されたことを特徴としている。
【０００８】また、請求項３記載の本発明は、上記第１
及び第２のＭＯＳトランジスタを備え上記各ゲート電極
で一つの配線を接続してなる半導体装置において、上記
配線は、第１のＭＯＳトランジスタの下層ゲート電極か
らなる下層配線と、前記第２のＭＯＳトランジスタの下
層ゲート電極を有し前記下層配線上に積層される上層配
線との間に誘電性材料からなる拡散防止層が配置されて
いることを特徴としている。
及び第２のＭＯＳトランジスタを備え上記各ゲート電極
で一つの配線を接続してなる半導体装置において、上記
配線は、第１のＭＯＳトランジスタの下層ゲート電極か
らなる下層配線と、前記第２のＭＯＳトランジスタの下
層ゲート電極を有し前記下層配線上に積層される上層配
線との間に誘電性材料からなる拡散防止層が配置されて
いることを特徴としている。
【０００９】
【作用】請求項１記載の半導体装置では、ポリシリコン
からなる下層配線と導電性材料からなる上層配線との間
に誘電性材料からなる拡散防止層が配置された配線をゲ
ート電極として用いている。このため、上層配線に電圧
を印加すると、上層配線と下層配線とが拡散防止層で容
量結合された状態になり、上記電圧はゲート電圧として
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタ
とに印加される。また、当該下層配線と上層配線とが拡
散防止層で分離されるため、下層配線中の不純物が上層
配線を介して当該下層配線の他の部分に拡散することが
防止される。したがって、下層配線で構成される第１の
ＭＯＳトランジスタの下層ゲート電極では、第１導電型
の不純物濃度が保たれ、第２のＭＯＳトランジスタの下
層ゲート電極では、第２導電型の不純物濃度が保たれ
る。したがって、第１及び第２のＭＯＳトランジスタの
特性が確保される。
からなる下層配線と導電性材料からなる上層配線との間
に誘電性材料からなる拡散防止層が配置された配線をゲ
ート電極として用いている。このため、上層配線に電圧
を印加すると、上層配線と下層配線とが拡散防止層で容
量結合された状態になり、上記電圧はゲート電圧として
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタ
とに印加される。また、当該下層配線と上層配線とが拡
散防止層で分離されるため、下層配線中の不純物が上層
配線を介して当該下層配線の他の部分に拡散することが
防止される。したがって、下層配線で構成される第１の
ＭＯＳトランジスタの下層ゲート電極では、第１導電型
の不純物濃度が保たれ、第２のＭＯＳトランジスタの下
層ゲート電極では、第２導電型の不純物濃度が保たれ
る。したがって、第１及び第２のＭＯＳトランジスタの
特性が確保される。
【００１０】また、請求項３記載の半導体装置では、第
１のＭＯＳトランジスタの下層ゲート電極からなる下層
配線と第２のＭＯＳトランジスタの下層ゲート電極を有
する上層配線との間に誘電性材料からなる拡散防止膜が
配置された配線をゲート電極として用いている。このた
め、上層配線に電圧を印加すると、上層配線と下層配線
とが拡散防止層で容量結合された状態になり、上記電圧
はゲート電圧として第１のＭＯＳトランジスタと第２の
ＭＯＳトランジスタとに印加される。また、当該下層配
線と上層配線とが拡散防止層で分離されるため、下層配
線中の不純物と上層配線中の不純物とが相互拡散するこ
とが防止される。したがって、上記請求項１記載の半導
体装置と同様に、第１及び第２のＭＯＳトランジスタの
特性が確保される。
１のＭＯＳトランジスタの下層ゲート電極からなる下層
配線と第２のＭＯＳトランジスタの下層ゲート電極を有
する上層配線との間に誘電性材料からなる拡散防止膜が
配置された配線をゲート電極として用いている。このた
め、上層配線に電圧を印加すると、上層配線と下層配線
とが拡散防止層で容量結合された状態になり、上記電圧
はゲート電圧として第１のＭＯＳトランジスタと第２の
ＭＯＳトランジスタとに印加される。また、当該下層配
線と上層配線とが拡散防止層で分離されるため、下層配
線中の不純物と上層配線中の不純物とが相互拡散するこ
とが防止される。したがって、上記請求項１記載の半導
体装置と同様に、第１及び第２のＭＯＳトランジスタの
特性が確保される。
【００１１】
【実施例】以下、本発明の半導体装置の第１実施例を、
図面に基づいて説明する。図１は第１実施例の半導体装
置１の断面図であり、図２は半導体装置１の平面図であ
る。この半導体装置１は、例えばｎチャンネル型の第１
のＭＯＳＴｒ１ａとｐチャンネル型の第２のＭＯＳＴｒ
１ｂとを備えたいわゆるＣＭＯＳ（Complementary MOS)
構成のトランジスタである。尚、実施例では、以下第１
導電型をｎ型，第２導電型をｐ型として説明を行う。
図面に基づいて説明する。図１は第１実施例の半導体装
置１の断面図であり、図２は半導体装置１の平面図であ
る。この半導体装置１は、例えばｎチャンネル型の第１
のＭＯＳＴｒ１ａとｐチャンネル型の第２のＭＯＳＴｒ
１ｂとを備えたいわゆるＣＭＯＳ（Complementary MOS)
構成のトランジスタである。尚、実施例では、以下第１
導電型をｎ型，第２導電型をｐ型として説明を行う。
【００１２】上記図１は、このように構成された半導体
装置１のゲート幅方向、すなわち図２の平面図のＡ−
Ａ’断面図である。ここで示すように、第１のＭＯＳＴ
ｒ１ａと第２のＭＯＳＴｒ１ｂとは、同一基板１１の表
面側に配置される。この基板１１は、その表面側にｐウ
ェル領域１１ａとｎウェル領域１１ｂと、これらの領域
を分離する素子分離膜１２とを有している。そして、上
記第１のＭＯＳＴｒ１ａは素子分離膜１２で分離された
ｐウェル領域１１ａ内のアクティブ領域１１ｃに配置さ
れ、第２のＭＯＳＴｒ１ｂは素子分離膜１２で分離され
たｎウェル領域１１ｂ内のアクティブ領域１１ｃに配置
される。また、第１のＭＯＳＴｒ１ａと第２のＭＯＳＴ
ｒ１ｂとは、基板１１上にゲート酸化膜１３を介して配
置されたゲート電極１４ａ，１４ｂを有している。これ
らのゲート電極１４ａ，１４ｂは、一つの配線１４で接
続されている。
装置１のゲート幅方向、すなわち図２の平面図のＡ−
Ａ’断面図である。ここで示すように、第１のＭＯＳＴ
ｒ１ａと第２のＭＯＳＴｒ１ｂとは、同一基板１１の表
面側に配置される。この基板１１は、その表面側にｐウ
ェル領域１１ａとｎウェル領域１１ｂと、これらの領域
を分離する素子分離膜１２とを有している。そして、上
記第１のＭＯＳＴｒ１ａは素子分離膜１２で分離された
ｐウェル領域１１ａ内のアクティブ領域１１ｃに配置さ
れ、第２のＭＯＳＴｒ１ｂは素子分離膜１２で分離され
たｎウェル領域１１ｂ内のアクティブ領域１１ｃに配置
される。また、第１のＭＯＳＴｒ１ａと第２のＭＯＳＴ
ｒ１ｂとは、基板１１上にゲート酸化膜１３を介して配
置されたゲート電極１４ａ，１４ｂを有している。これ
らのゲート電極１４ａ，１４ｂは、一つの配線１４で接
続されている。
【００１３】さらに、第１のＭＯＳＴｒ１ａが配置され
るアクティブ領域１１ｃの表面側には、ゲート電極１４
ａから露出する部分にｎ型不純物を拡散させたソース及
びドレイン拡散層（図示せず）が配置されている。一
方、第２のＭＯＳＴｒ１ｂが配置されるアクティブ領域
１１ｃの表面側には、ゲート電極１４ｂから露出する部
分にｐ型不純物を拡散させたソース及びドレイン拡散層
（図示せず）が配置されている。
るアクティブ領域１１ｃの表面側には、ゲート電極１４
ａから露出する部分にｎ型不純物を拡散させたソース及
びドレイン拡散層（図示せず）が配置されている。一
方、第２のＭＯＳＴｒ１ｂが配置されるアクティブ領域
１１ｃの表面側には、ゲート電極１４ｂから露出する部
分にｐ型不純物を拡散させたソース及びドレイン拡散層
（図示せず）が配置されている。
【００１４】また、上記ゲート電極１４ａ，１４ｂを形
成する配線１４は、下層配線１５とこれを覆う拡散防止
層１６とこの拡散防止層１６上の上層配線１７との積層
構造で構成されている。上記下層配線１５は、ポリシリ
コンからなるものであり、例えば２００ｎｍの膜厚を有
している。そして、第１のＭＯＳＴｒ１ａのゲート電極
１４ａを構成する下層配線１５部分である第１下層ゲー
ト電極１５ａには、リン（Ｐ），ヒ素（Ａｓ）等のｎ型
の不純物１８が５×１０15個／ｃｍ2 程度のドーズ量で
導入されている。一方、第２のＭＯＳＴｒ１ｂのゲート
電極１４ｂを構成する下層配線１５部分である第２下層
ゲート電極１５ｂには、ホウ素（Ｂ）のようなｐ型不純
物１９が５×１０15個／ｃｍ2 程度のドーズ量で導入さ
れている。これらの第１下層ゲート電極１５ａと第２下
層ゲート電極１５ｂとは、第１のＭＯＳＴｒ１ａと第２
のＭＯＳＴｒ１ｂとの間の素子分離膜１２上で分断され
ている。
成する配線１４は、下層配線１５とこれを覆う拡散防止
層１６とこの拡散防止層１６上の上層配線１７との積層
構造で構成されている。上記下層配線１５は、ポリシリ
コンからなるものであり、例えば２００ｎｍの膜厚を有
している。そして、第１のＭＯＳＴｒ１ａのゲート電極
１４ａを構成する下層配線１５部分である第１下層ゲー
ト電極１５ａには、リン（Ｐ），ヒ素（Ａｓ）等のｎ型
の不純物１８が５×１０15個／ｃｍ2 程度のドーズ量で
導入されている。一方、第２のＭＯＳＴｒ１ｂのゲート
電極１４ｂを構成する下層配線１５部分である第２下層
ゲート電極１５ｂには、ホウ素（Ｂ）のようなｐ型不純
物１９が５×１０15個／ｃｍ2 程度のドーズ量で導入さ
れている。これらの第１下層ゲート電極１５ａと第２下
層ゲート電極１５ｂとは、第１のＭＯＳＴｒ１ａと第２
のＭＯＳＴｒ１ｂとの間の素子分離膜１２上で分断され
ている。
【００１５】また、上記拡散防止層１６は、誘電率が高
くかつｎ型不純物１８とｐ型不純物１９との拡散速度が
遅い誘電性材料からなる。これによって、上層配線１７
と下層配線１５とを効率良く容量結合させ、かつｎ型不
純物１８とｐ型不純物１９とが上層配線１７を介して広
範囲に拡散されることを防止する。上記誘電性材料とし
ては、酸化シリコン膜の間に窒化シリコン膜を挟んだ積
層構造からなるいわゆるＯＮＯ膜や、酸化シリコン，酸
化タンタル等を用いる。ＯＮＯ膜を用いた場合には、各
膜の膜厚を下層の酸化シリコン膜５ｎｍ，窒化シリコン
膜１０ｎｍ及び上層の酸化シリコン膜５ｎｍ程度にす
る。
くかつｎ型不純物１８とｐ型不純物１９との拡散速度が
遅い誘電性材料からなる。これによって、上層配線１７
と下層配線１５とを効率良く容量結合させ、かつｎ型不
純物１８とｐ型不純物１９とが上層配線１７を介して広
範囲に拡散されることを防止する。上記誘電性材料とし
ては、酸化シリコン膜の間に窒化シリコン膜を挟んだ積
層構造からなるいわゆるＯＮＯ膜や、酸化シリコン，酸
化タンタル等を用いる。ＯＮＯ膜を用いた場合には、各
膜の膜厚を下層の酸化シリコン膜５ｎｍ，窒化シリコン
膜１０ｎｍ及び上層の酸化シリコン膜５ｎｍ程度にす
る。
【００１６】そして、上記上層配線１７は、導電性材料
からなり、例えば２００ｎｍの膜厚を有している。上層
配線１７を構成する導電性材料としては、タングステン
シリサイド（ＷＳｉx ），コバルトシリサイド（ＣｏＳ
ｉx ），チタンシリサイド（ＴｉＳｉx ），ニッケルシ
リサイド（ＮｉＳｉx ）等の金属のシリサイドや、アル
ミニウム（Ａｌ）のような金属、不純物を含有するポリ
シリコンまたはポリサイド等を用いる。この上層配線１
７の一部は、第１及び第２のＭＯＳＴｒ１ａ，１ｂの上
層ゲート電極になる。そして、上記上層ゲート電極と第
１下層ゲート電極１５ａとで第１のＭＯＳＴｒ１ａのゲ
ート電極１４ａが構成され、上記上層ゲート電極と第２
下層ゲート電極１５ｂとで第２のＭＯＳＴｒ１ｂのゲー
ト電極１４ｂが構成される。上記のようにゲート電極１
４ａ，１４ｂになる配線１４を構成することによって、
上層配線１７と下層配線１５とを誘電性材料からなる拡
散防止層１６で容量結合させ、上層配線１７に印加した
電圧が、ゲート電圧として第１のＭＯＳＴｒ１ａと第２
のＭＯＳＴｒ１ｂとに印加されるようにする。
からなり、例えば２００ｎｍの膜厚を有している。上層
配線１７を構成する導電性材料としては、タングステン
シリサイド（ＷＳｉx ），コバルトシリサイド（ＣｏＳ
ｉx ），チタンシリサイド（ＴｉＳｉx ），ニッケルシ
リサイド（ＮｉＳｉx ）等の金属のシリサイドや、アル
ミニウム（Ａｌ）のような金属、不純物を含有するポリ
シリコンまたはポリサイド等を用いる。この上層配線１
７の一部は、第１及び第２のＭＯＳＴｒ１ａ，１ｂの上
層ゲート電極になる。そして、上記上層ゲート電極と第
１下層ゲート電極１５ａとで第１のＭＯＳＴｒ１ａのゲ
ート電極１４ａが構成され、上記上層ゲート電極と第２
下層ゲート電極１５ｂとで第２のＭＯＳＴｒ１ｂのゲー
ト電極１４ｂが構成される。上記のようにゲート電極１
４ａ，１４ｂになる配線１４を構成することによって、
上層配線１７と下層配線１５とを誘電性材料からなる拡
散防止層１６で容量結合させ、上層配線１７に印加した
電圧が、ゲート電圧として第１のＭＯＳＴｒ１ａと第２
のＭＯＳＴｒ１ｂとに印加されるようにする。
【００１７】上記構成の半導体装置１では、下層配線１
５と上層配線１７との間に拡散防止層１６を配置した配
線１４構造であるため、下層配線１５中の不純物が上層
配線１７を介して当該下層配線１５の他の部分に拡散す
ることが防止される。また、下層配線１５の第１下層ゲ
ート電極１５ａと第２下層ゲート電極１５ｂとが分離さ
れているため、第１下層ゲート電極１５ａの不純物と第
２下層ゲート電極１５ｂの不純物とが直接それぞれの領
域に相互拡散されることも防止される。
５と上層配線１７との間に拡散防止層１６を配置した配
線１４構造であるため、下層配線１５中の不純物が上層
配線１７を介して当該下層配線１５の他の部分に拡散す
ることが防止される。また、下層配線１５の第１下層ゲ
ート電極１５ａと第２下層ゲート電極１５ｂとが分離さ
れているため、第１下層ゲート電極１５ａの不純物と第
２下層ゲート電極１５ｂの不純物とが直接それぞれの領
域に相互拡散されることも防止される。
【００１８】このため、下層配線１５の第１下層ゲート
電極１５ａではｎ型不純物１８の濃度が保たれ、この第
１下層ゲート電極１５ａを有する配線１４部分でゲート
電極１４ａを構成した第１のＭＯＳＴｒ１ａは表面チャ
ネル型のトランジスタとしての特性が維持される。同様
に、下層配線１５の第２下層ゲート電極１５ｂではｐ型
不純物１９の濃度が保たれ、この第２下層ゲート電極１
５ｂを有する配線１４部分でゲート電極１４ｂを構成し
た第２のＭＯＳＴｒ１ｂは表面チャネル型のトランジス
タとしての特性が維持される。また、加熱による不純物
の相互拡散が防止されることと、上記拡散防止層１６は
耐熱性に優れたものであることから、半導体装置の製造
工程における熱負荷に対しての余裕が大きくなる。
電極１５ａではｎ型不純物１８の濃度が保たれ、この第
１下層ゲート電極１５ａを有する配線１４部分でゲート
電極１４ａを構成した第１のＭＯＳＴｒ１ａは表面チャ
ネル型のトランジスタとしての特性が維持される。同様
に、下層配線１５の第２下層ゲート電極１５ｂではｐ型
不純物１９の濃度が保たれ、この第２下層ゲート電極１
５ｂを有する配線１４部分でゲート電極１４ｂを構成し
た第２のＭＯＳＴｒ１ｂは表面チャネル型のトランジス
タとしての特性が維持される。また、加熱による不純物
の相互拡散が防止されることと、上記拡散防止層１６は
耐熱性に優れたものであることから、半導体装置の製造
工程における熱負荷に対しての余裕が大きくなる。
【００１９】次に、図３（１）〜図３（４）の製造工程
図を用いて上記構成の半導体装置１の形成方法を説明す
る。先ず、図３（１）に示すように、例えば表面側にｐ
ウェル領域１１ａとｎウェル領域１１ｂとを有するシリ
コンからなる基板１１を用意し、例えばＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法によって、基板１１の表
面側の上記ｐウェル領域１１ａとｎウェル領域１１ｂと
の境目付近に素子分離膜１２を形成する。次いで、素子
分離膜１２が形成された基板１１の表面を酸化させ、素
子分離膜１２で分離されたアクティブ領域１１ｃに酸化
シリコンかなるゲート酸化膜１３を形成する。
図を用いて上記構成の半導体装置１の形成方法を説明す
る。先ず、図３（１）に示すように、例えば表面側にｐ
ウェル領域１１ａとｎウェル領域１１ｂとを有するシリ
コンからなる基板１１を用意し、例えばＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法によって、基板１１の表
面側の上記ｐウェル領域１１ａとｎウェル領域１１ｂと
の境目付近に素子分離膜１２を形成する。次いで、素子
分離膜１２が形成された基板１１の表面を酸化させ、素
子分離膜１２で分離されたアクティブ領域１１ｃに酸化
シリコンかなるゲート酸化膜１３を形成する。
【００２０】次に、化学的気相成長（Chemical Vapor D
eposition ）法によって、素子分離膜１２及びゲート酸
化膜１３の上面に上記下層配線（１５）になるポリシリ
コン膜３１を成膜する。その後、リソグラフィー法によ
って、上記ｐウェル領域１１ａを開口する形状の第１レ
ジストパターン３２をポリシリコン膜３１上に形成す
る。次いで、イオン注入によって、第１レジストパター
ン３２上からポリシリコン膜３１中に、ｎ型不純物１８
を所定のドーズ量だけ導入する。ｎ型不純物１８として
Ｐを用いる場合には注入エネルギーを１５ｋｅＶに保
ち、Ａｓを用いる場合には注入エネルギーを２５ｋｅＶ
に保ってイオン注入を行う。これによって、ポリシリコ
ン膜３１の一部分に、ｎ型ポリシリコンからなる第１下
層ゲート電極１５ａを形成する。
eposition ）法によって、素子分離膜１２及びゲート酸
化膜１３の上面に上記下層配線（１５）になるポリシリ
コン膜３１を成膜する。その後、リソグラフィー法によ
って、上記ｐウェル領域１１ａを開口する形状の第１レ
ジストパターン３２をポリシリコン膜３１上に形成す
る。次いで、イオン注入によって、第１レジストパター
ン３２上からポリシリコン膜３１中に、ｎ型不純物１８
を所定のドーズ量だけ導入する。ｎ型不純物１８として
Ｐを用いる場合には注入エネルギーを１５ｋｅＶに保
ち、Ａｓを用いる場合には注入エネルギーを２５ｋｅＶ
に保ってイオン注入を行う。これによって、ポリシリコ
ン膜３１の一部分に、ｎ型ポリシリコンからなる第１下
層ゲート電極１５ａを形成する。
【００２１】次に、図３（２）に示すように、上記第１
レジストパターン（３２）を除去した後、リソグラフィ
ー法によって、上記ｎウェル領域１１ｂを開口する形状
の第２レジストパターン３３をポリシリコン膜３１上に
形成する。その後、イオン注入によって、第２レジスト
パターン３３上からポリシリコン膜３１中に、ｐ型不純
物１９を所定のドーズ量だけ導入する。ｐ型不純物１９
としてＢイオンを用いる場合には例えば注入エネルギー
を５ｋｅＶに保ち、ＢＦ2イオンを用いる場合には例え
ば注入エネルギーを２５ｋｅＶに保ってイオン注入を行
う。これによって、ポリシリコン膜３１の一部分に、ｐ
型ポリシリコンからなる第２下層ゲート電極１５ｂを形
成する。
レジストパターン（３２）を除去した後、リソグラフィ
ー法によって、上記ｎウェル領域１１ｂを開口する形状
の第２レジストパターン３３をポリシリコン膜３１上に
形成する。その後、イオン注入によって、第２レジスト
パターン３３上からポリシリコン膜３１中に、ｐ型不純
物１９を所定のドーズ量だけ導入する。ｐ型不純物１９
としてＢイオンを用いる場合には例えば注入エネルギー
を５ｋｅＶに保ち、ＢＦ2イオンを用いる場合には例え
ば注入エネルギーを２５ｋｅＶに保ってイオン注入を行
う。これによって、ポリシリコン膜３１の一部分に、ｐ
型ポリシリコンからなる第２下層ゲート電極１５ｂを形
成する。
【００２２】次に、図３（３）に示すように、上記第２
レジストパターン（３３）を除去した後、リソグラフィ
ー法によって、素子分離膜１２で分離された基板１１の
各アクティブ領域１１ｃ上に第３レジストパターン３４
を形成する。その後、当該第３レジストパターン３４を
マスクにした反応イオンエッチングによってポリシリコ
ン膜３１をパターニングし、当該ポリシリコン膜３１の
第１下層ゲート電極１５ａと第２下層ゲート電極１５ｂ
とを分断すると共に、図面に対して垂直なゲート長方向
の中央付近にポリシリコン膜３１を残す。これによっ
て、ポリシリコン膜３１からなる下層配線１５が第１下
層ゲート電極１５ａと第２下層ゲート電極１５ｂとに分
断されて形成される。
レジストパターン（３３）を除去した後、リソグラフィ
ー法によって、素子分離膜１２で分離された基板１１の
各アクティブ領域１１ｃ上に第３レジストパターン３４
を形成する。その後、当該第３レジストパターン３４を
マスクにした反応イオンエッチングによってポリシリコ
ン膜３１をパターニングし、当該ポリシリコン膜３１の
第１下層ゲート電極１５ａと第２下層ゲート電極１５ｂ
とを分断すると共に、図面に対して垂直なゲート長方向
の中央付近にポリシリコン膜３１を残す。これによっ
て、ポリシリコン膜３１からなる下層配線１５が第１下
層ゲート電極１５ａと第２下層ゲート電極１５ｂとに分
断されて形成される。
【００２３】次に、図３（４）に示すように、第３レジ
ストパターン（３４）を除去した後、下層配線１５を覆
う状態で基板１１上に上記構成の拡散防止層１６を成膜
する。その後、拡散防止層１６の上層に、上記上層配線
１７になる導電性材料膜３５を成膜する。次いで、リソ
グラフィー法によって、当該導電性材料膜３５上にここ
では図示しない第４レジストパターンを形成する。その
後、当該第４レジストパターンをマスクにしたエッチン
グによって、ゲート幅方向で上層配線１７を共有するよ
うに、導電性材料膜３５と拡散防止層１６とをパターニ
ングし、下層配線１５と当該下層配線１５上を覆う拡散
防止層１６とその上層の上層配線１７とからなる配線１
４を形成する。
ストパターン（３４）を除去した後、下層配線１５を覆
う状態で基板１１上に上記構成の拡散防止層１６を成膜
する。その後、拡散防止層１６の上層に、上記上層配線
１７になる導電性材料膜３５を成膜する。次いで、リソ
グラフィー法によって、当該導電性材料膜３５上にここ
では図示しない第４レジストパターンを形成する。その
後、当該第４レジストパターンをマスクにしたエッチン
グによって、ゲート幅方向で上層配線１７を共有するよ
うに、導電性材料膜３５と拡散防止層１６とをパターニ
ングし、下層配線１５と当該下層配線１５上を覆う拡散
防止層１６とその上層の上層配線１７とからなる配線１
４を形成する。
【００２４】次に、ここでは図示しないが、ｐウェル領
域１１ａ上を覆う第５レジストパターンを基板１１の上
方に形成し、この第５レジストパターンと配線１４と素
子分離膜１２とをマスクにして、基板１１のｐウェル領
域１１ａ表面側における配線１４両脇のアクティブ領域
１１ｃにｎ型不純物を導入する。次いで、第５レジスト
パターンを除去し、ｎウェル領域１１ｂ上を覆う第６レ
ジストパターンを基板１１の上方に形成し、この第６レ
ジストパターンと配線１４と素子分離膜１２とをマスク
にして、基板１１のｎウェル領域１１ｂ表面側における
配線１４両脇のアクティブ領域１１ｃにｐ型不純物を導
入する。
域１１ａ上を覆う第５レジストパターンを基板１１の上
方に形成し、この第５レジストパターンと配線１４と素
子分離膜１２とをマスクにして、基板１１のｐウェル領
域１１ａ表面側における配線１４両脇のアクティブ領域
１１ｃにｎ型不純物を導入する。次いで、第５レジスト
パターンを除去し、ｎウェル領域１１ｂ上を覆う第６レ
ジストパターンを基板１１の上方に形成し、この第６レ
ジストパターンと配線１４と素子分離膜１２とをマスク
にして、基板１１のｎウェル領域１１ｂ表面側における
配線１４両脇のアクティブ領域１１ｃにｐ型不純物を導
入する。
【００２５】その後、上記第６レジストパターンを除去
して上記不純物の活性化熱処理を行い、ｐウェル領域１
１ａの表面側にｎ型のソース及びドレイン拡散層（図示
せず）を形成して第１のＭＯＳＴｒ１ａを形成し、ｎウ
ェル領域１１ｂの表面側にｐ型のソース及びドレイン拡
散層（図示せず）を形成して第２のＭＯＳＴｒ１ｂを形
成する。これによって、各ゲート電極１４ａ，１４ｂが
１本の配線１４で接続された表面チャネル型の第１のＭ
ＯＳＴｒ１ａと第２のＭＯＳＴｒ１ｂとを備えた上記半
導体装置１が形成される。尚、上記で示した半導体装置
１の製造工程は、フラッシュメモリ等の製造工程と類似
していることから、上記半導体装置１は各種メモリとの
共存が容易である。
して上記不純物の活性化熱処理を行い、ｐウェル領域１
１ａの表面側にｎ型のソース及びドレイン拡散層（図示
せず）を形成して第１のＭＯＳＴｒ１ａを形成し、ｎウ
ェル領域１１ｂの表面側にｐ型のソース及びドレイン拡
散層（図示せず）を形成して第２のＭＯＳＴｒ１ｂを形
成する。これによって、各ゲート電極１４ａ，１４ｂが
１本の配線１４で接続された表面チャネル型の第１のＭ
ＯＳＴｒ１ａと第２のＭＯＳＴｒ１ｂとを備えた上記半
導体装置１が形成される。尚、上記で示した半導体装置
１の製造工程は、フラッシュメモリ等の製造工程と類似
していることから、上記半導体装置１は各種メモリとの
共存が容易である。
【００２６】次に、第２実施例の半導体装置を図４に基
づいて説明する。この半導体装置４は、上記図１で示し
た第１実施例の半導体装置（１）と同様に、第１のＭＯ
ＳＴｒ４ａのゲート電極４４ａと第２のＭＯＳＴｒ４ｂ
のゲート電極４４ｂとが一つの配線４４で形成されたも
のである。この半導体装置４の配線４４は、第１実施例
の半導体装置（１）の配線（１４）と同様に下層配線４
５と上層配線４７との間に拡散防止層４６を配置した積
層構造からなり、下層配線４５の第１下層ゲート電極４
５ａと第２下層ゲート電極４５ｂとが分離されていない
ものである。
づいて説明する。この半導体装置４は、上記図１で示し
た第１実施例の半導体装置（１）と同様に、第１のＭＯ
ＳＴｒ４ａのゲート電極４４ａと第２のＭＯＳＴｒ４ｂ
のゲート電極４４ｂとが一つの配線４４で形成されたも
のである。この半導体装置４の配線４４は、第１実施例
の半導体装置（１）の配線（１４）と同様に下層配線４
５と上層配線４７との間に拡散防止層４６を配置した積
層構造からなり、下層配線４５の第１下層ゲート電極４
５ａと第２下層ゲート電極４５ｂとが分離されていない
ものである。
【００２７】上記半導体装置４は、上記第１実施例と同
様に下層配線４５と上層配線４７との間に拡散防止層４
６が配置された配線４４をゲート電極に用いているた
め、下層配線４５中の不純物が上層配線４７を介して当
該下層配線４５の他の部分に拡散することが防止され
る。このため、上記第１実施例と同様に、下層配線４５
の第１下層ゲート電極４５ａではｎ型不純物４８の濃度
が保たれ、この第１下層ゲート電極４５ａを有する配線
４４部分でゲート電極４４ａが構成された第１のＭＯＳ
Ｔｒ４ａは表面チャネル型のトランジスタとしての特性
が維持される。同様に、下層配線４５の第２下層ゲート
電極４５ｂではｐ型不純物４９の濃度が保たれ、この第
２下層ゲート電極４５ｂを有する配線４４部分でゲート
電極４４ｂを構成した第２のＭＯＳＴｒ４ｂは表面チャ
ネル型のトランジスタとしての特性が維持される。ま
た、半導体装置の製造工程における熱負荷に対しての余
裕が大きくなる。
様に下層配線４５と上層配線４７との間に拡散防止層４
６が配置された配線４４をゲート電極に用いているた
め、下層配線４５中の不純物が上層配線４７を介して当
該下層配線４５の他の部分に拡散することが防止され
る。このため、上記第１実施例と同様に、下層配線４５
の第１下層ゲート電極４５ａではｎ型不純物４８の濃度
が保たれ、この第１下層ゲート電極４５ａを有する配線
４４部分でゲート電極４４ａが構成された第１のＭＯＳ
Ｔｒ４ａは表面チャネル型のトランジスタとしての特性
が維持される。同様に、下層配線４５の第２下層ゲート
電極４５ｂではｐ型不純物４９の濃度が保たれ、この第
２下層ゲート電極４５ｂを有する配線４４部分でゲート
電極４４ｂを構成した第２のＭＯＳＴｒ４ｂは表面チャ
ネル型のトランジスタとしての特性が維持される。ま
た、半導体装置の製造工程における熱負荷に対しての余
裕が大きくなる。
【００２８】上記第２実施例の半導体装置４を形成する
場合には、図３の製造工程図で示した製造手順において
図３（３）の工程を行わず、図３（４）の工程で上層配
線（１７）及び拡散防止層（１６）のパターニングに続
けて同一のレジストパターンをマスクにして下層配線
（１５）のパターニングを行うことで、上記配線４４を
形成する。
場合には、図３の製造工程図で示した製造手順において
図３（３）の工程を行わず、図３（４）の工程で上層配
線（１７）及び拡散防止層（１６）のパターニングに続
けて同一のレジストパターンをマスクにして下層配線
（１５）のパターニングを行うことで、上記配線４４を
形成する。
【００２９】次に、第３実施例の半導体装置を図５に基
づいて説明する。この半導体装置５は、上記第１実施例
及び第２実施例と同様にｎチャンネル型の第１のＭＯＳ
Ｔｒ５ａとｐチャネル型の第２のＭＯＳＴｒ５ｂとを備
えたいわゆるＣＭＯＳ構成のトランジスタであり、上記
第１実施例及び第２実施例と同様に構成された基板５１
上に、ゲート酸化膜５３を介して配置されたゲート電極
５４ａ，５４ｂを有している。これらのゲート電極５４
ａ，５４ｂが、一つの配線５４で接続されたものであ
る。
づいて説明する。この半導体装置５は、上記第１実施例
及び第２実施例と同様にｎチャンネル型の第１のＭＯＳ
Ｔｒ５ａとｐチャネル型の第２のＭＯＳＴｒ５ｂとを備
えたいわゆるＣＭＯＳ構成のトランジスタであり、上記
第１実施例及び第２実施例と同様に構成された基板５１
上に、ゲート酸化膜５３を介して配置されたゲート電極
５４ａ，５４ｂを有している。これらのゲート電極５４
ａ，５４ｂが、一つの配線５４で接続されたものであ
る。
【００３０】上記配線５４は、下層配線５５とこれを覆
う拡散防止層５６とこの拡散防止層５６上の上層配線５
７との積層構造で構成されている。上記下層配線５５
は、上記第１及び第２実施例で用いたと同様のｎ型のポ
リシリコンかなるものであり、第１のＭＯＳＴｒ５ａの
ゲート酸化膜５３上に、第１下層ゲート電極５５ａとし
てパターン形成されている。
う拡散防止層５６とこの拡散防止層５６上の上層配線５
７との積層構造で構成されている。上記下層配線５５
は、上記第１及び第２実施例で用いたと同様のｎ型のポ
リシリコンかなるものであり、第１のＭＯＳＴｒ５ａの
ゲート酸化膜５３上に、第１下層ゲート電極５５ａとし
てパターン形成されている。
【００３１】また、上記拡散防止層５６は、上記第１及
び第２実施例と同様の誘電膜からなるものであり、ここ
では、下層配線５５とこれを覆う状態で基板５１上に成
膜され、第２のＭＯＳＴｒ５ｂ部分ではゲート酸化膜５
３として配置されている。
び第２実施例と同様の誘電膜からなるものであり、ここ
では、下層配線５５とこれを覆う状態で基板５１上に成
膜され、第２のＭＯＳＴｒ５ｂ部分ではゲート酸化膜５
３として配置されている。
【００３２】そして、上記上層配線５７は、上記第１及
び第２実施例で用いたと同様のｐ型のポリシリコンとこ
の上層の金属シリサイドとの２層構造かなるものであ
る。この上層配線５７は、第２のＭＯＳＴｒ５ｂのゲー
ト酸化膜５３上に第２下層ゲート電極５５ｂとして配置
されかつ上記拡散防止層５６を介して上記下層配線５５
上に積層されている。尚、上記上層配線５７は、ｐ型ポ
リシリコン単層でも良い。
び第２実施例で用いたと同様のｐ型のポリシリコンとこ
の上層の金属シリサイドとの２層構造かなるものであ
る。この上層配線５７は、第２のＭＯＳＴｒ５ｂのゲー
ト酸化膜５３上に第２下層ゲート電極５５ｂとして配置
されかつ上記拡散防止層５６を介して上記下層配線５５
上に積層されている。尚、上記上層配線５７は、ｐ型ポ
リシリコン単層でも良い。
【００３３】上記のようにゲート電極５４ａ，５４ｂに
なる配線５４を構成することによって、上層配線５７と
下層配線５５とを誘電性材料からなる拡散防止層１６で
容量結合させ、上層配線１７に印加した電圧が、ゲート
電圧として第１のＭＯＳＴｒ５ａと第２のＭＯＳＴｒ５
ｂとに印加されるようにする。
なる配線５４を構成することによって、上層配線５７と
下層配線５５とを誘電性材料からなる拡散防止層１６で
容量結合させ、上層配線１７に印加した電圧が、ゲート
電圧として第１のＭＯＳＴｒ５ａと第２のＭＯＳＴｒ５
ｂとに印加されるようにする。
【００３４】上記第３実施例のように構成された半導体
装置５では、下層配線５５と上層配線５７との間に拡散
防止層５６を配置した配線５４構造であるため、導電型
の異なる上層配線５７と下層配線５５との間での不純物
の相互拡散が防止される。したがって、上記第１及び第
２実施例と同様に、第１及び第２のＭＯＳＴｒの表面チ
ャネル型のトランジスタとしての特性が維持される。ま
た、半導体装置の製造工程における熱負荷に対しての余
裕が大きくなる。
装置５では、下層配線５５と上層配線５７との間に拡散
防止層５６を配置した配線５４構造であるため、導電型
の異なる上層配線５７と下層配線５５との間での不純物
の相互拡散が防止される。したがって、上記第１及び第
２実施例と同様に、第１及び第２のＭＯＳＴｒの表面チ
ャネル型のトランジスタとしての特性が維持される。ま
た、半導体装置の製造工程における熱負荷に対しての余
裕が大きくなる。
【００３５】
【発明の効果】以上説明したように本発明の半導体装置
によれば、第１のＭＯＳトランジスタと第２のＭＯＳト
ランジスタのゲート電極を構成する配線を、ポリシリコ
ンかなる下層配線と導電性材料からなる上層配線との間
に誘電性材料からなる拡散防止層を挟んでなる構造にし
たことで、上層配線を介して下層配線中の不純物が相互
拡散することを防止できる。このため、異なる導電型の
ポリシリコンで各ゲート電極を構成してなる第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタにおいて、
ゲート電極の導電性を維持することが可能になる。そし
て、例えば、ＣＭＯＳ構成の半導体装置においては、各
トランジスタのチャネル型を維持することが可能にな
り、素子特性の劣化を防止することができる。
によれば、第１のＭＯＳトランジスタと第２のＭＯＳト
ランジスタのゲート電極を構成する配線を、ポリシリコ
ンかなる下層配線と導電性材料からなる上層配線との間
に誘電性材料からなる拡散防止層を挟んでなる構造にし
たことで、上層配線を介して下層配線中の不純物が相互
拡散することを防止できる。このため、異なる導電型の
ポリシリコンで各ゲート電極を構成してなる第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタにおいて、
ゲート電極の導電性を維持することが可能になる。そし
て、例えば、ＣＭＯＳ構成の半導体装置においては、各
トランジスタのチャネル型を維持することが可能にな
り、素子特性の劣化を防止することができる。
【図１】第１実施例の半導体装置の断面図である。
【図２】第１実施例の半導体装置の平面図である。
【図３】第１実施例の半導体装置の製造工程図である。
【図４】第２実施例の半導体装置の断面図である。
【図５】第３実施例の半導体装置の断面図である。
【図６】従来の半導体装置の断面図である。
１，４，５ 半導体装置 １ａ，４ａ，５ａ 第１のＭＯＳＴｒ １ｂ，４ｂ，５ｂ 第２のＭＯＳＴｒ １４，４４，５４ 配線 １４ａ，１４ｂ，４４ａ，４４ｂ，５４ａ，４５ｂ ゲ
ート電極 １５，４５，５５ 下層配線 １５ａ，４５ａ，５５ａ， 第１下層ゲート電極（下層
ゲート電極） １５ｂ，４５ｂ，５５ｂ 第２下層ゲート電極（下層ゲ
ート電極） １６，４６，５６ 拡散防止層 １７，４７，５７ 上層配線
ート電極 １５，４５，５５ 下層配線 １５ａ，４５ａ，５５ａ， 第１下層ゲート電極（下層
ゲート電極） １５ｂ，４５ｂ，５５ｂ 第２下層ゲート電極（下層ゲ
ート電極） １６，４６，５６ 拡散防止層 １７，４７，５７ 上層配線
Claims (3)
- 【請求項１】 第１導電型のポリシリコンからなる下層
ゲート電極を有する第１のＭＯＳトランジスタと第２導
電型のポリシリコンからなる下層ゲート電極を有する第
２のＭＯＳトランジスタとを備え、前記第１のＭＯＳト
ランジスタのゲート電極と前記第２のＭＯＳトランジス
タのゲート電極とを一つの配線で接続してなる半導体装
置において、 前記配線は、前記第１のＭＯＳトランジスタ及び第２の
ＭＯＳトランジスタの下層ゲート電極を有する下層配線
と、導電性材料からなる上層配線と、前記下層配線と前
記上層配線との間に配置され誘電性材料からなる拡散防
止層とからなることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第１のＭＯＳトランジスタの下層ゲート電極と第２
のＭＯＳトランジスタの下層ゲート電極とは分離された
状態で配置されることを特徴とする半導体装置。 - 【請求項３】 第１導電型のポリシリコンからなる下層
ゲート電極を有する第１のＭＯＳトランジスタと第２導
電型のポリシリコンからなる下層ゲート電極を有する第
２のＭＯＳトランジスタとを備え、前記第１のＭＯＳト
ランジスタのゲート電極と前記第２のＭＯＳトランジス
タのゲート電極とを一つの配線で接続してなる半導体装
置において、 前記配線は、前記第１のＭＯＳトランジスタの下層ゲー
ト電極からなる下層配線と、前記第２のＭＯＳトランジ
スタの下層ゲート電極を有し前記下層配線上に積層され
る上層配線と、前記下層配線と前記上層配線との間に配
置され誘電性材料からなる拡散防止層とかなることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139168A JPH08335639A (ja) | 1995-06-06 | 1995-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139168A JPH08335639A (ja) | 1995-06-06 | 1995-06-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335639A true JPH08335639A (ja) | 1996-12-17 |
Family
ID=15239168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7139168A Pending JPH08335639A (ja) | 1995-06-06 | 1995-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335639A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004934A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 제조방법 |
-
1995
- 1995-06-06 JP JP7139168A patent/JPH08335639A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004934A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 제조방법 |
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