JPH08335580A - Manufacture of dielectric thin film and manufacture of ferroelectric memory device employing the dielectric thin film - Google Patents

Manufacture of dielectric thin film and manufacture of ferroelectric memory device employing the dielectric thin film

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JPH08335580A
JPH08335580A JP14174995A JP14174995A JPH08335580A JP H08335580 A JPH08335580 A JP H08335580A JP 14174995 A JP14174995 A JP 14174995A JP 14174995 A JP14174995 A JP 14174995A JP H08335580 A JPH08335580 A JP H08335580A
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thin film
srtio
heat treatment
dielectric thin
memory device
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JP14174995A
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Nobuhito Ogata
Yasushi Ogimoto
信人 緒方
泰史 荻本
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Sharp Corp
シャープ株式会社
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Abstract

PURPOSE: To provide the manufacturing method of a dielectric thin film which shows on excellent performance when it is employed in an MFIS-FET type ferroelectric memory device.
CONSTITUTION: The manufacturing method of a dielectric thin film consists of a process in which a silicon oxide thin film is formed on a silicon substrate, a process in which an SrTiO3 thin film is formed on the silicon oxide thin film by a sputtering method with the substrate kept heated and a process in which the heat treatment is applied after the SrTiO3 thin film is formed at a temperature not lower than the substrate heating temperature when the SrTiO3 thin film is formed and not higher than 800°C.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、不揮発メモリの強誘電体記憶素子に用いられる誘電体薄膜の製造方法、及びそれを用いた強誘電体薄膜素子の製造方法に関するものである。 The present invention relates are those methods for manufacturing a dielectric thin film used in a ferroelectric memory device of the nonvolatile memory, and a method of manufacturing a ferroelectric thin film device using the same.

【0002】 [0002]

【従来の技術】従来、シリコン単結晶基板上に形成される誘電体薄膜としては、シリコンとの優れた界面保護膜で絶縁膜となるがゆえに、MOS−FETのゲート絶縁膜に用いられるSiO 2熱酸化膜が代表的なものであった。 Conventionally, as the dielectric thin film formed on a silicon single crystal substrate, because it is an excellent surface protective film with an insulating film of silicon, SiO 2 used for the gate insulating film of the MOS-FET thermally oxidized film was representative.

【0003】一方、MOS−FETのゲート絶縁膜に強誘電体薄膜を用いた不揮発性の半導体記憶素子である、 On the other hand, it is a nonvolatile semiconductor memory device using a ferroelectric thin film in the gate insulating film of the MOS-FET,
MFS(Metal Ferroelectric Semiconductor)−FE MFS (Metal Ferroelectric Semiconductor) -FE
T(Field Effect Transistor)構造の強誘電体記憶素子が提案されている。 T (Field Effect Transistor) ferroelectric memory device structures have been proposed. すなわち、MFS−FET構造の強誘電体記憶素子は、図8に示すように、シリコン基板101表面の不純物拡散層104、105に挟まれたチャネル領域上に、強誘電体膜106とゲート電極107 That is, the ferroelectric memory device of the MFS-FET structure, as shown in FIG. 8, sandwiched by the channel region to the impurity diffusion layers 104 and 105 of the silicon substrate 101, a ferroelectric film 106 and the gate electrode 107
とが順次形成された構成となる。 A configuration in which bets are sequentially formed. このような構造の強誘電体記憶素子は、強誘電体薄膜106の自発分極の向き、大きさに応じて、その自発分極を補償するようにシリコン基板101表面のチャネル領域に誘起される電荷により、チャネル領域の伝導率が変調されることを利用して、メモリ内容の読み出しを行うものである。 Ferroelectric memory device having such a structure, the spontaneous polarization direction of the ferroelectric thin film 106, depending on the size, the charge induced in the channel region of the silicon substrate 101 so as to compensate for the spontaneous polarization , by utilizing the fact that the conductivity of the channel region is modulated, and performs reading of the memory contents. この素子は、読み出し時にメモリ内容を破壊しない非破壊読み出しが可能なので、優れたメモリとして注目されている。 This device, because nondestructive readout without destroying the memory contents at the time of reading a can, has attracted attention as an excellent memory.

【0004】しかしながら、PZT(チタン酸ジルコン酸鉛)、SrBi 2 Ta 29 、Bi 4 Ti 312などのペロブスカイト構造を有する酸化物強誘電体薄膜をシリコン基板上に直接形成して、強誘電体記憶素子を実現するには、下記のような問題のために困難なものとなっている。 However, PZT (lead zirconate titanate), formed SrBi 2 Ta 2 O 9, Bi 4 Ti 3 O 12 the oxide ferroelectric thin film having a perovskite structure such as directly on the silicon substrate, strong to achieve dielectric storage element has become a difficult for such a following problems.

【0005】それは、強誘電体薄膜を形成するプロセスが500〜800℃の高温熱処理プロセスを含むため、 [0005] Because it is a process for forming a ferroelectric thin film comprising a high-temperature heat treatment process of 500 to 800 ° C.,
強誘電体の構成元素とシリコンとが相互に拡散し、シリコン基板との界面での反応による異なる相の生成、強誘電性の劣化、界面のダメージ等を引き起こすというものである。 Strength and configuration elements and silicon dielectrics mutually diffuse, generating different phases by reaction at the interface with the silicon substrate, ferroelectricity degradation, is that cause damage of the interface or the like. 更に、PZTにおいては、熱膨張係数の違いにより、クラックを発生することさえある。 Further, in the PZT, the difference in thermal expansion coefficient, and it may even generate a crack.

【0006】このような問題を解決するため、シリコン基板と強誘電体薄膜との間に誘電体バッファ膜を介在させたMFIS(Metal Ferroelectric Insulator Semico In order to solve such a problem, MFIS which is interposed a dielectric buffer layer between the silicon substrate and the ferroelectric thin film (Metal Ferroelectric Insulator Semico
nductor)−FET構造が検討されており、この構造に適用可能な誘電体薄膜やこの構造を実現するためにシリコン基板上への誘電体薄膜の製造方法の確立が必要とされている。 nductor) -FET and structure is considered, the establishment of the production method of the dielectric thin film on the silicon substrate is required to achieve the applicable dielectric thin film and this structure is the structure.

【0007】現在、このようなMFIS−FET構造の誘電体薄膜や誘電体薄膜の製造方法として様々なものが検討されているが、シリコン基板上に清浄な界面を保ちながら誘電体薄膜を形成するのに、超高真空又は高真空中での成膜方法がよく用いられている。 [0007] Currently, such are various production method of the dielectric thin film and dielectric thin film of the MFIS-FET structure have been studied, to form a dielectric thin film while maintaining a clean interface on a silicon substrate though, the film forming method in ultra-high vacuum or high vacuum is often used. 例えば、SrT For example, SrT
iO 3 /SrO、SrTiO 3 /SrF 2 、SrTiO 3 iO 3 / SrO, SrTiO 3 / SrF 2, SrTiO 3 /
CaF 2等の2層構造の誘電体バッファ膜を、高真空蒸着法を用いて形成したものが報告されている(第42回応用物理学関係連合講演会30p-D-4:K.Itani,etal.等参照)。 A dielectric buffer layer of 2-layer structure such as CaF 2, those formed with high vacuum evaporation method has been reported (42nd Applied Physics Association Lectures 30p-D-4: K.Itani, etal reference. etc.).

【0008】 [0008]

【発明が解決しようとする課題】しかしながら、上記のMFIS−FET構造において、シリコン基板側にフッ化物薄膜を用いたSrTiO 3 /SrF 2 、SrTiO 3 [SUMMARY OF THE INVENTION However, in the MFIS-FET structure of the, SrTiO 3 / SrF 2, SrTiO 3 using a fluoride thin film on the silicon substrate side
/CaF 2等の誘電体バッファ層では、シリコン基板との界面が比較的清浄に形成できるが、その誘電体バッファ層上に500〜800℃の高温で酸化物強誘電体薄膜を成膜するプロセスにおいて、シリコン基板と誘電体バッファ層との界面等がダメージを受ける等の問題を生じる。 / In the dielectric buffer layer such as CaF 2, but the interface between the silicon substrate can be formed in relatively clean, the formation of the oxide ferroelectric thin film at a high temperature of 500 to 800 ° C. in the dielectric buffer layer process in, the interface or the like between the silicon substrate and the dielectric buffer layer is causing problems such as damaged. また、シリコン基板側に酸化物を用いたSrTiO Furthermore, SrTiO including an oxide on the silicon substrate side
3 /SrOのような誘電体バッファ層では、誘電体バッファ層上への高温プロセスによる強誘電体薄膜の形成時に、シリコンと誘電体バッファ層との界面で反応が起こるという問題が発生する。 The 3 / dielectric buffer layer, such as SrO, during the formation of the ferroelectric thin film by a high-temperature process of the dielectric buffer layer, an interfacial problem that reaction occurs between the silicon and the dielectric buffer layer occurs.

【0009】これらの問題点は、従来のMFIS−FE [0009] These problems, conventional MFIS-FE
T構造では、記憶素子としての特性を悪化させる様々な要因となっていた。 The T structure, has been a variety of factors deteriorating the properties as a memory element.

【0010】そこで、発明者らは、MFIS−FET構造の誘電体バッファ層として、SrTiO 3 /SiO 2誘電体バッファ層を適用することを提案した。 [0010] Therefore, the inventors as a dielectric buffer layer of MFIS-FET structure was proposed to apply the SrTiO 3 / SiO 2 dielectric buffer layer. すなわち、 That is,
上記従来のSrTiO 3 /SrO、SrTiO 3 /SrF The conventional SrTiO 3 / SrO, SrTiO 3 / SrF
2 、SrTiO 3 /CaF 2等の2層構造誘電体バッファ層では、シリコン基板との界面における問題があったので、シリコン基板との界面保護性に最も優れている熱酸化シリコン(SiO 2 )膜をシリコン基板側に配したS 2, SrTiO 3 / In a two-layer structure dielectric buffer layer such as CaF 2, since there is a problem in the interface between the silicon substrate, the thermal silicon oxide is most excellent in surface protection of the silicon substrate (SiO 2) film S, which was placed in a silicon substrate side
rTiO 3 /SiO 2誘電体バッファ層に着眼したのである。 rTiO 3 / SiO 2 is to that focusing on the dielectric buffer layer.

【0011】SrTiO 3 /SiO 2誘電体バッファ層は、 高温の強誘電体薄膜成膜プロセスに耐え得る界面保護膜となる絶縁膜 強誘電体薄膜が結晶化可能である下地誘電体薄膜 という特性が期待できる優れた誘電体バッファ層と成り得ると考えられる。 [0011] SrTiO 3 / SiO 2 dielectric buffer layer is characteristic that the base dielectric thin insulating film ferroelectric thin film can be crystallized as a surface protective film which can withstand the high temperatures of the ferroelectric thin film deposition process believed may become a promising excellent dielectric buffer layer.

【0012】ところが、シリコン基板上にSiO 2熱酸化膜を形成し、続いて基板加熱した状態でスパッタリング法によりSrTiO 3薄膜を成膜することにより得られるSrTiO 3 /SiO 2誘電体バッファ層では、Sr [0012] However, the SiO 2 thermal oxide film is formed on a silicon substrate, followed by SrTiO 3 / SiO 2 dielectric buffer layer obtained by depositing SrTiO 3 thin film by sputtering while heating the substrate, Sr
TiO 3 /SiO 2薄膜中に正の固定電荷が存在し、フラットバンド電圧V fb (バンド理論においてシリコン基板とゲート電極とのそれぞれの価電子準位を等しくする(シリコン基板とゲート電極とのそれぞれの価電子準位をフラットバンドにする)のに必要なシリコン基板−ゲート電極間への印加電圧)が、負バイアス方向にシフト(ネガティヴ・シフト:negarive-shift)してしまうことが判明した。 Positive fixed charge is present in the TiO 3 / SiO 2 thin film, the flat band voltage V fb (to equalize the respective valence electron level between the silicon substrate and the gate electrode in the band theory (each of the silicon substrate and the gate electrode valence electron level and to flat-band) silicon substrate required for the - voltage applied to the gate electrode) is shifted in the negative bias direction (negative shift: it has been found that negarive-shift) and thus.

【0013】このV fbのネガティヴ・シフトは、しきい値電圧V th (シリコン基板−ゲート電極間の電圧印加によりシリコン基板の価電子準位とゲート電極の価電子準位が逆転するときに生じる反転層が、形成し始めるときのシリコン基板−ゲート電極間の電圧)のずれを生じさせ、 (a)n型のチャネルを用いた場合には、ソース−ドレイン間の漏れ電流の増加 (b)p型のチャネルを用いた場合には、動作電圧のしきい値の増大 という問題を引き起こすため、MFIS−FET構造の強誘電体記憶素子の実用化にとって大きな問題となる。 [0013] Negative shift of the V fb is the threshold voltage V th (the silicon substrate - occurs when valence electron level of the silicon substrate by applying a voltage between the gate electrode valence electron level and the gate electrode are reversed inversion layer, the silicon substrate when begin to form - cause deviation of the voltage) between the gate electrodes, (a) in the case of using the n-type channel, a source - an increase in the leakage current between the drain (b) in the case of using a p-type channel, to cause the problem of increasing the threshold of the operating voltage, a major problem for practical use of a ferroelectric memory device of MFIS-FET structure.

【0014】このような問題点は、スパッタ法によりS [0014] Such a problem is, S by sputtering
rTiO 3薄膜を形成するため、スパッタガスのプラズマによってSiO 2薄膜がダメージを受けることや、S To form the RTiO 3 thin film, and the SiO 2 thin film is damaged by the plasma of the sputtering gas, S
rTiO 3薄膜中の欠陥等が物理的原因となり、SrT RTiO 3 defects in thin film and the like becomes a physical cause, SRT
iO 3 /SiO 2薄膜中に正の固定電荷が存在してしまうことに起因していると考えられる。 the iO 3 / SiO 2 thin film is considered a positive fixed charge is due to the fact that would be present.

【0015】本発明は、上記のような課題を解決するためになされたものであって、MFIS−FET型の強誘電体記憶素子に用いて好適な誘電体薄膜の製造方法を提供することを目的とする。 [0015] The present invention was made to solve the above problems, to provide a manufacturing method of a preferred dielectric thin film by using the ferroelectric memory element type MFIS-FET for the purpose.

【0016】 [0016]

【課題を解決するための手段】上記課題を解決するため、本発明では、シリコン基板上に酸化シリコン薄膜を形成する工程と、その酸化シリコン薄膜上にSrTiO To solve the above object, according to an aspect of, the present invention includes the steps of forming a silicon oxide film on a silicon substrate, SrTiO on the silicon oxide film
3薄膜を基板加熱した状態でスパッタリング法により形成する工程と、そのSrTiO 3薄膜形成工程の後に、 A step of forming by sputtering 3 With thin and heating the substrate after the SrTiO 3 thin film formation process,
SrTiO 3形成時の基板加熱の温度以上かつ800℃ SrTiO 3 or more when forming the substrate heating temperature and 800 ° C.
以下で熱処理する工程とから成る誘電体薄膜の製造方法としている。 And a method of manufacturing a dielectric thin film made of a heat treating below.

【0017】さらに、本発明では、上記の誘電体薄膜の製造方法において、熱処理工程を酸素雰囲気中で行うこととしている。 Furthermore, in the present invention, the above-described method for fabricating a dielectric thin film, is set to be performed a heat treatment process in an oxygen atmosphere.

【0018】また、本発明では、上記の誘電体薄膜の製造方法において、熱処理工程を不活性ガス雰囲気中で行うこととしている。 [0018] In the present invention, the above-described method for fabricating a dielectric thin film, is set to be performed a heat treatment process in an inert gas atmosphere.

【0019】また、本発明では、上記の誘電体薄膜の成膜方法において、熱処理工程を酸素と不活性ガスとの混合ガス雰囲気中で行うこととしている。 [0019] In the present invention, in the film forming method of the dielectric thin film, it is set to be performed a heat treatment process in a mixed gas atmosphere of oxygen and inert gas.

【0020】また、本発明では、シリコン基板表面に2 [0020] In the present invention, 2 on the silicon substrate surface
つの不純物拡散層を形成する工程と、そのシリコン基板表面の2つの不純物拡散層に挟まれたチャネル領域上に酸化シリコン薄膜を形成する工程と、その酸化シリコン薄膜上にSrTiO 3薄膜を基板加熱した状態でスパッタリング法により形成する工程と、そのSrTiO 3薄膜形成工程の後に、前記SrTiO 3形成時の基板加熱の温度以上かつ800℃以下で熱処理する工程と、Sr Forming a One of the impurity diffusion layer, and forming a two silicon oxide thin film on a channel region sandwiched between the impurity diffusion layers of the silicon substrate surface and heating the substrate to SrTiO 3 thin film on the silicon oxide film a step of forming by sputtering in a state, a step that after the SrTiO 3 thin film forming step, a heat treatment wherein the SrTiO 3 formed at a temperature of the substrate heating more and at 800 ° C. or less, Sr
TiO 3薄膜上に強誘電体薄膜を形成する工程とから成る強誘電体記憶素子の製造方法としている。 And a method of manufacturing a ferroelectric memory device comprising a step of forming the ferroelectric thin film TiO 3 thin film.

【0021】 [0021]

【作用】本発明によれば、スパッタ法によるSrTiO According to the present invention, SrTiO by sputtering
3薄膜の形成後、熱処理工程を施すことにより、SiO 2 3 after formation of a thin film, by heat treatment step, SiO 2
薄膜のダメージが解消されると共に、SrTiO 3薄膜が結晶化膜となり、SrTiO 3薄膜中の構成原子が欠陥位置から格子位置に存在させるようにして、SrTi With damage of the thin film is eliminated, SrTiO 3 thin film becomes crystallized film, as constituent atom of the SrTiO 3 thin film is to be present in the lattice position from the defect position, SrTi
3 /SiO 2薄膜中の正の固定電荷を解消することができるものと考えられる。 It is believed that it is possible to solve the O 3 / positive fixed charge of the SiO 2 thin film.

【0022】また、本発明の熱処理工程の処理温度としては、スパッタ法によるSrTiO 3薄膜形成時の基板加熱温度以上の温度で、かつ、シリコンを用いた素子の製造プロセスとして可能な温度である800℃以下の処理温度で、効果が得られるものである。 Further, as the processing temperature of the heat treatment step of the present invention, the substrate heating temperature above the temperature at SrTiO 3 thin film formed by sputtering, and the temperature allowed in the manufacturing process of a device using silicon 800 ℃ the following processing temperature, are those that effect.

【0023】また、本発明の熱処理工程は、酸素雰囲気中、又は不活性ガス雰囲気中、又は不活性ガスと酸素との混合ガス雰囲気中で行うことが好ましいものである。 Further, the heat treatment process of the present invention, in an oxygen atmosphere, or an inert gas atmosphere, or is intended is preferably carried out in a mixed gas atmosphere of inert gas and oxygen.
ここで、不活性ガスとは、He、Ne、Ar等の希ガスのみを意味するものでなく、これの希ガスに加えてN 2 Here, the inert gas, the He, Ne, not intended to mean only the rare gas such as Ar, in addition to the noble gas N 2
等の反応性に乏しいガスを意味するものである。 It is intended to mean the poor gas to the reactive equal.

【0024】このような本発明の作用により、V fb及びV thのシフトを抑制することが可能となる。 [0024] by the action of the present invention, it is possible to suppress the shift of the V fb and V th. したがって、本発明の誘電体薄膜の製造方法によれば、MFIS Therefore, according to the manufacturing method of a dielectric thin film of the present invention, MFIS
−FET構造強誘電体記憶素子のシリコン基板−強誘電体薄膜間の誘電体バッファ層の特性を、大きく改善することができる。 Silicon substrate -FET structure ferroelectric memory device - a characteristic of the dielectric buffer layer between the ferroelectric thin film, it can be greatly improved. ゆえに、本発明の強誘電体記憶素子の製造方法によれば、誘電体バッファ層の特性改善により、 Thus, according to the method of manufacturing the ferroelectric memory device of the present invention, the characteristic improvement of the dielectric buffer layer,
素子特性に優れたMFIS−FET構造強誘電体記憶素子を実現することが可能となる。 It is possible to realize an excellent MFIS-FET structure ferroelectric memory device in device characteristics.

【0025】 [0025]

【実施例】以下、本発明の実施例について、図面を参照して説明する。 EXAMPLES Hereinafter, Examples of the present invention will be described with reference to the accompanying drawings. 図1は、本発明の誘電体薄膜の製造方法により、作製したサンプルの要部断面図であり、シリコン基板1上に、酸化シリコン膜2と、SrTiO 3薄膜3が順次形成されたものである。 Figure 1 is to provide a method of producing a dielectric thin film of the present invention, a main part cross-sectional view of sample produced on the silicon substrate 1, a silicon oxide film 2, in which SrTiO 3 thin film 3 are sequentially formed .

【0026】先ず、本実施例でのサンプルの作製について説明する。 [0026] First, a description will produce the sample in this embodiment. シリコン基板1として、p型で抵抗率が8 As the silicon substrate 1, p-type with resistivity 8
〜12ΩcmのSi(100)基板1を用い、この表面をドライ熱酸化することにより膜厚が30nmのシリコン酸化膜(SiO 2薄膜)2を形成した。 With Si (100) substrate 1 of ~12Omucm, thickness to form a silicon oxide film (SiO 2 film) 2 of 30nm by the surface to dry thermal oxidation. そして、このSiO 2薄膜2上に、RF−マグネトロンスパッタリング法により、膜厚が30nmのSrTiO 3薄膜3を形成した。 Then, on the SiO 2 film 2, the RF- magnetron sputtering method, the film thickness was formed SrTiO 3 thin film 3 of 30 nm. このときのSrTiO 3薄膜の成膜は、スパッタターゲットにSrTiO 3の焼結体ターゲット(純度:4N(99.99%))を用い、成膜室内を一旦2×10 -4 Paまで真空排気した後、基板加熱温度を400℃、RFパワーを50W、スパッタガスをAr: Formation of SrTiO 3 film in this case, a sintered body target of SrTiO 3 in the sputter target: using (purity 4N (99.99%)), was evacuated deposition chamber to temporarily 2 × 10 -4 Pa after the substrate heating temperature 400 ° C., the RF power 50 W, the sputtering gas Ar:
2 =8:2の混合ガス(成膜室内のガス圧:2Pa) O 2 = 8: 2 mixed gas (film-forming chamber of a gas pressure: 2 Pa)
として行った。 It was carried out with.

【0027】このようにして、Si基板上にSiO 2薄膜とSrTiO 3薄膜とを順次形成したサンプルを、S [0027] In this manner, the samples were successively formed a SiO 2 thin film and SrTiO 3 thin film on a Si substrate, S
rTiO 3薄膜の成膜に用いたスパッタ装置から取り出し、赤外線ランプを用いた熱処理装置により、処理時間を30分間とし、大気圧の酸素雰囲気中で熱処理を行った。 taken out from the sputtering apparatus used for forming a film RTiO 3 thin film, the heat treatment device using an infrared lamp, the treatment time is for 30 minutes, was heat-treated in an oxygen atmosphere at atmospheric pressure. このときの熱処理の処理温度としては、スパッタリング法によるSrTiO 3薄膜の形成時の基板加熱温度以上であり、かつ、シリコンを用いた素子製造プロセスとして可能な温度である、500℃、600℃、700 The treatment temperature of the heat treatment at this time, it is SrTiO 3 thin film substrate heating temperature or more during the formation of by a sputtering method, and the temperature allowed in the device production process using silicon, 500 ° C., 600 ° C., 700
℃、800℃とした。 ℃, was 800 ℃. これら、4種類の温度による熱処理を行い、4種類のサンプルを作製した。 These heat treatment is performed by four types of temperature, were prepared four samples.

【0028】これら熱処理温度が異なる4種類のサンプルについて、C−V特性の測定からV fbの負バイアス方向へのシフト(ネガティヴ・シフト)を求めた結果を図2に示す。 [0028] These heat treatment temperature is four different samples, shows the result of obtaining shift (Negative shift) from the measurement of C-V characteristics in the negative bias direction V fb in Fig. このときの測定条件は、上部電極としてHg Measurement conditions in this case are, Hg as an upper electrode
(水銀)−プローブ(面積≒0.5mmφ)を用い、上部電極−Si基板裏面間に、振幅15mVrmsで92 (Mercury) - with a probe (area ≒ 0.5 mm [phi), between the upper electrode -Si substrate back surface, 92 the amplitude 15mVrms
0kHzの正弦波にDCバイアスを−10〜+10Vまで印加し(バイアスの掃引速度ΔV=500mV/se The DC bias is applied to the -10 to + 10V the sinusoidal 0 kHz (bias sweep rate [Delta] V = 500 mV / se of
c. c. )、測定を行ったものである。 ), In which measurements were made.

【0029】図2の縦軸はV fbのネガティヴ・シフト(V)を示している。 The vertical axis of FIG. 2 shows a Negative shift of V fb (V). この図2によれば、本実施例の熱処理工程を施す前のもの(as-depo)でのV fbのネガティヴ・シフトが−5.4Vであったが、熱処理温度50 According to FIG. 2, although Negative shift of V fb in those before the heat treatment process of this embodiment (as-depo) was -5.4V, the heat treatment temperature 50
0℃のサンプルでは−1.4V、熱処理温度600℃のサンプルでは−1.8V、熱処理温度700℃のサンプルでは−1.7V、熱処理温度500℃のサンプルでは−1.5Vと、いずれのサンプルにおいても、V fbのネガティヴ・シフトが大きく減少して改善できていることがわかる。 0 ℃ of the sample -1.4 V, -1.8 V in the samples of the heat treatment temperature 600 ° C., -1.7 V in the samples of the heat treatment temperature 700 ° C., and -1.5V for samples of the heat treatment temperature 500 ° C., all samples in also, it can be seen that the Negative shift of V fb is can be improved greatly reduced.

【0030】次に、上記実施例で作製した熱処理温度が異なる4種類のサンプルについて、X線回折による観察結果について説明する。 Next, the four samples the heat treatment temperature is different prepared in Examples will be described observation by X ray diffraction. 本実施例の熱処理工程を施す前のもの(as-depo)のX線回折を観察すると、回折ピークを示さないアモルファス薄膜であったが、熱処理工程を施したサンプルでは、SrTiO 3薄膜の(11 When observing the X-ray diffraction ones (the as-depo) before the heat treatment step of the present embodiment, although there was an amorphous thin film does not exhibit diffraction peaks, the sample subjected to the heat treatment process, the SrTiO 3 thin film (11
0)、(200)の回折ピークを示し、SrTiO 3薄膜が結晶化していることがわかった。 0) shows a diffraction peak of (200), it was found that the SrTiO 3 thin film is crystallized. このときの、本実施例の熱処理温度が異なる4種類のサンプルでの、Sr In this case, the heat treatment temperature of this embodiment in four different samples, Sr
TiO 3薄膜の(110)、(200)のX線回折ピーク強度の観察結果を図3に示す。 Of TiO 3 thin film (110), shown in FIG. 3 the observation results of the X-ray diffraction peak intensity of (200).

【0031】図3の縦軸は回折ピーク強度(CPS)を示しており、この図3を見ると、熱処理工程を施す前のもの(アニールなし)では回折ピークを示していないが、熱処理工程により結晶化され、(110)の回折ピーク強度は700℃と800℃の熱処理温度のサンプルが最も大きくなっており、(200)の回折ピーク強度は800℃の熱処理温度のサンプルが最も大きくなっている。 The vertical axis of FIG. 3 shows the diffraction peak intensity (CPS), looking at FIG. 3, does not show (without annealing) the diffraction peak that before the heat treatment step, the heat treatment step crystallized, has (110) diffraction peak intensity of has become the largest sample of the heat treatment temperature of 700 ° C. and 800 ° C., the diffraction peak intensity of (200) is the largest sample of the heat treatment temperature of 800 ° C. . このことから、本実施例の熱処理工程によれば、 Therefore, according to the heat treatment process of this embodiment,
熱処理温度が500℃、600℃、700℃、及び80 The heat treatment temperature is 500 ℃, 600 ℃, 700 ℃, and 80
0℃のいずれのサンプルにおいても、SrTiO 3薄膜を結晶化でき、殊に熱処理温度800℃のサンプルが最も結晶化を促進できていることがわかる。 In any of the samples of the 0 ° C., SrTiO 3 thin film can crystallize, in particular it can be seen that the samples of the heat treatment temperature 800 ° C. is can be promoted most crystallization.

【0032】また、本実施例のサンプルの誘電率を測定すると、スパッタリング法によるSrTiO 3薄膜形成工程後の熱処理工程を施す前のアモルファスSrTiO Further, when measuring the dielectric constant of the sample of the present embodiment, amorphous SrTiO before the heat treatment step after SrTiO 3 thin film formation process by a sputtering method
3薄膜が20〜30であったのに対して、熱処理工程を施したサンプルでは、70〜75に上昇した。 Against 3 of the thin film was 20 to 30, in the sample that has been subjected to the heat treatment step was increased to 70-75. このことから、MFIS−FET構造においては、誘電体バッファ層の誘電率が大きい方が、強誘電体薄膜に電圧が印加され易くなので、この構造に用いるのに良好な特性を示していることがわかった。 Therefore, in the MFIS-FET structure, the larger the dielectric constant of the dielectric buffer layer, so easy a voltage is applied to the ferroelectric thin film, that showed good properties for use in this structure all right.

【0033】また、本実施例で作製したサンプルのSr [0033] In addition, the sample was produced in this example Sr
TiO 3薄膜表面は、緻密で平坦なものであったので、 Since TiO 3 thin film surface were those dense and flat,
実際の素子作製時に、微細加工が可能な良好なものであることが確認できた。 During the actual device manufacturing, it was confirmed that as it good can be microfabricated.

【0034】次いで、第2の実施例として、上記第1の実施例の熱処理工程の条件のうち、ガス雰囲気のみをO [0034] Then, as a second embodiment, of the conditions of the heat treatment process of the first embodiment, only the gas atmosphere O
2雰囲気に代えて不活性ガスであるN 2雰囲気にしたものについて説明する。 Instead of 2 atmosphere described what was N 2 atmosphere is an inert gas.

【0035】第2の実施例では、SrTiO 3薄膜形成後の熱処理工程をN 2雰囲気中で行い、その他のサンプル作製条件を第1の実施例と同じにしてサンプルを作製した。 [0035] In the second embodiment, a heat treatment step after SrTiO 3 thin film formed in an N 2 atmosphere, the other sample preparation conditions were prepared same as to sample the first embodiment. そして、ここで作製したサンプルについても、第1の実施例と同様に、C−V特性の測定によるV fbのネガティヴ・シフトの評価及びX線回折の観察を行ったところ、第1と同様の結果が得られた。 Then, for the sample prepared here, as in the first embodiment was subjected to C-V Evaluation of Negative shift of V fb by measurement of properties and the observation of X-ray diffraction, similar to the first results were obtained. このうち、SrT Of these, SrT
iO 3薄膜形成後の熱処理工程の処理温度を800℃としたサンプルについて、C−V特性の測定によるV fbのネガティヴ・シフトの評価及びX線回折の観察の結果を、それぞれ図4及び図5に示す。 iO For 3 samples the treatment temperature of the heat treatment step after film formation and 800 ° C., the results of C-V Evaluation of Negative shift of V fb by measurement of properties and X-ray diffraction observation, respectively 4 and 5 to show. なお、図4及び図5 Note that FIG. 4 and FIG. 5
において、比較のために、第1の実施例の熱処理温度が800℃のサンプルのデータも示されている。 In, for comparison, the heat treatment temperature of the first embodiment is also shown data samples 800 ° C..

【0036】図4から、N 2雰囲気中で熱処理工程を施したサンプルではV fbのネガティヴ・シフトが−0.6 [0036] From FIG. 4, Negative shift of V fb is a sample that has been subjected to the heat treatment step in an N 2 atmosphere -0.6
Vとなり、第1の実施例のO 2雰囲気中で熱処理工程を施したものと比較すると、更に0.9VもV fbのネガティヴ・シフトが低減され、V fbのネガティヴ・シフトを著しく改善できた結果となった。 V becomes, when compared to those subjected to the heat treatment step in O 2 atmosphere in the first embodiment, is reduced further Negative shift of 0.9V is also V fb, it could significantly improve the Negative shift of V fb the results became. また、図5から、第1 Further, from FIG 5, first
の実施例のものより回折ピーク強度は小さいものの、第2の実施例においても、SrTiO 3薄膜の結晶化ができていることがわかる。 Although the diffraction peak intensity than that of Example is small, even in the second embodiment, it can be seen that the possible crystallization of the SrTiO 3 thin film.

【0037】また、第2の実施例のサンプルの誘電率を測定すると、第1の実施例と同様に、熱処理工程による誘電率の上昇が観察された。 Further, when measuring the dielectric constant of the sample of the second embodiment, as in the first embodiment, increase in the dielectric constant due to the heat treatment process was observed. そして、第2の実施例で作製したサンプルのSrTiO 3薄膜表面も、第1の実施例のものと同様、緻密で平坦なものであった。 Then, SrTiO 3 thin film surface of the sample produced in the second embodiment also, same as in the first embodiment, were those dense and flat.

【0038】次いで、第3の実施例として、上記第1の実施例の熱処理工程の条件のうち、ガス雰囲気のみを、 [0038] Next, as a third embodiment, of the conditions of the heat treatment process of the first embodiment, only the gas atmosphere,
2雰囲気に代えて不活性ガスのN 2とO 2との混合ガス雰囲気にしたものについて説明する。 Instead of the O 2 atmosphere will be described that the mixed gas atmosphere of N 2 and O 2 in the inert gas. 第3の実施例では、SrTiO 3薄膜形成後の熱処理工程をO 2とN 2との混合ガス雰囲気中で行い、その他のサンプル作製条件を第1の実施例と同じにしてサンプルを作製した。 In the third embodiment, heat treatment is performed step after SrTiO 3 thin film formed in a mixed gas atmosphere of O 2 and N 2, the other sample preparation conditions were prepared same as to sample the first embodiment. ただし、ここで、混合ガスのO 2とN 2との混合比は、O 2 However, where the mixing ratio of O 2 and N 2 in the mixed gas, O 2:
2 =8:2、5:5、2:8の3種類について検討行った。 N 2 = 8: 2,5: 5,2 : Been investigated 8 three. すると、いずれの混合比の場合でも、第1及び第2の実施例と同様に、C−V特性の測定によるV fbのネガティヴ・シフトの評価及びX線回折の観察を行ったところ、V fbのネガティヴ・シフトの低減とSrTiO 3 Then, in either case of the mixing ratio, as in the first and second embodiment, it was subjected to C-V Evaluation of Negative shift of V fb by measurement of properties and the observation of X-ray diffraction, V fb reduction and SrTiO 3 of Negative shift
薄膜の結晶化が、上記第1及び第2の実施例と同様に確認された。 Crystallization of the thin film was confirmed as in the first and second embodiments.

【0039】また、第3の実施例のサンプルの誘電率を測定すると、第1及び第2の実施例と同様に、熱処理工程による誘電率の上昇が観察された。 Further, when measuring the dielectric constant of the sample of the third embodiment, similarly to the first and second embodiments, increase in the dielectric constant due to the heat treatment process was observed. そして、第3の実施例で作製したサンプルのSrTiO 3薄膜表面も、第1及び第2の実施例のものと同様、緻密で平坦なものであった。 Then, SrTiO 3 thin film surface of the sample produced in the third embodiment also, similar to those of the first and second embodiments were those dense and flat.

【0040】なお、上記第2及び第3の本実施例では、 [0040] In the second and third of this embodiment,
不活性ガスとしてN 2を用いたが、これ以外に、Ar、 Was used N 2 as an inert gas, in addition to this, Ar,
He等も用いることができる。 He and the like can also be used. しかし、実際の素子製造に用いる場合には、生産コストを考慮すると、N 2 、A However, when used in an actual device fabrication, considering the production cost, N 2, A
rが好ましい。 r is preferred.

【0041】なお、上記第1〜3の実施例において、スパッタリング法によるSrTiO 3薄膜形成工程後の熱処理工程を、処理時間30分で行ったが、1分以上で本発明の効果を得られることが確認できており、これらの実施例の処理時間に限定されるものではない。 [0041] In the above first to third embodiments, the heat treatment step after SrTiO 3 thin film formation process by a sputtering method, was performed in the processing time of 30 minutes, to obtain the effect of the present invention at least 1 minute There are confirmed, but is not limited to the processing time of these embodiments.

【0042】なお、上記第1〜3の実施例において、S [0042] In the above first to third embodiments, S
i基板としてp型を用いたが、n型でもよい。 While using a p-type as i substrate, it may be n-type. また、シリコン酸化膜の膜厚を30nm、SrTiO 3薄膜の膜厚を30nmとしたが、これらに限定されるものではないが、シリコン酸化膜の膜厚が5〜50nm、SrTi Further, 30nm thickness of the silicon oxide film, but the 30nm film thickness of the SrTiO 3 thin films, but are not limited to, the thickness of the silicon oxide film is 5 to 50 nm, SrTi
3薄膜の膜厚が10〜150nmであることが望ましい。 O 3 film thickness of the thin film is desirably 10 to 150 nm.

【0043】次いで、上記の実施例と同条件で作製したSrTiO 3薄膜上に、強誘電体薄膜を形成してMFI [0043] Then, the SrTiO 3 thin film produced in Example in the same condition described above, to form a ferroelectric thin film MFI
S−FET構造の強誘電体記憶素子を作製した第4の実施例について、図6を用いて説明する。 A fourth embodiment of manufacturing a ferroelectric memory device of S-FET structure is described with reference to FIG.

【0044】図6は、第4の実施例で作製した強誘電体記憶素子の基本構成を示す要部断面図であり、p型Si [0044] Figure 6 is a fragmentary cross-sectional view showing a basic structure of a ferroelectric memory element manufactured in the fourth embodiment, p-type Si
(100)基板11の表面に、2つの不純物拡散層1 (100) on the surface of the substrate 11, two impurity diffusion layers 1
4、15に挟まれたチャネル領域上に、SiO 2薄膜1 Sandwiched by channel region to 4, 15, SiO 2 film 1
2が配置され、そのSiO 2薄膜12上に、SrTiO 3 2 is disposed on the SiO 2 thin film 12, SrTiO 3
膜13が配置され、更に、そのSrTiO 3薄膜13上に強誘電体薄膜16及びゲート電極17が順次配置された構造となっている。 Film 13 is disposed, and further, a Part SrTiO 3 thin film 13 ferroelectric thin film 16 and the gate electrode 17 on are sequentially arranged structure.

【0045】本実施例での素子の作製は、あらかじめS [0045] Preparation of the element of the present embodiment, pre-S
i基板11表面上に、イオン注入法により、ソース領域及びドレイン領域となるn +不純物拡散層14、15を形成した後、上記第1〜3の実施例と同様にして、Si the i substrate 11 on the surface by ion implantation, after forming the n + impurity diffusion layers 14 and 15 to be a source region and a drain region, in the same manner as in the first to third embodiments, Si
基板11上に、ドライ熱酸化によりSiO 2薄膜12 On the substrate 11, SiO 2 film 12 by dry thermal oxidation
(膜厚30nm)を、RFスパッタリング法によりSr (Thickness 30 nm), Sr by RF sputtering
TiO 3薄膜13(膜厚30nm)を順次形成した。 It was sequentially formed TiO 3 thin film 13 (film thickness 30 nm). そして、上記第1〜3の実施例と同様の熱処理工程を施した。 Then, it subjected to the first to third embodiment and the same heat treatment step.

【0046】それから、本実施例では、強誘電体薄膜1 [0046] Then, in the present embodiment, the ferroelectric thin film 1
6として、Bi系層状構造強誘電体材料の一つであるS As 6, which is one of the Bi-based layered ferroelectric material S
rBi 2 Ta 29からなる薄膜を、ゾルーゲル法を用いて成膜した。 a thin film made of rBi 2 Ta 2 O 9, were formed using a sol-gel method. このゾルーゲル法による成膜時の熱処理の条件としては、熱処理温度が700〜800℃で、処理時間が10分〜60分間という条件が好ましく、本実施例では、熱処理温度800℃で30分間成膜を行い、膜厚が200nmのSrBi 2 Ta 29薄膜を形成した。 The conditions of the heat treatment at the time of film formation by the sol-gel method, at a heat treatment temperature is 700 to 800 ° C., preferably provided that the processing time is 10 minutes to 60 minutes, in the present embodiment, the film formation for 30 minutes at the heat treatment temperature 800 ° C. was carried out, the film thickness was formed SrBi 2 Ta 2 O 9 thin film 200 nm.
そして、スパッタリング法により、ゲート電極17としてPt電極を形成した。 Then, by a sputtering method to form a Pt electrode as the gate electrode 17. その後、レジストによりマスクを行いエッチング技術を用いて、SiO 2薄膜12、S Thereafter, the resist using an etching technique will produce masks by, SiO 2 thin film 12, S
rTiO 3薄膜13、強誘電体薄膜(SrBi 2 Ta 29 RTiO 3 film 13, the ferroelectric thin film (SrBi 2 Ta 2 O 9
薄膜)16、及びゲート電極(Pt電極)17のチャネル部分以外を取り除き、図5に示したようなMFSFE Thin film) 16, and a non-channel portion of the gate electrode (Pt electrode) 17 was removed, as shown in FIG. 5 MFSFE
T構造の強誘電体記憶素子の作製を完了した。 Completing the fabrication of the ferroelectric memory device of T structure.

【0047】このようにして作製した本実施例の強誘電体記憶素子において、スパッタリング法によるSrTi [0047] In the ferroelectric memory device of this example produced in this manner, SrTi by sputtering
3薄膜形成後の熱処理工程を、N 2雰囲気中で、熱処理温度800℃、処理時間30分間行ったものについて、 The O 3 heat treatment step after film formation, in an N 2 atmosphere, for having been subjected the heat treatment temperature 800 ° C., the treatment time 30 min,
高周波C−V特性を測定を行った。 The high-frequency C-V characteristics were measured. このときの高周波C High-frequency C of this time
−V特性の測定条件は、ゲート電極面積が2×10 -3 Measurement conditions -V characteristics, the gate electrode area 2 × 10 -3 c
2で、周波数1MHz、ゲート電圧の掃引は−10V m 2, and the frequency 1MHz, the sweep of the gate voltage is -10V
から+10V及び−10Vから+10Vとした。 Was + 10V from from + 10V and -10V.

【0048】図7はその高周波C−V特性の測定結果を示したものであり、横軸はゲート電極とシリコン基板との間に印加したゲート電圧(V)であり、縦軸はゲート電極−シリコン基板間の静電容量(pF)である。 [0048] Figure 7 is shows the measurement results of the high-frequency C-V characteristics, the horizontal axis represents the gate voltage applied between the gate electrode and the silicon substrate (V), and the vertical axis the gate electrode - is the capacitance between the silicon substrate (pF). この図7によれば、本実施例の強誘電体記憶素子は、メモリウインドウが約3Vの良好なヒステリシス曲線を描いてた。 According to FIG. 7, the ferroelectric memory device of this embodiment, the memory window has been drawn a good hysteresis curve of about 3V. また、V fbのネガティヴ・シフトの抑制による漏れ電流の低減や動作電圧の低減など、本発明を強誘電体記憶素子に適用すれば、記憶素子として良好な特性が得られることが確認できた。 Further, such reduction in the reduction and operating voltage of the leakage current due to the suppression of Negative shift of V fb, when applied to a ferroelectric memory device of the present invention, good properties as a memory element that is obtained was confirmed.

【0049】なお、強誘電体薄膜材料や電極材料は、上記実施例に限定されるものではなく、例えば、強誘電体材料として、PZT(チタン酸ジルコン酸鉛)やBi系層状構造強誘電体等の強誘電体材料を用いることができる。 [0049] Incidentally, the ferroelectric thin film material and the electrode material is not limited to the above embodiments, for example, as the ferroelectric material, PZT (lead zirconate titanate) or Bi-based layered ferroelectric ferroelectric material such can be used. ここで、Bi系層状構造強誘電体とは、上記SrB Here, the Bi-based layered ferroelectric, the SrB
2 Ta 29の他、代表的なものにBi 4 Ti 312があるが、これ以外には、SrBi 2 Nb 29 、BaBi 2 Other i 2 Ta 2 O 9, typical to it is Bi 4 Ti 3 0 12, the addition to this, SrBi 2 Nb 2 O 9, BaBi 2 N
29 、BaBi 2 Ta 29 、Pb 2 Bi 2 Nb 29 、P b 2 O 9, BaBi 2 Ta 2 O 9, Pb 2 Bi 2 Nb 2 O 9, P
bBi 2 Ta 29 、SrBi 4 Ti 415 、BaBi 4 Ti bBi 2 Ta 2 O 9, SrBi 4 Ti 4 O 15, BaBi 4 Ti
415 、PbBi 4 Ti 415 、Na 0.5 Bi 4.5 Ti 4 O 15, PbBi 4 Ti 4 O 15, Na 0.5 Bi 4.5 Ti
415 、K 0.5 Bi 4.5 Ti 415 、Sr 2 Bi 4 Ti 4 O 15, K 0.5 Bi 4.5 Ti 4 O 15, Sr 2 Bi 4 Ti
518 、Ba 2 Bi 4 Ti 518 、Pb 2 Bi 4 Ti 518等がある。 5 O 18, there is Ba 2 Bi 4 Ti 5 O 18 , Pb 2 Bi 4 Ti 5 O 18 and the like. これらのBi系層状構造強誘電体材料は、誘電率がおおよそ200以下程度であり、PZTよりも小さな誘電率を示す。 These Bi-based layered ferroelectric material is much dielectric constant of approximately 200 or less, indicating a smaller dielectric constant than PZT. このような小さい誘電率の強誘電体薄膜をMFIS−FET構造に用いれば、ゲート電極に電圧を印加する際に、強誘電体薄膜に電圧が加われ易くなるので、より低電圧駆動が可能となる。 The use of ferroelectric thin films of such a small dielectric constant MFIS-FET structure, when a voltage is applied to the gate electrode, so easily Kuwaware voltage to the ferroelectric thin film, it is possible to lower voltage driving . また、強誘電体薄膜の成膜方法についても、ゾル−ゲル法のほかに、スパッタリング法、MOCVD法、などを用いることができ、上記実施例に限定されるものではない。 As for the method of forming the ferroelectric thin film, sol - in addition to the gel method, a sputtering method, MOCVD method, or the like can be used, but is not limited to the above embodiments.

【0050】なお、第4の実施例についても、上記第1 [0050] Incidentally, for the fourth embodiment, the first
〜3の実施例と同様に、Si基板の種類、シリコン酸化膜の膜厚、SrTiO 3薄膜の膜厚等は、この実施例に限定されるものではない。 Similar to to 3 embodiment, the type of the Si substrate, the thickness of the silicon oxide film, SrTiO 3 thin film thickness, etc., not limited to this embodiment.

【0051】 [0051]

【発明の効果】以上のように、本発明の誘電体薄膜の製造方法によれば、SiO 2薄膜のダメージを解消すると共に、SrTiO 3薄膜を結晶化させることができるので、SrTiO 3 /SiO 2薄膜中に存在した固定電荷を消失させることができ、フラットバンド電圧V fb及びしきい値電圧V thのシフトを良く制することが可能となる。 As is evident from the foregoing description, according to the production method of a dielectric thin film of the present invention, as well as eliminate the damage of the SiO 2 thin film, since the SrTiO 3 thin film can be crystallized, SrTiO 3 / SiO 2 it is possible to eliminate the fixed charge present in the film, it is possible to win well flat band voltage shift V fb and the threshold voltage V th. さらに、SrTiO 3薄膜を結晶化させることができ、誘電率を高くすることができるので、強誘電体記憶素子に適用した場合、誘電体薄膜に電圧を印加され易くすることができる。 Furthermore, it is possible to crystallize the SrTiO 3 thin film, it is possible to increase the dielectric constant, when applied to a ferroelectric memory device can be easily applied voltage to the dielectric thin film.

【0052】また、本発明の強誘電体記憶素子の製造方法によれば、素子特性に優れ、更に低電圧駆動が可能で、漏れ電流が低減できるので、低消費電力の強誘電体記憶素子を実現することができる、。 Further, according to the method of manufacturing a ferroelectric memory device of the present invention, excellent device characteristics, can be further low-voltage driving, because the leakage current can be reduced, the ferroelectric memory device of low power consumption it is possible to realize,.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例の誘電体薄膜の製造方法により作製したサンプルの要部断面図である。 1 is a fragmentary cross-sectional view of a sample produced by the production method of a dielectric thin film of an embodiment of the present invention.

【図2】第1の実施例で作製したサンプルのC−V特性の測定からV fbのネガティヴ・シフトを求めた結果を示す図である。 2 is a diagram illustrating a result of obtaining Negative shift of V fb from the measurement of C-V characteristics of the samples prepared in the first embodiment.

【図3】第1の実施例で作製したサンプルのSrTiO [Figure 3] SrTiO samples prepared in the first embodiment
3薄膜のX線回折ピーク強度の観察結果を示す図である。 3 is a diagram showing the observation result of X-ray diffraction peak intensity of the thin film.

【図4】第2の実施例で作製したサンプルのC−V特性の測定からV fbのネガティヴ・シフトを求めた結果を示す図である。 4 is a diagram illustrating a result of obtaining Negative shift of V fb from the measurement of C-V characteristics of the samples prepared in the second embodiment.

【図5】第2の実施例で作製したサンプルのSrTiO [5] SrTiO samples prepared in the second embodiment
3薄膜のX線回折ピーク強度の観察結果を示す図である。 3 is a diagram showing the observation result of X-ray diffraction peak intensity of the thin film.

【図6】第4の実施例で作製したMSIF−FET構造の強誘電体記憶素子の要部断面図である。 6 is a fragmentary cross-sectional view of the ferroelectric memory device of MSIF-FET structure fabricated in the fourth embodiment.

【図7】第4の実施例で作製したMSIF−FET構造の強誘電体記憶素子の高周波C−V特性の測定結果を示した図である。 7 is a diagram showing the measurement results of high-frequency C-V characteristics of the ferroelectric memory device of MSIF-FET structure fabricated in the fourth embodiment.

【図8】従来のMSF−FET構造の強誘電体記憶素子の要部断面図である。 8 is a fragmentary cross-sectional view of the ferroelectric memory device of a conventional MSF-FET structure.

【符号の説明】 DESCRIPTION OF SYMBOLS

1,11 シリコン基板 2,12 SiO 2薄膜 3,13 SrTiO 3薄膜 14,15 不純物拡散層 16 強誘電体薄膜 17 ゲート電極 1,11 silicon substrate 2, 12 SiO 2 thin film 3, 13 SrTiO 3 thin films 14 and 15 the impurity diffusion layer 16 ferroelectric thin film 17 gate electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/43 H01L 29/62 G 21/8247 29/78 371 29/788 29/792 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identification symbol Agency in Docket No. FI art display portion H01L 29/43 H01L 29/62 G 21/8247 29/78 371 29/788 29/792

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 シリコン基板上に酸化シリコン薄膜を形成する工程と、 該酸化シリコン薄膜上にSrTiO 3薄膜を基板加熱した状態でスパッタリング法により形成する工程と、 該SrTiO 3薄膜形成工程の後に、前記SrTiO 3形成時の基板加熱の温度以上かつ800℃以下で熱処理する工程とから成る誘電体薄膜の製造方法。 And 1. A process for forming a silicon oxide film on a silicon substrate, a step of forming by sputtering in a state that the SrTiO 3 thin film was a substrate heated on the silicon oxide film, after the SrTiO 3 thin film formation process, method for producing a dielectric thin film made of a heat treating below the SrTiO 3 forming temperature or higher and 800 ° C. of the substrate heating during.
  2. 【請求項2】 前記熱処理工程を酸素雰囲気中で行うことを特徴とする請求項1に記載の誘電体薄膜の製造方法。 2. A method for producing a dielectric thin film according to claim 1, characterized in that said heat treatment step in an oxygen atmosphere.
  3. 【請求項3】 前記熱処理工程を不活性ガス雰囲気中で行うことを特徴とする請求項1に記載の誘電体薄膜の製造方法。 3. The method for producing a dielectric thin film according to claim 1, characterized in that said heat treatment step in an inert gas atmosphere.
  4. 【請求項4】 前記熱処理工程を酸素と不活性ガスとの混合ガス雰囲気中で行うことを特徴とする請求項1に記載の誘電体薄膜の製造方法。 4. A manufacturing method of a dielectric thin film according to claim 1, characterized in that said heat treatment step in a mixed gas atmosphere of oxygen and inert gas.
  5. 【請求項5】 シリコン基板表面に2つの不純物拡散層を形成する工程と、 該シリコン基板表面の2つの不純物拡散層に挟まれたチャネル領域上に酸化シリコン薄膜を形成する工程と、 該酸化シリコン薄膜上にSrTiO 3薄膜を基板加熱した状態でスパッタリング法により形成する工程と、 該SrTiO 3薄膜形成工程の後に、前記SrTiO 3形成時の基板加熱の温度以上かつ800℃以下で熱処理する工程と、 前記SrTiO 3薄膜上に強誘電体薄膜を形成する工程とから成る強誘電体記憶素子の製造方法。 Forming two impurity diffusion layers 5. A silicon substrate surface, forming a silicon oxide thin film on two impurity diffusion layers sandwiched by the channel region of the silicon substrate surface, the silicon oxide a step of forming by sputtering the SrTiO 3 thin film in a state of heating the substrate on the thin film, a step of after the SrTiO 3 thin film forming step, a heat treatment wherein the SrTiO 3 formed at a temperature of the substrate heating more and at 800 ° C. or less, method of manufacturing a ferroelectric memory device comprising a step of forming a ferroelectric thin film on the SrTiO 3 thin film.
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