JPH0964309A - Semiconductor memory device and its manufacture - Google Patents

Semiconductor memory device and its manufacture

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JPH0964309A
JPH0964309A JP7221674A JP22167495A JPH0964309A JP H0964309 A JPH0964309 A JP H0964309A JP 7221674 A JP7221674 A JP 7221674A JP 22167495 A JP22167495 A JP 22167495A JP H0964309 A JPH0964309 A JP H0964309A
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thin film
oxide film
contact hole
film
lower electrode
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Yasuyuki Ito
康幸 伊藤
Maho Ushikubo
真帆 牛久保
Seiichi Yokoyama
誠一 横山
Masayoshi Koba
正義 木場
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor memory device and its manufacturing method wherein the film formation temperature and time can be reduced, and fine working and highly precise working are enabled. SOLUTION: In a first heat treatment stage, a first insulator thin film 6 covering a semiconductor substrate 1 and the surface of conductive material inside a contact hole 8 are flattened, precursor solution applied to the surface of a lower electrode 10 formed on the surface is heated, solvent only is eliminated, the precursor is dried, and a dielectric thin film 11 is formed. In this stage, the temperature is quickly raised, the heating temperature is kept nearly equal to the crystallization temperature of the dielectric thin film, organic matter is thermally decomposed and eliminated, and the heating is stopped when fine crystal nuclei are grown. The dielectric thin film 11 is covered with a second insulator thin film 13. A contact hole is made, in which an upper electrode 12 is formed. After the upper electrode is worked in a specific size, characteristics of a dielectric capacitor is stabilized by heating in a second heat treatment stage. The dielectric thin film is crystallized by heating for a sufficient period at a temperature higher than or equal to the crystallization temperature.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は半導体メモリ素子や
強誘電体メモリ素子などに用いられる強誘電体薄膜素子
及び誘電体薄膜素子、更にそれらの素子の製造方法に関
する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric thin film element and a dielectric thin film element used for a semiconductor memory element, a ferroelectric memory element and the like, and a manufacturing method of those elements.

【0002】[0002]

【従来の技術】強誘電体は、自発分極、高誘電率、電気
光学効果、圧電効果及び焦電効果等の多くの機能を持つ
ことから、広範なデバイス開発に応用されている。例え
ば、その焦電性を利用して赤外線リニアアレイセンサ
に、また、その圧電性を利用して超音波センサに、その
電気光学効果を利用して導波路型光変調器に、その高誘
電性を利用してDRAMやMMIC用キャパシタにと、
様々な方面で用いられている。
2. Description of the Related Art Ferroelectric materials have many functions such as spontaneous polarization, high dielectric constant, electro-optical effect, piezoelectric effect and pyroelectric effect, and are therefore widely applied to device development. For example, its pyroelectricity is used for an infrared linear array sensor, its piezoelectricity is used for an ultrasonic sensor, its electro-optical effect is used for a waveguide type optical modulator, and its high dielectric constant is used. To the capacitors for DRAM and MMIC,
It is used in various fields.

【0003】中でも、近年の薄膜形成技術の進展に伴っ
て、半導体メモリ技術との組み合わせにより高密度でか
つ高速に動作する強誘電体不揮発性メモリ(FRAM)
の開発が盛んである。強誘電体薄膜を用いた不揮発性メ
モリは、その高速書き込み/読み出し、低電圧動作、及
び書き込み/読み出し耐性の高さ等の特性から、従来の
不揮発性メモリの置き換えだけでなく、SRAMやDR
AMに対する置き換えも可能なメモリとして、実用化に
向けて研究開発が盛んに行われている。この様なデバイ
ス開発には残留分極(Pr)が大きくかつ抗電場(E
c)が小さく、低リーク電流であり、分極反転の繰り返
し耐性の大きな材料が必要である。さらには動作電圧の
低減と半導体微細加工プロセスに適合するために膜厚2
00nm以下の薄膜で上記の特性を実現することが望ま
しい。
Among them, a ferroelectric non-volatile memory (FRAM) which operates at a high density and at a high speed in combination with a semiconductor memory technology with the recent progress of the thin film forming technology.
Is actively being developed. Non-volatile memory using ferroelectric thin film is not only a replacement for conventional non-volatile memory but also SRAM and DR because of its characteristics such as high speed write / read, low voltage operation, and high write / read endurance.
As a memory that can be replaced with an AM, research and development are being actively conducted toward practical use. For such device development, the remanent polarization (Pr) is large and the coercive electric field (Er) is large.
A material having a small c), a low leakage current, and a large resistance to repeated polarization inversion is required. Furthermore, in order to reduce the operating voltage and adapt to the semiconductor microfabrication process, the film thickness is 2
It is desirable to realize the above characteristics with a thin film of 00 nm or less.

【0004】これらの用途に用いられる強誘電体または
高誘電体材料としては、PZT(チタン酸ジルコン酸
鉛、Pb(Ti,Zr)O3 )に代表されるペロブスカ
イト構造の酸化物材料が主流であった。ところが、PZ
Tのように鉛をその構成元素として含む材料は、鉛また
はその酸化物の蒸気圧が高いため、成膜時に鉛成分が蒸
発して膜中に欠陥を発生させたり、ひどい場合にはピン
ホールを形成する。この結果、リーク電流が増大した
り、分極反転を繰り返すと自発分極の大きさが減少する
疲労現象が起こるなどの欠点があった。特に疲労現象に
関しては、強誘電体不揮発性メモリによるDRAMに対
する置き換えを考えると1015回の分極反転後も特性の
変化がないことを保証しなければならないため、疲労の
ない強誘電体薄膜の開発が望まれていた。
As a ferroelectric or high-dielectric material used for these purposes, an oxide material having a perovskite structure represented by PZT (lead zirconate titanate, Pb (Ti, Zr) O 3 ) is the mainstream. there were. However, PZ
A material containing lead as its constituent element such as T has a high vapor pressure of lead or an oxide thereof, so that the lead component evaporates during film formation and causes defects in the film, or in the worst case, pinholes. To form. As a result, there are drawbacks such as an increase in leak current and a fatigue phenomenon in which the magnitude of spontaneous polarization decreases with repeated polarization inversion. Regarding the fatigue phenomenon, it is necessary to guarantee that there will be no change in the characteristics even after 10 15 times of polarization reversal, considering the replacement of the DRAM with the ferroelectric non-volatile memory. Was desired.

【0005】これに対して、近年、ビスマス層状構造化
合物材料の研究開発がなされている。ビスマス層状構造
化合物材料は、1959年に、Smolenskiiら
によって発見され(G.A.Smolenskii,
V.A.Isupov andA.I.Agranov
skaya,Soviet Phys.SolidSt
ate,1,149(1959))、その後、Subb
araoにより詳細な検討がなされた。(E.C.Su
bbarao,J.Phys.Chem.Solid
s,23,665(1962))最近、Carlos
A.Paz de Araujoらは、このビスマス層
状構造化合物薄膜が強誘電体及び高誘電体集積回路への
応用に適していることを発見し、特に1012回以上の分
極反転後も特性に変化が見られないという優れた疲労特
性を報告している。(International A
pplication No.PCT/US92/10
542)しかし、この場合の成膜方法は、MOD(Me
tal OrganicDecomposition)
法であり、薄膜の結晶化のためのアニール温度が800
℃と極めて高い上にアニール時間も1時間以上と長く、
集積回路上に形成する場合には、ヴィアホール材料と電
極間の相互拡散や酸化によるコンタクト不良や特性劣化
などのダメージの問題があり、特に高集積化する場合の
障害となっていた。
On the other hand, in recent years, research and development of bismuth layer structure compound materials have been conducted. The bismuth layered structure compound material was discovered by Smolenskii et al. In 1959 (GA Smolenskii,
V. A. Isupov and A. I. Agranov
skaya, Soviet Phys. SolidSt
ate, 1, 149 (1959)), and then Subb
Detailed examination was done by arao. (EC Su
bbarao, J .; Phys. Chem. Solid
s, 23, 665 (1962)) Recently, Carlos
A. Paz de Araujo et al. Found that this bismuth layer structure compound thin film is suitable for application to ferroelectric and high-dielectric integrated circuits, and in particular, changes in the characteristics were observed even after 10 12 or more polarization inversions. It reports the excellent fatigue properties of not having. (International A
application No. PCT / US92 / 10
542) However, the film forming method in this case is MOD (Me
talOrganicDecomposition)
The annealing temperature for crystallization of the thin film is 800
The temperature is extremely high at ℃ and the annealing time is longer than 1 hour.
When it is formed on an integrated circuit, there is a problem of damage such as contact failure and characteristic deterioration due to mutual diffusion and oxidation between the via hole material and the electrode, which is an obstacle to high integration.

【0006】強誘電体薄膜の製造方法には、真空蒸着
法、スパッタリング法、レーザーアブレーション法等の
物理的方法、及び、有機金属化合物を出発原料としこれ
らを熱分解酸化して酸化物強誘電体を得るゾルゲル法ま
たはMOD法、MOCVD(Metal Organi
c Chemical Vapor Depositi
on)法等の化学的方法が用いられている。
The method of manufacturing the ferroelectric thin film includes physical methods such as vacuum deposition method, sputtering method, laser ablation method and the like, and organic metal compounds are used as a starting material to thermally decompose and oxidize them to form an oxide ferroelectric material. To obtain sol-gel method or MOD method, MOCVD (Metal Organi)
c Chemical Vapor Depositi
on) method or the like is used.

【0007】上記成膜法の中で、ゾルゲル法またはMO
D法は、原子レベルの均質な混合原料溶液を用いる事
で、組成制御が容易で再現性に優れること、特別な真空
装置が必要なく常圧で大面積の成膜が可能であること、
工業的に低コストである等の利点から広く利用されてい
る。
Among the above film forming methods, the sol-gel method or MO
The method D uses a homogeneous mixed raw material solution at the atomic level, the composition control is easy and the reproducibility is excellent, and a large area film can be formed at normal pressure without the need for a special vacuum device.
It is widely used because of its advantages such as industrially low cost.

【0008】特に、上記のビスマス層状構造化合物薄膜
の成膜方法としてもMOD法が用いられており、従来の
MOD法の成膜プロセスでは、下記のような工程で強誘
電体薄膜または誘電体薄膜が製造される(Intern
ational Application No.PC
T/US92/10542)。
In particular, the MOD method is also used as a film forming method of the above-mentioned bismuth layered structure compound thin film, and in the film forming process of the conventional MOD method, the ferroelectric thin film or the dielectric thin film is formed by the following steps. Is manufactured (Intern
national Application No. PC
T / US92 / 10542).

【0009】1)複合アルコキシドなどからなる前駆体
溶液をスピンコート法等で基板上に塗布成膜する工程。
1) A step of coating and forming a precursor solution containing a composite alkoxide on a substrate by a spin coating method or the like.

【0010】2)溶媒や1)の工程において反応生成し
たアルコールや残留水分を膜中より離脱させるために、
150℃で30秒から数分間、得られた膜を加熱・乾燥
する工程。
2) In order to separate the solvent and the alcohol and residual water produced by the reaction in the step 1) from the film,
A step of heating and drying the obtained film at 150 ° C. for 30 seconds to several minutes.

【0011】3)膜中の有機物成分を熱分解除去するた
めにRTA(Rapid Thermal Annea
ling)法を用いて酸素雰囲気中で725℃で30秒
間、加熱処理する工程。
3) RTA (Rapid Thermal Annea) for thermally decomposing and removing organic components in the film.
Ling) method, heat treatment at 725 ° C. for 30 seconds in an oxygen atmosphere.

【0012】4)膜を結晶化させるために、酸素雰囲気
中で800℃で1時間、加熱処理する工程。
4) A step of heat-treating at 800 ° C. for 1 hour in an oxygen atmosphere to crystallize the film.

【0013】5)上部電極を形成した後、酸素雰囲気中
で800℃で30分間、加熱処理する工程。
5) A step of performing heat treatment at 800 ° C. for 30 minutes in an oxygen atmosphere after forming the upper electrode.

【0014】なお、所望の膜厚を得るためには、1)か
ら3)の工程を繰り返し、最後に4)、5)の工程を行
う。
In order to obtain a desired film thickness, steps 1) to 3) are repeated, and finally steps 4) and 5) are performed.

【0015】以上のようにして、強誘電体薄膜または誘
電体薄膜を製造することができる。
As described above, the ferroelectric thin film or the dielectric thin film can be manufactured.

【0016】[0016]

【発明が解決しようとする課題】上記のような従来の強
誘電体薄膜の製造方法において、上部電極を形成する前
に結晶化を行う工程を施すことにより製造された強誘電
体薄膜は、リーク電流が大きい上に、高い残留分極値を
得るためには800℃程度の高温で長時間加熱処理する
必要がある。このため、強誘電体薄膜及び下部電極の粒
子径が1000〜2000オングストローム程度の大き
さの凹凸の大きい粗な膜になり、リーク電流が増大する
と共に絶縁耐圧も低下し、さらに微細加工が困難になる
ことから高集積化には適していない。同様に、誘電体薄
膜に関しても、従来の製造方法では強誘電体薄膜と同様
の問題がある。
In the conventional method of manufacturing a ferroelectric thin film as described above, a ferroelectric thin film manufactured by performing a step of performing crystallization before forming an upper electrode has a leakage current. In addition to a large current, it is necessary to perform heat treatment at a high temperature of about 800 ° C. for a long time in order to obtain a high remanent polarization value. Therefore, the ferroelectric thin film and the lower electrode become a rough film with large irregularities having a particle size of about 1000 to 2000 angstroms, which increases the leak current and lowers the dielectric strength, which makes further microfabrication difficult. Therefore, it is not suitable for high integration. Similarly, regarding the dielectric thin film, the conventional manufacturing method has the same problem as the ferroelectric thin film.

【0017】本発明は、上記のような課題を解決するた
めになされたものであり、従来の製造方法と比べて成膜
温度を低温化及び短時間化するとともに、リーク電流の
低減、誘電体薄膜の緻密化、微細加工精度の向上を実現
するための製造方法、及びその製造方法によって製造さ
れた集積度の高い半導体メモリ素子を提供することを目
的とする。
The present invention has been made in order to solve the above-mentioned problems, and lowers the film forming temperature and shortens the time compared with the conventional manufacturing method, and also reduces the leakage current and the dielectric. An object of the present invention is to provide a manufacturing method for realizing the densification of a thin film and an improvement in precision of fine processing, and a semiconductor memory device manufactured by the manufacturing method and having a high degree of integration.

【0018】[0018]

【課題を解決するための手段】本発明によれば、前述の
目的は、一つのスイッチ用トランジスタと一つの誘電体
キャパシタを有するメモリセルを含む半導体メモリ素子
の製造方法であって、該スイッチ用トランジスタが形成
された半導体基板上を第一の絶縁体薄膜で被覆し、該第
一の絶縁体薄膜を貫く第1のコンタクトホールを設け、
該第1のコンタクトホール内部を導電物質で充填し、前
記第一の絶縁体薄膜表面と前記導電物質の表面とを平担
化し、平担化された表面上に下部電極を形成し、形成さ
れた下部電極の表面に少なくとも1種類の金属を含む前
駆体溶液を塗布し、塗布された前駆体溶液を加熱して溶
媒のみを除去して乾燥し、乾燥された前駆体を加熱して
酸化膜を形成する第一の熱処理段階と、前記下部電極及
び前記酸化膜を所定の大きさに加工し、加工された下部
電極及び酸化膜を第二の絶縁体薄膜で被覆し、該第二の
絶縁体薄膜を貫く第2のコンタクトホールを設け、該第
2のコンタクトホール内部に上部電極を形成し、形成さ
れた上部電極を所定の大きさに加工し、前記酸化膜を加
熱して誘電体キャパシタの特性を安定化する第二の熱処
理段階とを含んでおり、前記第一の熱処理段階におい
て、加熱温度を急速に昇温して前記酸化膜の主成分とな
る材料の結晶化温度のごく近傍に保持することにより有
機物を熱分解して除去すると同時に非常に微細な結晶核
が成長した段階で留め、前記第二の熱処理段階におい
て、前記結晶化温度以上の温度で十分な時間加熱を行う
ことにより前記酸化膜の主成分となる材料を結晶化させ
て前記酸化膜を形成することを特徴とする半導体メモリ
素子の製造方法によって解決される。
According to the present invention, the above-mentioned object is a method of manufacturing a semiconductor memory device including a memory cell having one switch transistor and one dielectric capacitor. A semiconductor substrate on which a transistor is formed is covered with a first insulator thin film, and a first contact hole penetrating the first insulator thin film is provided;
The inside of the first contact hole is filled with a conductive material, the surface of the first insulator thin film and the surface of the conductive material are flattened, and a lower electrode is formed on the flattened surface. A precursor solution containing at least one metal is applied to the surface of the lower electrode, and the applied precursor solution is heated to remove only the solvent and dried, and the dried precursor is heated to form an oxide film. A first heat treatment step of forming a film, the lower electrode and the oxide film are processed to a predetermined size, and the processed lower electrode and the oxide film are covered with a second insulating thin film, and the second insulating film is formed. A second contact hole penetrating the body thin film is provided, an upper electrode is formed inside the second contact hole, the formed upper electrode is processed into a predetermined size, and the oxide film is heated to thereby dielectric capacitor. Including a second heat treatment step to stabilize the properties of In the first heat treatment step, the heating temperature is rapidly raised to keep it in the vicinity of the crystallization temperature of the material that is the main component of the oxide film, thereby thermally decomposing and removing the organic matter at the same time. In the second heat treatment step, the material serving as the main component of the oxide film is crystallized by heating at a temperature equal to or higher than the crystallization temperature for a sufficient time. This is solved by a method of manufacturing a semiconductor memory device, which comprises forming the oxide film.

【0019】本発明によれば、前述の目的は、一つのス
イッチ用トランジスタと一つの誘電体キャパシタを有す
るメモリセルを含む半導体メモリ素子であって、該スイ
ッチ用トランジスタが形成された半導体基板上を覆う第
一の絶縁体薄膜と、該第一の絶縁体薄膜を貫き内部を導
電物質で充填された第1のコンタクトホールと、前記第
一の絶縁体薄膜表面及び前記導電物質の表面に形成され
た下部電極と、該下部電極の表面に形成された少なくと
も1種類の金属を含む酸化膜と、所定の大きさに加工さ
れた前記下部電極及び前記酸化膜を覆う第二の絶縁体薄
膜と、該第二の絶縁体薄膜を貫く第2のコンタクトホー
ルと、該第2のコンタクトホール内部に形成され所定の
大きさに加工された上部電極とを備えており、前記酸化
膜の粒径が200オングストローム以下であることを特
徴とする半導体メモリ素子によって解決される。
According to the present invention, the above-mentioned object is a semiconductor memory device including a memory cell having one switching transistor and one dielectric capacitor, the semiconductor memory device having the switching transistor formed thereon. A first insulator thin film covering the first insulator thin film, a first contact hole penetrating the first insulator thin film and filled with a conductive substance inside, and formed on the surface of the first insulator thin film and the surface of the conductive substance. A lower electrode, an oxide film containing at least one kind of metal formed on the surface of the lower electrode, a second insulator thin film processed to have a predetermined size and covering the lower electrode and the oxide film, A second contact hole penetrating the second insulator thin film and an upper electrode formed in the second contact hole and processed to a predetermined size are provided, and the oxide film has a grain size of 200. It is solved by a semiconductor memory device characterized by Ngusutoromu or less.

【0020】本発明によれば、前述の目的は、一つのス
イッチ用トランジスタと一つの誘電体キャパシタを有す
るメモリセルを含む強誘電体薄膜素子または誘電体薄膜
素子であって、該スイッチ用トランジスタが形成された
半導体基板上を覆う第一の絶縁体薄膜と、該第一の絶縁
体薄膜を貫き内部を導電物質で充填された第1のコンタ
クトホールと、前記第一の絶縁体薄膜表面及び前記導電
物質の表面に形成された下部電極と、該下部電極の表面
に形成された少なくとも1種類の金属を含む酸化膜と、
所定の大きさに加工された前記下部電極及び前記酸化膜
を覆う第二の絶縁体薄膜と、該第二の絶縁体薄膜を貫く
第2のコンタクトホールと、該第2のコンタクトホール
内部に形成され所定の大きさに加工された上部電極とを
備えており、前記酸化膜は強誘電体であることを特徴と
する強誘電体薄膜素子または誘電体薄膜素子によって解
決される。
According to the present invention, the above-mentioned object is a ferroelectric thin film element or a dielectric thin film element including a memory cell having one switching transistor and one dielectric capacitor, wherein the switching transistor is A first insulator thin film covering the formed semiconductor substrate, a first contact hole penetrating the first insulator thin film and filled with a conductive material, a surface of the first insulator thin film and the first contact thin film. A lower electrode formed on the surface of the conductive material, and an oxide film containing at least one kind of metal formed on the surface of the lower electrode,
A second insulator thin film processed to have a predetermined size and covering the lower electrode and the oxide film, a second contact hole penetrating the second insulator thin film, and formed inside the second contact hole And a top electrode processed into a predetermined size, and the oxide film is a ferroelectric material, which is solved by a ferroelectric thin film element or a dielectric thin film element.

【0021】なお、本発明に係る誘電体薄膜または強誘
電体薄膜の製造方法の特長及び最適な成膜条件の詳細に
関しては、筆者らが先に提出した特願平7−14324
3号の明細書に記されている。これによれば第一の熱処
理工程の温度を結晶化温度のごく近傍とする事により、
膜質が緻密で特性的に最も優れた膜が得られる事が分か
る。
Regarding the features of the method for producing a dielectric thin film or ferroelectric thin film according to the present invention and the details of the optimum film forming conditions, Japanese Patent Application No. 7-14324 previously filed by the present inventors.
No. 3 specification. According to this, by making the temperature of the first heat treatment step very close to the crystallization temperature,
It can be seen that a film having a dense film quality and the best characteristics can be obtained.

【0022】本発明の半導体メモリ素子の製造方法によ
れば、従来の製造方法よりも成膜温度の低温化及び短時
間化が可能となると同時に、粒子径の小さい緻密で平坦
な誘電体薄膜及び下部電極薄膜が得られるので、微細加
工が容易になり精度の高い加工が可能となるとともに、
リーク電流が小さく絶縁耐圧の高い誘電体キャパシタを
製造することができるので、素子製造上極めて有用であ
る。
According to the method of manufacturing a semiconductor memory device of the present invention, the film forming temperature can be lowered and the time can be shortened as compared with the conventional manufacturing method, and at the same time, a dense and flat dielectric thin film having a small particle size and Since the lower electrode thin film can be obtained, microfabrication becomes easy and highly precise machining becomes possible.
Since it is possible to manufacture a dielectric capacitor having a small leak current and a high withstand voltage, it is extremely useful in device manufacture.

【0023】[0023]

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.

【0024】図1は、本発明による強誘電体メモリセル
の実施の形態の構造を示す断面図である。図1の強誘電
体メモリセルは、半導体基板としての第一導電型シリコ
ン基板1と、素子間分離酸化膜2と、ゲート酸化膜3
と、第二導電型不純物拡散領域4と、ポリシリコンワー
ド線5と、層間絶縁膜として6、7、14及び15と、
コンタクトホールに不純物拡散したポリシリコンを埋め
込んだメモリ部コンタクトプラグ8と、TiNバリアメ
タル層9と、下部電極10と、強誘電体薄膜11と、上
部電極としてのPtプレート線12と、Ta2 5 バリ
ア絶縁膜13と、Alビット線16とを備えている。
FIG. 1 is a sectional view showing the structure of an embodiment of a ferroelectric memory cell according to the present invention. The ferroelectric memory cell of FIG. 1 includes a first conductivity type silicon substrate 1 as a semiconductor substrate, an element isolation oxide film 2 and a gate oxide film 3.
A second conductivity type impurity diffusion region 4, a polysilicon word line 5, and 6, 7, 14 and 15 as interlayer insulating films,
A memory portion contact plug 8 in which impurity-diffused polysilicon is buried in a contact hole, a TiN barrier metal layer 9, a lower electrode 10, a ferroelectric thin film 11, a Pt plate line 12 as an upper electrode, and Ta 2 O. 5 The barrier insulating film 13 and the Al bit line 16 are provided.

【0025】以下、本発明の半導体メモリ素子の製造方
法について説明する。
The method of manufacturing the semiconductor memory device of the present invention will be described below.

【0026】図2は、本発明の半導体メモリ素子の製造
方法の実施の形態の各段階を示す説明図である。
FIG. 2 is an explanatory view showing each stage of the embodiment of the method for manufacturing a semiconductor memory device of the present invention.

【0027】まず、図2(a)に示すように、スイッチ
用トランジスタを公知のMOSFET形成工程により形
成し層間絶縁膜6で覆った後、ビット線が基板の不純物
拡散領域4と接触する部分のみ公知のホトリソグラフィ
法とドライエッチング法を用いてコンタクトホールを穿
ち、不純物拡散したポリシリコンを埋め込んでポリシリ
コンプラグ8を形成した後、公知のCMP(Chemi
cal Mechanical Polishing)
法により、層間絶縁膜6とポリシリコンプラグ8の表面
を平坦化する。
First, as shown in FIG. 2A, after forming a switching transistor by a known MOSFET formation process and covering it with an interlayer insulating film 6, only a portion where a bit line contacts the impurity diffusion region 4 of the substrate. After forming a contact hole by using a known photolithography method and a dry etching method and burying impurity diffused polysilicon to form a polysilicon plug 8, a known CMP (Chemi) method is used.
cal Mechanical Polishing)
By the method, the surfaces of the interlayer insulating film 6 and the polysilicon plug 8 are flattened.

【0028】次に、図2(b)に示すように、TiNバ
リアメタル層9を公知のスパッタ法により膜厚2000
オングストローム堆積した後、Pt薄膜を公知のスパッ
タ法により膜厚1000オングストローム堆積して下部
電極10とする。この下部電極10の上に強誘電体薄膜
11としてSrBi2 Ta2 9 薄膜(以下、SBT薄
膜と称す)を形成するのであるが、SBT薄膜の形成方
法に関しては後に詳しく述べる。
Next, as shown in FIG. 2B, a TiN barrier metal layer 9 having a film thickness of 2000 is formed by a known sputtering method.
After the angstrom deposition, a Pt thin film is deposited to a thickness of 1000 angstrom by a known sputtering method to form the lower electrode 10. A SrBi 2 Ta 2 O 9 thin film (hereinafter referred to as an SBT thin film) is formed as a ferroelectric thin film 11 on the lower electrode 10, and a method of forming the SBT thin film will be described later in detail.

【0029】形成したSBT膜11とPt下部電極10
とTiNバリアメタル層9を公知のホトリソグラフィ法
とドライエッチング法を用いて、3.0μm角の大きさ
に加工して、図2(b)に示すような形状とする。ドラ
イエッチングにはECRエッチャーを用い、使用するガ
ス種は、SBT膜がArとCl2 とCF4 の混合ガス、
Pt下部電極がC2 6 とCHF3 とCl2 の混合ガ
ス、TiNバリアメタルがCl2 ガスである。この時、
SBT膜11及びPt下部電極10は非常に緻密で平坦
であるので、精密な微細加工が可能であり、CDロスは
0.1μm以下に抑えることができる。
The formed SBT film 11 and Pt lower electrode 10
Then, the TiN barrier metal layer 9 and the TiN barrier metal layer 9 are processed into a size of 3.0 μm square by using the known photolithography method and dry etching method to form a shape as shown in FIG. An ECR etcher is used for dry etching, and the gas species used are SBT film mixed gas of Ar, Cl 2 and CF 4 ,
The Pt lower electrode is a mixed gas of C 2 F 6 , CHF 3 and Cl 2 , and the TiN barrier metal is Cl 2 gas. This time,
Since the SBT film 11 and the Pt lower electrode 10 are extremely dense and flat, precise microfabrication is possible and the CD loss can be suppressed to 0.1 μm or less.

【0030】次に、図2(c)に示すように、膜厚30
0オングストロームのTa2 5 バリア絶縁膜13を公
知のスパッタ法を用いて堆積し、続いて、層間絶縁膜1
4として膜厚1500オングストロームのシリコン酸化
膜を公知のCVD法にて堆積し、その後、SBT膜11
の上部に公知のホトリソグラフィ法とドライエッチング
法を用いて、2.0μm角のコンタクトホールをポリシ
リコンプラグ8の上部に形成する。
Next, as shown in FIG. 2C, a film thickness of 30
A 0 Å Ta 2 O 5 barrier insulating film 13 is deposited by a known sputtering method, and then the interlayer insulating film 1 is deposited.
4, a silicon oxide film having a film thickness of 1500 angstrom is deposited by a known CVD method, and then the SBT film 11 is formed.
A 2.0 μm square contact hole is formed in the upper part of the polysilicon plug 8 by a known photolithography method and dry etching method.

【0031】次に、図2(d)に示すように、膜厚10
00オングストロームのPt上部電極12を形成し、公
知のホトリソグラフィ法とドライエッチング法を用いて
加工してプレート線とした後、第2の熱処理として、R
TA法を用いて常圧酸素雰囲気中で750℃で30分間
の熱処理を行い、SBT膜を結晶化させる。結晶化させ
た後のSBT膜11の断面は同様に非常に平滑で緻密で
あり、強誘電体キャパシタの形状を損ねることはない。
Next, as shown in FIG. 2D, the film thickness 10
After forming a Pt upper electrode 12 of 00 angstrom and processing it by a known photolithography method and dry etching method to form a plate line, as a second heat treatment, R
The SBT film is crystallized by performing a heat treatment at 750 ° C. for 30 minutes in an atmospheric oxygen atmosphere using the TA method. Similarly, the cross section of the SBT film 11 after being crystallized is very smooth and dense, and the shape of the ferroelectric capacitor is not damaged.

【0032】その後、公知の平坦化技術とCVD法を用
いて層間絶縁膜15を堆積して平坦化を行い、公知のホ
トリソグラフィ法とドライエッチング法を用いてスイッ
チ用トランジスタのもう一方の不純物拡散領域へのコン
タクトホールを形成し、公知のAl配線技術を用いてビ
ット線16を形成し、図1に示したような強誘電体メモ
リセルが完成される。
After that, the interlayer insulating film 15 is deposited and planarized by using the known planarization technique and the CVD method, and the other impurity diffusion of the switch transistor is performed by the known photolithography method and the dry etching method. A contact hole to the region is formed, and a bit line 16 is formed by using a known Al wiring technique to complete the ferroelectric memory cell as shown in FIG.

【0033】以下、前述のSBT薄膜11の形成方法に
関して説明する。
The method of forming the SBT thin film 11 described above will be described below.

【0034】まず、SBT薄膜を形成するために用いた
前駆体溶液の合成方法を図3のフローチャートに従って
説明する。
First, a method of synthesizing the precursor solution used for forming the SBT thin film will be described with reference to the flowchart of FIG.

【0035】溶液合成の出発原料としてタンタルエトキ
シド(Ta(OC2 5 5 )、ビスマス2エチルヘキ
サネート(Bi(C7 15COO)2 )、及びストロン
チウム2エチルヘキサネート(Sr(C7 15COO)
2 )を使用する。タンタルエトキシド17を秤量し(ス
テップS31)、2−エチルヘキサネート18中に溶解
させる(ステップS32)。反応を促進させるため、1
00℃から最高温度120℃まで加熱しながら撹拌し、
30分間反応させる(ステップS33)。その後、12
0℃で反応によって生成したエタノールと水分を除去し
た。この溶液に20ml〜30mlのキシレンに溶解さ
せたストロンチウム2−エチルヘキサネートをSr/T
a=1/2になるように適量加え(ステップS34)、
125℃から最高温度140℃で30分加熱撹拌する
(ステップS35)。その後この溶液に10mlのキシ
レンに溶解させたビスマス2−エチルヘキサネートをS
r/Bi/Ta=1/2/2になるように適量加え(ス
テップS36)、130℃から最高温度150℃で10
時間加熱撹拌する(ステップS37)。次にこの溶液か
ら低分子量のアルコールと水と溶媒として使用したキシ
レンを除去するために130℃〜150℃の温度で5時
間蒸留し、この溶液からダストを除去するために0.4
5μm径のフィルタで濾過する(ステップS38)。最
後に溶液のSrBi2 Ta2 9 の濃度が0.1mol
/lになるように調整し、これを前駆体溶液とする(ス
テップS39)。なお、これらの原料は上記のものに限
定されるわけではなく、溶媒についても上記出発原料が
十分溶解するものであればよい。
Tantalum ethoxide (Ta (OC 2 H 5 ) 5 ), bismuth 2-ethylhexanate (Bi (C 7 H 15 COO) 2 ), and strontium 2-ethylhexanate (Sr (C 7 H 15 COO)
Use 2 ). Tantalum ethoxide 17 is weighed (step S31) and dissolved in 2-ethylhexanate 18 (step S32). 1 to accelerate the reaction
Stir while heating from 00 ℃ to the maximum temperature of 120 ℃,
The reaction is performed for 30 minutes (step S33). Then, 12
The ethanol and water produced by the reaction were removed at 0 ° C. Sr / T of strontium 2-ethylhexanate dissolved in 20 ml to 30 ml of xylene was added to this solution.
Add an appropriate amount so that a = 1/2 (step S34),
The mixture is heated and stirred from 125 ° C. to a maximum temperature of 140 ° C. for 30 minutes (step S35). Then, bismuth 2-ethylhexanate dissolved in 10 ml of xylene was added to this solution as S.
Add an appropriate amount so that r / Bi / Ta = 1/2/2 (step S36), and increase the temperature from 130 ° C to 150 ° C by 10 ° C.
The mixture is heated and stirred for time (step S37). Then, the solution was distilled for 5 hours at a temperature of 130 to 150 ° C. to remove low molecular weight alcohol, water and xylene used as a solvent, and 0.4 to remove dust from the solution.
Filter with a filter having a diameter of 5 μm (step S38). Finally, the concentration of SrBi 2 Ta 2 O 9 in the solution was 0.1 mol.
/ L, and this is used as a precursor solution (step S39). Note that these raw materials are not limited to those described above, and any solvent may be used as long as it can sufficiently dissolve the above-mentioned starting materials.

【0036】次いで、この前駆体溶液を使用して以下の
ような工程で成膜を行う。
Next, using this precursor solution, a film is formed in the following steps.

【0037】回転させたウェハ上に上記の前駆体溶液を
滴下しスピン塗布する。塗布条件は3000rpmで2
0秒間程度である。その後ウェハを120℃に加熱した
ホットプレートに乗せ5分間大気中でベークし乾燥させ
る。その後完全に溶媒を揮発させるため、ウェハを25
0℃に加熱したホットプレート上に乗せ5分間大気中で
ベークする。この成膜工程を3回繰り返し膜厚2000
オングストロームの強誘電体薄膜を成膜する。その後、
第1の熱処理としてRTA法を用いて大気圧酸素雰囲気
中で580℃で30分間の熱処理を行う。
The above precursor solution is dropped onto the rotated wafer and spin coated. The coating conditions are 3000 rpm and 2
It is about 0 seconds. Then, the wafer is placed on a hot plate heated to 120 ° C. and baked in the atmosphere for 5 minutes to be dried. After that, to completely evaporate the solvent, the wafer is
Place on a hot plate heated to 0 ° C. and bake in air for 5 minutes. This film forming process is repeated three times to obtain a film thickness of 2000
An angstrom ferroelectric thin film is formed. afterwards,
As the first heat treatment, the RTA method is used to perform heat treatment at 580 ° C. for 30 minutes in an oxygen atmosphere at atmospheric pressure.

【0038】このようにして形成したSBT薄膜を観察
したところ、表面が平滑で膜中の構造も粒径が200オ
ングストローム以下で非常に緻密であった。
Observation of the SBT thin film thus formed revealed that the surface was smooth and the structure in the film had a particle size of 200 Å or less and was very dense.

【0039】図4及び図5は、以上のようにして製造し
た強誘電体メモリセルの電気特性を公知のソーヤタワー
回路を用いて測定したグラフである。図4及び図5は、
それぞれ、印加電圧を1〜12Vの間で変化させた時の
Pr及びEcの値を示している。これらのグラフから解
るように、Pr及びEcは3V以上で飽和しており、強
誘電体キャパシタとして十分な動作が確認された。ま
た、印加電圧3Vでのリーク電流の値は、5×10-9
A/cm2 程度であり、強誘電体キャパシタとして十分
な特性が確認された。
FIGS. 4 and 5 are graphs in which the electric characteristics of the ferroelectric memory cell manufactured as described above are measured using a known Sawyer tower circuit. FIG. 4 and FIG.
The values of Pr and Ec when the applied voltage is changed between 1 and 12 V are shown respectively. As can be seen from these graphs, Pr and Ec were saturated at 3 V or higher, and it was confirmed that the ferroelectric capacitor was sufficiently operated. Moreover, the value of the leak current at an applied voltage of 3 V is 5 × 10 −9
It was about A / cm 2 , and sufficient characteristics were confirmed as a ferroelectric capacitor.

【0040】図6は、電圧3V、周波数1MHzのパル
スを印加して繰り返し分極反転を行った場合の、繰り返
し分極反転回数に対する蓄積電荷量δQの変化をプロッ
トしたグラフである。2×1011サイクルの分極反転後
も蓄積電荷量に全く変化は見られず、不揮発性メモリと
して良好な特性を示した。
FIG. 6 is a graph plotting the change of the accumulated charge amount δQ with respect to the number of repeated polarization inversions when the voltage of 3V and the pulse of frequency 1MHz are applied to repeat the polarization inversions. No change was observed in the accumulated charge amount even after the polarization reversal of 2 × 10 11 cycles, showing good characteristics as a nonvolatile memory.

【0041】なお、上記実施の形態において、強誘電体
の材料としてSBTを用いたが、本発明はこれに限定さ
れるものでなく、PZT、SrBi2 Nb2 9 、Sr
Bi 2 (Ta,Nb)2 9 、Bi4 Ti3 12、Sr
Bi4 Ti4 15、SrBi4 (Ti,Zr)4 15
CaBi2 Ta2 9 、BaBi2 Ta2 9 、BaB
2 Nb2 9 、PbBi2 Ta2 9 などのゾルゲル
法またはMOD法で成膜可能な材料であれば、本発明は
適用可能である。
In the above embodiment, the ferroelectric substance
Although SBT was used as the material of the present invention, the present invention is not limited to this.
Not PZT, SrBi2Nb2O9, Sr
Bi 2(Ta, Nb)2O9, BiFourTiThreeO12, Sr
BiFourTiFourOFifteen, SrBiFour(Ti, Zr)FourOFifteen,
CaBi2Ta2O9, BaBi2Ta2O9, BaB
i2Nb2O9, PbBi2Ta2O9Such as sol-gel
The present invention is not limited as long as it is a material that can be formed into a film by the MOD method or the MOD method.
Applicable.

【0042】[0042]

【発明の効果】本発明の半導体メモリ素子の製造方法に
よれば、従来の製造方法よりも成膜温度の低温化及び短
時間化が可能となると同時に、粒子径の小さい緻密で平
坦な誘電体薄膜及び下部電極薄膜が得られるので、微細
加工が容易になり精度の高い加工が可能となるととも
に、リーク電流が小さく絶縁耐圧の高い誘電体キャパシ
タを製造することができるので、素子製造上極めて有用
である。
According to the method of manufacturing a semiconductor memory device of the present invention, the film forming temperature can be lowered and the time can be shortened as compared with the conventional manufacturing method, and at the same time, a dense and flat dielectric having a small particle size can be obtained. Since a thin film and a lower electrode thin film can be obtained, microfabrication becomes easy and highly precise processing is possible, and a dielectric capacitor with a small leak current and a high withstand voltage can be manufactured, which is extremely useful in device manufacturing. Is.

【0043】本発明の半導体メモリ素子によれば、従来
の素子よりも粒子径の小さい緻密で平坦な下部電極薄膜
が得られ、微細な精度の高い加工が可能となるととも
に、リーク電流が小さく絶縁耐圧の高い誘電体キャパシ
タが得られる。
According to the semiconductor memory device of the present invention, a dense and flat lower electrode thin film having a particle size smaller than that of the conventional device can be obtained, fine processing can be performed with high accuracy, and leakage current is small and insulation is possible. A dielectric capacitor having a high breakdown voltage can be obtained.

【0044】本発明の強誘電体薄膜素子または誘電体薄
膜素子によれば、従来の素子よりも粒子径の小さい緻密
で平坦な誘電体薄膜が得られるので、微細な精度の高い
加工が可能となるとともに、リーク電流が小さく絶縁耐
圧の高い誘電体キャパシタが得られる。
According to the ferroelectric thin film element or the dielectric thin film element of the present invention, since a dense and flat dielectric thin film having a smaller particle size than that of the conventional element can be obtained, it is possible to perform fine processing with high precision. In addition, a dielectric capacitor having a small leak current and a high withstand voltage can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施の形態の強誘電体メモリセルの断
面図である。
FIG. 1 is a sectional view of a ferroelectric memory cell according to an embodiment of the present invention.

【図2】本発明の半導体メモリ素子の製造方法の工程を
示す説明図である。
FIG. 2 is an explanatory view showing steps of a method for manufacturing a semiconductor memory device of the present invention.

【図3】図2の工程に用いる前駆体溶液を合成する工程
を示すフローチャートである。
FIG. 3 is a flowchart showing a step of synthesizing a precursor solution used in the step of FIG.

【図4】図1のSBT強誘電体キャパシタに印加する電
圧を変化させたときの残留分極Prの変化を示すグラフ
である。
FIG. 4 is a graph showing changes in remanent polarization Pr when the voltage applied to the SBT ferroelectric capacitor of FIG. 1 is changed.

【図5】図1のSBT強誘電体キャパシタに印加する電
圧を変化させたときの抗電界Ecの変化を示すグラフで
ある。
5 is a graph showing changes in the coercive electric field Ec when the voltage applied to the SBT ferroelectric capacitor of FIG. 1 is changed.

【図6】図1のSBT強誘電体キャパシタの疲労特性を
示すグラフである。
6 is a graph showing fatigue characteristics of the SBT ferroelectric capacitor of FIG.

【符号の説明】[Explanation of symbols]

1 第一導電型シリコン基板 2 素子間分離酸化膜 3 ゲート酸化膜 4 第二導電型不純物拡散領域 5 ポリシリコンワード線 6、7、14、15 層間絶縁膜 8 メモリ部コンタクトプラグ 9 TiNバリアメタル層 10 Pt下部電極 11 強誘電体薄膜 12 Ptプレート線 13 Ta2 5 バリア絶縁膜 16 Alビット線1 First conductivity type silicon substrate 2 Element isolation oxide film 3 Gate oxide film 4 Second conductivity type impurity diffusion region 5 Polysilicon word line 6, 7, 14, 15 Interlayer insulating film 8 Memory contact plug 9 TiN barrier metal layer 10 Pt lower electrode 11 Ferroelectric thin film 12 Pt plate line 13 Ta 2 O 5 barrier insulating film 16 Al bit line

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木場 正義 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Masayoshi Kiba 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka

Claims (11)

【特許請求の範囲】[Claims] 【請求項1】 一つのスイッチ用トランジスタと一つの
誘電体キャパシタを有するメモリセルを含む半導体メモ
リ素子の製造方法であって、該スイッチ用トランジスタ
が形成された半導体基板上を第一の絶縁体薄膜で被覆
し、該第一の絶縁体薄膜を貫く第1のコンタクトホール
を設け、該第1のコンタクトホール内部を導電物質で充
填し、前記第一の絶縁体薄膜表面と前記導電物質の表面
とを平担化し、平担化された表面上に下部電極を形成
し、形成された下部電極の表面に少なくとも1種類の金
属を含む前駆体溶液を塗布し、塗布された前駆体溶液を
加熱して溶媒のみを除去して乾燥し、乾燥された前駆体
を加熱して酸化膜を形成する第一の熱処理段階と、前記
下部電極及び前記酸化膜を所定の大きさに加工し、加工
された下部電極及び酸化膜を第二の絶縁体薄膜で被覆
し、該第二の絶縁体薄膜を貫く第2のコンタクトホール
を設け、該第2のコンタクトホール内部に上部電極を形
成し、形成された上部電極を所定の大きさに加工し、前
記酸化膜を加熱して誘電体キャパシタの特性を安定化す
る第二の熱処理段階とを含んでおり、前記第一の熱処理
段階において、加熱温度を急速に昇温して前記酸化膜の
主成分となる材料の結晶化温度のごく近傍に保持するこ
とにより有機物を熱分解して除去すると同時に非常に微
細な結晶核が成長した段階で留め、前記第二の熱処理段
階において、前記結晶化温度以上の温度で十分な時間加
熱を行うことにより前記酸化膜の主成分となる材料を結
晶化させて前記酸化膜を形成することを特徴とする半導
体メモリ素子の製造方法。
1. A method of manufacturing a semiconductor memory device including a memory cell having one switch transistor and one dielectric capacitor, wherein a first insulator thin film is formed on a semiconductor substrate on which the switch transistor is formed. And forming a first contact hole penetrating the first insulator thin film, filling the inside of the first contact hole with a conductive substance, and forming a surface of the first insulator thin film and a surface of the conductive substance. And forming a lower electrode on the flattened surface, applying a precursor solution containing at least one metal to the surface of the formed lower electrode, and heating the applied precursor solution. Then, only the solvent is removed and dried, and the first precursor is heated to form an oxide film, and the lower electrode and the oxide film are processed into a predetermined size and processed. Lower electrode and oxidation The film is covered with a second insulator thin film, a second contact hole penetrating the second insulator thin film is provided, an upper electrode is formed inside the second contact hole, and the formed upper electrode is predetermined. And a second heat treatment step of heating the oxide film to stabilize the characteristics of the dielectric capacitor, and rapidly heating the heating temperature in the first heat treatment step. The organic substance is pyrolyzed and removed by keeping it near the crystallization temperature of the material that is the main component of the oxide film, and at the same time, the very fine crystal nuclei are stopped and the second heat treatment step is performed. 2. The method for manufacturing a semiconductor memory device according to, wherein the oxide film is formed by crystallizing a material which is a main component of the oxide film by heating at a temperature equal to or higher than the crystallization temperature for a sufficient time.
【請求項2】 前記酸化膜が強誘電体であることを特徴
とする請求項1に記載の半導体メモリ素子の製造方法。
2. The method according to claim 1, wherein the oxide film is a ferroelectric material.
【請求項3】 前記酸化膜がビスマス層状構造化合物材
料からなることを特徴とする請求項1に記載の半導体メ
モリ素子の製造方法。
3. The method of manufacturing a semiconductor memory device according to claim 1, wherein the oxide film is made of a bismuth layer structure compound material.
【請求項4】 塗布された前駆体溶液を加熱して溶媒の
みを除去し乾燥する際の温度が150℃以上350℃以
下であることを特徴とする請求項1から3のいずれか1
項に記載の半導体メモリ素子の製造方法。
4. The temperature when the applied precursor solution is heated to remove only the solvent and dried is 150 ° C. or higher and 350 ° C. or lower, according to any one of claims 1 to 3.
Item 8. A method of manufacturing a semiconductor memory device according to item.
【請求項5】 前記第一の熱処理工程の加熱温度の昇温
速度が20℃/sec以上であり、該加熱温度が500
℃以上700℃以下であることを特徴とする請求項1か
ら4のいずれか1項に記載の半導体メモリ素子の製造方
法。
5. The heating rate of the heating temperature in the first heat treatment step is 20 ° C./sec or more, and the heating temperature is 500.
5. The method for manufacturing a semiconductor memory device according to claim 1, wherein the temperature is not lower than 700.degree. C. and not higher than 700.degree.
【請求項6】 前記第二の熱処理工程の加熱温度が前記
第一の熱処理工程の加熱温度よりも高く、かつ600℃
以上800℃以下であることを特徴とする請求項1から
5のいずれか1項に記載の半導体メモリ素子の製造方
法。
6. The heating temperature of the second heat treatment step is higher than the heating temperature of the first heat treatment step and is 600 ° C.
6. The method for manufacturing a semiconductor memory element according to claim 1, wherein the temperature is 800 ° C. or higher.
【請求項7】 前記前駆体溶液は、金属のカルボン酸塩
及びアルコキシドを成分とすることを特徴とする請求項
1から6のいずれか1項に記載の半導体メモリ素子の製
造方法。
7. The method of manufacturing a semiconductor memory device according to claim 1, wherein the precursor solution contains a metal carboxylate and an alkoxide as components.
【請求項8】 一つのスイッチ用トランジスタと一つの
誘電体キャパシタを有するメモリセルを含む半導体メモ
リ素子であって、該スイッチ用トランジスタが形成され
た半導体基板上を覆う第一の絶縁体薄膜と、該第一の絶
縁体薄膜を貫き内部を導電物質で充填された第1のコン
タクトホールと、前記第一の絶縁体薄膜表面及び前記導
電物質の表面に形成された下部電極と、該下部電極の表
面に形成された少なくとも1種類の金属を含む酸化膜
と、所定の大きさに加工された前記下部電極及び前記酸
化膜を覆う第二の絶縁体薄膜と、該第二の絶縁体薄膜を
貫く第2のコンタクトホールと、該第2のコンタクトホ
ール内部に形成され所定の大きさに加工された上部電極
とを備えており、前記酸化膜の粒径が200オングスト
ローム以下であることを特徴とする半導体メモリ素子。
8. A semiconductor memory device including a memory cell having one switch transistor and one dielectric capacitor, the first insulator thin film covering a semiconductor substrate on which the switch transistor is formed, A first contact hole penetrating the first insulator thin film and filled with a conductive substance inside; a lower electrode formed on the surface of the first insulator thin film and the surface of the conductive substance; and a lower electrode of the lower electrode. An oxide film containing at least one type of metal formed on the surface, a second insulator thin film that is processed to have a predetermined size and covers the lower electrode and the oxide film, and penetrates the second insulator thin film. A second contact hole and an upper electrode formed inside the second contact hole and processed to a predetermined size, and the grain size of the oxide film is 200 angstroms or less. A semiconductor memory device characterized by:
【請求項9】 一つのスイッチ用トランジスタと一つの
誘電体キャパシタを有するメモリセルを含む強誘電体薄
膜素子または誘電体薄膜素子であって、該スイッチ用ト
ランジスタが形成された半導体基板上を覆う第一の絶縁
体薄膜と、該第一の絶縁体薄膜を貫き内部を導電物質で
充填された第1のコンタクトホールと、前記第一の絶縁
体薄膜表面及び前記導電物質の表面に形成された下部電
極と、該下部電極の表面に形成された少なくとも1種類
の金属を含む酸化膜と、所定の大きさに加工された前記
下部電極及び前記酸化膜を覆う第二の絶縁体薄膜と、該
第二の絶縁体薄膜を貫く第2のコンタクトホールと、該
第2のコンタクトホール内部に形成され所定の大きさに
加工された上部電極とを備えており、前記酸化膜は強誘
電体であることを特徴とする強誘電体薄膜素子または誘
電体薄膜素子。
9. A ferroelectric thin film element or a dielectric thin film element including a memory cell having one switch transistor and one dielectric capacitor, which covers a semiconductor substrate on which the switch transistor is formed. One insulator thin film, a first contact hole penetrating the first insulator thin film and filled with a conductive material inside, and a lower part formed on the surface of the first insulator thin film and the surface of the conductive material. An electrode, an oxide film containing at least one kind of metal formed on the surface of the lower electrode, a second insulator thin film processed to have a predetermined size and covering the lower electrode and the oxide film, A second contact hole penetrating the second insulator thin film; and an upper electrode formed in the second contact hole and processed to a predetermined size. The oxide film is a ferroelectric substance. Special Ferroelectric thin film element or dielectric thin film element to be characterized.
【請求項10】 前記酸化膜は、Sr,Ba,Bi,P
b,Ti,Ta,Hf,W,Nb,Zr,Sc,Y,L
a,Sb,Cr及びTlの中から選択された一つ以上の
元素からなる電気陽性度が高い金属を含んでいることを
特徴とする請求項9に記載の強誘電体薄膜素子または誘
電体薄膜素子。
10. The oxide film is Sr, Ba, Bi, P
b, Ti, Ta, Hf, W, Nb, Zr, Sc, Y, L
The ferroelectric thin film element or the dielectric thin film according to claim 9, which contains a metal having a high electropositivity, which comprises one or more elements selected from a, Sb, Cr and Tl. element.
【請求項11】 前記酸化膜は、Sr,Ba,Bi,P
b,Ti,Ta,Nb及びZrの中から選択された一つ
以上の元素を含んでいることを特徴とする請求項9に記
載の強誘電体薄膜素子または誘電体薄膜素子。
11. The oxide film is Sr, Ba, Bi, P
10. The ferroelectric thin film element or the dielectric thin film element according to claim 9, containing one or more elements selected from b, Ti, Ta, Nb and Zr.
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