JPH08330965A - Ｃｃｄを用いたデイジタル／アナログ変換器 - Google Patents
Ｃｃｄを用いたデイジタル／アナログ変換器Info
- Publication number
- JPH08330965A JPH08330965A JP16161495A JP16161495A JPH08330965A JP H08330965 A JPH08330965 A JP H08330965A JP 16161495 A JP16161495 A JP 16161495A JP 16161495 A JP16161495 A JP 16161495A JP H08330965 A JPH08330965 A JP H08330965A
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- JP
- Japan
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- converter
- gate
- ccd
- poly
- bit
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- Pending
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Abstract
(57)【要約】
【目的】 ＣＣＤを用いてＤ／Ａ変換器を形成し、Ｄ／
Ａ変換器の構造を単純化させること。 【構成】 第１導電型井戸を有する半導体基板と、前記
半導体基板の所定の部位にデイジタルデータのビット数
に相応する数だけ形成される高濃度の第２導電型電荷ソ
ース領域と、デイジタル信号の該当ビット信号が入力さ
れて電位を変換させる複数個のバリヤゲートと、デイジ
タル信号のビットの桁に相応する面積をもって前記各バ
リヤゲートの他側に形成されるポリゲートと、前記全ポ
リゲートの一側に共通に形成される出力ゲートと、各ポ
リゲートに占められた電荷を一カ所に集めて、全体の電
荷量をセンシングするために前記出力ゲートの一側に形
成される高濃度の第２導電型浮動拡散領域とを有する。
Ａ変換器の構造を単純化させること。 【構成】 第１導電型井戸を有する半導体基板と、前記
半導体基板の所定の部位にデイジタルデータのビット数
に相応する数だけ形成される高濃度の第２導電型電荷ソ
ース領域と、デイジタル信号の該当ビット信号が入力さ
れて電位を変換させる複数個のバリヤゲートと、デイジ
タル信号のビットの桁に相応する面積をもって前記各バ
リヤゲートの他側に形成されるポリゲートと、前記全ポ
リゲートの一側に共通に形成される出力ゲートと、各ポ
リゲートに占められた電荷を一カ所に集めて、全体の電
荷量をセンシングするために前記出力ゲートの一側に形
成される高濃度の第２導電型浮動拡散領域とを有する。
Description
【０００１】
【産業上の利用分野】本発明はデイジタル信号をアナロ
グ信号に変換するＤ／Ａ変換器に係り、特にＣＣＤを用
いたＤ／Ａ変換器に関する。
グ信号に変換するＤ／Ａ変換器に係り、特にＣＣＤを用
いたＤ／Ａ変換器に関する。
【０００２】
【従来の技術】従来のＤ／Ａ変換器を図とともに説明す
ると、次の通りである。図１は従来のＤ／Ａ変換器の回
路構成図であり、ビット数だけの電子スイッチＳ0〜Ｓ
n-1の入力端に電源電圧−ＶR と接地電源が各々印加さ
れるように構成され、各電子スイッチＳ0〜Ｓn-1の出力
側には互いに異なる抵抗値を有するｎ個の抵抗が接続さ
れる。ここで、互いに異なる抵抗値を有するｎ個の抵抗
は最上位ビットの電子スイッチＳn-1 の出力側に接続さ
れた抵抗Ｒを基準にして、その次のビットから最下位ビ
ット２n-1 までの抵抗値を有するようにする。このよう
にｎ個の抵抗を通して出力される各電子スイッチＳ0〜
Ｓn-1の出力電圧を積算して、一定の利得で増幅してア
ナログ信号として出力する増幅器ＯＰ1 が出力端に接続
される。
ると、次の通りである。図１は従来のＤ／Ａ変換器の回
路構成図であり、ビット数だけの電子スイッチＳ0〜Ｓ
n-1の入力端に電源電圧−ＶR と接地電源が各々印加さ
れるように構成され、各電子スイッチＳ0〜Ｓn-1の出力
側には互いに異なる抵抗値を有するｎ個の抵抗が接続さ
れる。ここで、互いに異なる抵抗値を有するｎ個の抵抗
は最上位ビットの電子スイッチＳn-1 の出力側に接続さ
れた抵抗Ｒを基準にして、その次のビットから最下位ビ
ット２n-1 までの抵抗値を有するようにする。このよう
にｎ個の抵抗を通して出力される各電子スイッチＳ0〜
Ｓn-1の出力電圧を積算して、一定の利得で増幅してア
ナログ信号として出力する増幅器ＯＰ1 が出力端に接続
される。
【０００３】このように構成された従来のＤ／Ａ変換器
の動作は次の通りである。即ち、図１において各電子ス
イッチＳ0〜Ｓn-1はデイジタル信号の「ハイレベル１」
が印加されると、電源電圧を選択して出力し、「ローレ
ベル０」が印加されると、接地電圧を選択して出力す
る。従って、最上位ビットラインで電子スイッチＳn-1
に「ハイレベル１」が印加され残りには「ローレベル
０」が印加されると、電子スイッチＳn-1 は電源電圧−
ＶR に接続され残りは全部接地される。従って、電子ス
イッチＳn-1の出力端に接続された抵抗Ｒの電流は−ＶR
／Ｒであり、最終出力端Ｖ0 の電流は（−ＶR／Ｒ）＊
Ｒ’になる。
の動作は次の通りである。即ち、図１において各電子ス
イッチＳ0〜Ｓn-1はデイジタル信号の「ハイレベル１」
が印加されると、電源電圧を選択して出力し、「ローレ
ベル０」が印加されると、接地電圧を選択して出力す
る。従って、最上位ビットラインで電子スイッチＳn-1
に「ハイレベル１」が印加され残りには「ローレベル
０」が印加されると、電子スイッチＳn-1 は電源電圧−
ＶR に接続され残りは全部接地される。従って、電子ス
イッチＳn-1の出力端に接続された抵抗Ｒの電流は−ＶR
／Ｒであり、最終出力端Ｖ0 の電流は（−ＶR／Ｒ）＊
Ｒ’になる。
【０００４】もし、最上位ビット電子スイッチＳn-1 か
ら順次５ビットが「ハイレベル１」であり残りが「ロー
レベル０」であると、出力端Ｖ0 の電流は（−ＶR ／
Ｒ）＊Ｒ’＋（−ＶR／２Ｒ）＊Ｒ’＋（−ＶR／４Ｒ）
＊Ｒ’＋（−ＶR ／８Ｒ）＊Ｒ’＋（−ＶR／１６Ｒ）
＊Ｒ’＝（１６＋８＋４＋２＋１）（（−ＶR／１６
Ｒ）＊Ｒ’）＝３１（（ＶR／１６Ｒ）＊Ｒ’）とな
る。
ら順次５ビットが「ハイレベル１」であり残りが「ロー
レベル０」であると、出力端Ｖ0 の電流は（−ＶR ／
Ｒ）＊Ｒ’＋（−ＶR／２Ｒ）＊Ｒ’＋（−ＶR／４Ｒ）
＊Ｒ’＋（−ＶR ／８Ｒ）＊Ｒ’＋（−ＶR／１６Ｒ）
＊Ｒ’＝（１６＋８＋４＋２＋１）（（−ＶR／１６
Ｒ）＊Ｒ’）＝３１（（ＶR／１６Ｒ）＊Ｒ’）とな
る。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＤ／Ａ変換器には次の問題点があった。各抵
抗値が２n 倍づつ大きくなるので、ビット数が多くなる
程デザイン及び精度に問題があり、一番小さい抵抗値が
小さ過ぎると精度に問題が発生し、且つ一番小さい抵抗
値が大き過ぎると一番大きい抵抗値が大き過ぎて実現性
に問題が発生する。
うな従来のＤ／Ａ変換器には次の問題点があった。各抵
抗値が２n 倍づつ大きくなるので、ビット数が多くなる
程デザイン及び精度に問題があり、一番小さい抵抗値が
小さ過ぎると精度に問題が発生し、且つ一番小さい抵抗
値が大き過ぎると一番大きい抵抗値が大き過ぎて実現性
に問題が発生する。
【０００６】本発明はかかる問題点を解決するためのも
ので、ＣＣＤを用いてＤ／Ａ変換器を形成して構造を単
純化させることを目的とする。
ので、ＣＣＤを用いてＤ／Ａ変換器を形成して構造を単
純化させることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明のＣＣＤを用いたＤ／Ａ変換器は、第１導電型
井戸を有する半導体基板と、前記半導体基板の所定の部
位にデイジタルデータのビット数に相応する数だけ形成
される高濃度の第２導電型電荷ソース領域ＣＳＲ1〜Ｃ
ＳＲnと、デイジタル信号の該当ビット信号が入力され
て電位を変換させるように、前記各電荷ソース領域ＣＳ
Ｒ1〜ＣＳＲnの一側に形成される複数個のバリヤゲート
ＢＧ1〜ＢＧnと、デイジタル信号のビットの桁に相応す
る面積をもって前記各バリヤゲートＢＧ1〜ＢＧnの他の
一側に形成されるポリゲートＰＧ1〜ＰＧn と、前記全
ポリゲートＰＧ1〜ＰＧnの一側に共通に形成される出力
ゲートＯＧと、各ポリゲートＰＧ1〜ＰＧnに占められた
電荷を一カ所に集めて全体の電荷量をセンシングするた
めに、前記出力ゲートＯＧの一側に形成される高濃度の
第２導電型の浮動拡散領域ＦＤでセンシングが終わった
電荷を放電させるために前記浮動拡散領域ＦＤの一側に
形成されるリセットゲートＲＧ及びリセットドレーン領
域ＲＤを含んで構成されることを特徴とする。
の本発明のＣＣＤを用いたＤ／Ａ変換器は、第１導電型
井戸を有する半導体基板と、前記半導体基板の所定の部
位にデイジタルデータのビット数に相応する数だけ形成
される高濃度の第２導電型電荷ソース領域ＣＳＲ1〜Ｃ
ＳＲnと、デイジタル信号の該当ビット信号が入力され
て電位を変換させるように、前記各電荷ソース領域ＣＳ
Ｒ1〜ＣＳＲnの一側に形成される複数個のバリヤゲート
ＢＧ1〜ＢＧnと、デイジタル信号のビットの桁に相応す
る面積をもって前記各バリヤゲートＢＧ1〜ＢＧnの他の
一側に形成されるポリゲートＰＧ1〜ＰＧn と、前記全
ポリゲートＰＧ1〜ＰＧnの一側に共通に形成される出力
ゲートＯＧと、各ポリゲートＰＧ1〜ＰＧnに占められた
電荷を一カ所に集めて全体の電荷量をセンシングするた
めに、前記出力ゲートＯＧの一側に形成される高濃度の
第２導電型の浮動拡散領域ＦＤでセンシングが終わった
電荷を放電させるために前記浮動拡散領域ＦＤの一側に
形成されるリセットゲートＲＧ及びリセットドレーン領
域ＲＤを含んで構成されることを特徴とする。
【０００８】
【実施例】前記本発明のＣＣＤを用いたＤ／Ａ変換器を
図とともにより詳細に説明すると、次の通りである。図
２は本発明のＣＣＤを用いたＤ／Ａ変換器の平面図であ
り、図３は本発明のＣＣＤを用いたＤ／Ａ変換器の垂直
構造図である。
図とともにより詳細に説明すると、次の通りである。図
２は本発明のＣＣＤを用いたＤ／Ａ変換器の平面図であ
り、図３は本発明のＣＣＤを用いたＤ／Ａ変換器の垂直
構造図である。
【０００９】本発明のＣＣＤを用いたＤ／Ａ変換器の構
成は、図２及び図３のようにＰ型井戸を有する半導体基
板上の所定の部位に高濃度のＮ型不純物領域である電荷
ソース領域（Ｃｈａｒｇｅ Ｓｏｕｒｃｅ Ｒｅｇｉｏ
ｎ）（ＣＳＲ1〜ＣＳＲn）この電荷ソース領域ＣＳＲ1
〜ＣＳＲnはデイジタルデータのビット数に対応する数
だけ用意する。この各電荷ソース領域（ＣＳＲ1〜ＣＳ
Ｒn）に沿ってデイジタル信号の該当ビット信号が入力
されて電位を変換させるバリヤゲートＢＧ1〜 ＢＧn が
形成され、各バリヤゲートＢＧ1〜ＢＧnの反対側にはデ
イジタル信号のビットの桁に相応する面積を有するよう
にポリゲートＰＧ1〜ＰＧnが形成されている。全ポリゲ
ートＰＧ1〜ＰＧnの他方の側には全てのポリゲートに共
通に出力ゲートＯＧと、各ポリゲートＰＧ1〜ＰＧnに占
められた電荷を一カ所に集めて全体の電荷量をセンシン
グするための浮動拡散領域ＦＤと、浮動拡散領域ＦＤで
センシングの終わった電荷を放電させるためのリセット
ゲートＲＧと、リセットドレーンＲＤ領域とが形成され
ている。ここで、ポリゲートＰＧ1〜ＰＧnはビットの桁
によって大きく違う。即ち、ｎビットの変換器の場合、
最下位ビットのポリゲートＰＧ1は２0の面積を有し、最
上位ビットのポリゲートＰＧnは２n-1の面積を有する。
図２には例として４ビットのＤ／Ａ変換器を示した。
成は、図２及び図３のようにＰ型井戸を有する半導体基
板上の所定の部位に高濃度のＮ型不純物領域である電荷
ソース領域（Ｃｈａｒｇｅ Ｓｏｕｒｃｅ Ｒｅｇｉｏ
ｎ）（ＣＳＲ1〜ＣＳＲn）この電荷ソース領域ＣＳＲ1
〜ＣＳＲnはデイジタルデータのビット数に対応する数
だけ用意する。この各電荷ソース領域（ＣＳＲ1〜ＣＳ
Ｒn）に沿ってデイジタル信号の該当ビット信号が入力
されて電位を変換させるバリヤゲートＢＧ1〜 ＢＧn が
形成され、各バリヤゲートＢＧ1〜ＢＧnの反対側にはデ
イジタル信号のビットの桁に相応する面積を有するよう
にポリゲートＰＧ1〜ＰＧnが形成されている。全ポリゲ
ートＰＧ1〜ＰＧnの他方の側には全てのポリゲートに共
通に出力ゲートＯＧと、各ポリゲートＰＧ1〜ＰＧnに占
められた電荷を一カ所に集めて全体の電荷量をセンシン
グするための浮動拡散領域ＦＤと、浮動拡散領域ＦＤで
センシングの終わった電荷を放電させるためのリセット
ゲートＲＧと、リセットドレーンＲＤ領域とが形成され
ている。ここで、ポリゲートＰＧ1〜ＰＧnはビットの桁
によって大きく違う。即ち、ｎビットの変換器の場合、
最下位ビットのポリゲートＰＧ1は２0の面積を有し、最
上位ビットのポリゲートＰＧnは２n-1の面積を有する。
図２には例として４ビットのＤ／Ａ変換器を示した。
【００１０】このように構成される本発明のＣＣＤを用
いたＤ／Ａ変換器の動作は次の通りである。入力される
デイジタル信号が４ビットであり、そのデータ値が１０
１０と仮定して説明すると、第１、第３のバリヤゲート
ＢＧ1，ＢＧ3には１の信号が印加され、第２、第４バリ
ヤゲートＢＧ2，ＢＧ4には０の信号が印加される。従っ
て、１の信号が印加される第１、第３バリヤゲートＢＧ
1，ＢＧ3のチャンネル領域の電位が低くなって各電荷ソ
ース領域ＣＳＲ1，ＣＳＲ3にある電荷がポリゲートＰＧ
1，ＰＧ3の電位ポケット（Ｐｏｔｅｎｔｉａｌ Ｐｏｃ
ｋｅｔ）に流入し、０の信号が印加される第２、第４バ
リヤゲートＢＧ2，ＢＧ4のチャンネル領域の電位は低く
ならないので、各電荷ソース領域ＣＳＲ2，ＣＳＲ4にあ
る電荷がポリゲートＰＧ2，ＰＧ4の電位ポケットに移動
されない。ここで、１の信号が印加されて電荷がポリゲ
ートの電位ポケットに流入してもポリゲートの面積が互
いに異なるために流入する電荷量も異なる。即ち、第１
ポリゲートＰＧ1 の低位ポケットに流入する電荷量が８
であり、第３ポリゲートＰＧ3 の電位ポケットに流入す
る電荷量は２となる。
いたＤ／Ａ変換器の動作は次の通りである。入力される
デイジタル信号が４ビットであり、そのデータ値が１０
１０と仮定して説明すると、第１、第３のバリヤゲート
ＢＧ1，ＢＧ3には１の信号が印加され、第２、第４バリ
ヤゲートＢＧ2，ＢＧ4には０の信号が印加される。従っ
て、１の信号が印加される第１、第３バリヤゲートＢＧ
1，ＢＧ3のチャンネル領域の電位が低くなって各電荷ソ
ース領域ＣＳＲ1，ＣＳＲ3にある電荷がポリゲートＰＧ
1，ＰＧ3の電位ポケット（Ｐｏｔｅｎｔｉａｌ Ｐｏｃ
ｋｅｔ）に流入し、０の信号が印加される第２、第４バ
リヤゲートＢＧ2，ＢＧ4のチャンネル領域の電位は低く
ならないので、各電荷ソース領域ＣＳＲ2，ＣＳＲ4にあ
る電荷がポリゲートＰＧ2，ＰＧ4の電位ポケットに移動
されない。ここで、１の信号が印加されて電荷がポリゲ
ートの電位ポケットに流入してもポリゲートの面積が互
いに異なるために流入する電荷量も異なる。即ち、第１
ポリゲートＰＧ1 の低位ポケットに流入する電荷量が８
であり、第３ポリゲートＰＧ3 の電位ポケットに流入す
る電荷量は２となる。
【００１１】このように各ビットに印加されるデータ値
によって電荷の移動が完了されると、出力ゲートにハイ
パルスが印加されてポリゲート電位ポケットにある電荷
が浮動拡散領域ＦＤに移動する。浮動拡散領域ＦＤでは
移動された電荷量をセンシングしてアナログ信号として
出力し、センシングが完了された浮動拡散領域ＦＤの電
荷はリセットゲートＲＧにハイ信号が印加されるとき、
リセットドレーンＲＤに移動されて放電する。ここで、
浮動拡散領域ＦＤに流入した総電荷量は８＋２＝１０で
ある。つまり、４ビットのデイジタル信号１０１０はア
ナログ信号１０に変換されて出力される。このような動
作が繰り返し行われてデイジタル信号をアナログ信号に
変換させる。
によって電荷の移動が完了されると、出力ゲートにハイ
パルスが印加されてポリゲート電位ポケットにある電荷
が浮動拡散領域ＦＤに移動する。浮動拡散領域ＦＤでは
移動された電荷量をセンシングしてアナログ信号として
出力し、センシングが完了された浮動拡散領域ＦＤの電
荷はリセットゲートＲＧにハイ信号が印加されるとき、
リセットドレーンＲＤに移動されて放電する。ここで、
浮動拡散領域ＦＤに流入した総電荷量は８＋２＝１０で
ある。つまり、４ビットのデイジタル信号１０１０はア
ナログ信号１０に変換されて出力される。このような動
作が繰り返し行われてデイジタル信号をアナログ信号に
変換させる。
【００１２】一方、図４は本発明による１５ビットのＤ
／Ａ変換器の構成図であり、図５は図４のＡ部分の平面
構造図であり、図６は図５のＢ−Ｂ′線に沿った断面構
造図である。
／Ａ変換器の構成図であり、図５は図４のＡ部分の平面
構造図であり、図６は図５のＢ−Ｂ′線に沿った断面構
造図である。
【００１３】１５ビットのＤ／Ａ変換器を構成するにお
いて、前記図２で説明した電荷ソース領域ＣＳＲとバリ
ヤゲートＢＧ1〜ＢＧn及びポリゲートＰＧ1〜ＰＧnを１
５ずつ連続的に形成するのではなく、３個乃至４個形成
してこれらを回路的に組み合わせて１５ビットのＤ／Ａ
変換器を形成する方法である。即ち、デイジタル信号の
入力レベルによってＡ，Ｂ，Ｃ，Ｄグループに分け、各
グループでポリゲートは図２と同じ大きさを有する。そ
して、各グループから出力される信号を互いに異なる基
準値により増幅して出力し、各グループから出力された
値を加えて電圧／電流変換器に入力させ、そこから電流
信号に変換されたアナログ値を出力する。図４乃至図６
は各グループの基準電圧を１２Ｖ，１３Ｖ，１４Ｖ，１
５Ｖとした。
いて、前記図２で説明した電荷ソース領域ＣＳＲとバリ
ヤゲートＢＧ1〜ＢＧn及びポリゲートＰＧ1〜ＰＧnを１
５ずつ連続的に形成するのではなく、３個乃至４個形成
してこれらを回路的に組み合わせて１５ビットのＤ／Ａ
変換器を形成する方法である。即ち、デイジタル信号の
入力レベルによってＡ，Ｂ，Ｃ，Ｄグループに分け、各
グループでポリゲートは図２と同じ大きさを有する。そ
して、各グループから出力される信号を互いに異なる基
準値により増幅して出力し、各グループから出力された
値を加えて電圧／電流変換器に入力させ、そこから電流
信号に変換されたアナログ値を出力する。図４乃至図６
は各グループの基準電圧を１２Ｖ，１３Ｖ，１４Ｖ，１
５Ｖとした。
【００１４】
【発明の効果】上述した本発明のＣＣＤを用いたＤ／Ａ
変換器には次の効果がある。本発明はＣＣＤを用いるか
ら従来のＤ／Ａ変換器に比べて構造が簡単で、小型、そ
して動作が単純なので廉価であるばかりではなく、性能
が優れている。さらに、ビット数を増加させることがで
きるので経済的である。
変換器には次の効果がある。本発明はＣＣＤを用いるか
ら従来のＤ／Ａ変換器に比べて構造が簡単で、小型、そ
して動作が単純なので廉価であるばかりではなく、性能
が優れている。さらに、ビット数を増加させることがで
きるので経済的である。
【図１】 従来のＤ／Ａ変換器の回路構成図である。
【図２】 本発明のＣＣＤを用いたＤ／Ａ変換器の平面
図である。
図である。
【図３】 本発明のＣＣＤを用いたＤ／Ａ変換器の垂直
構造図である。
構造図である。
【図４】 本発明による１５ビットのＤ／Ａ変換器の構
成図である。
成図である。
【図５】 図４のＡ部分の平面構成図である。
【図６】 図５のＢ−Ｂ′線に沿った構造断面図であ
る。
る。
ＣＳＲ1〜ＣＳＲn…電荷ソース領域、ＢＧ1〜ＢＧn…バ
リヤゲート、ＰＧ1 〜ＰＧn…ポリゲート、ＯＧ…出力
ゲート、ＲＧ…リセットゲート。
リヤゲート、ＰＧ1 〜ＰＧn…ポリゲート、ＯＧ…出力
ゲート、ＲＧ…リセットゲート。
Claims (3)
- 【請求項１】 第１導電型井戸を有する半導体基板と、 前記半導体基板の所定の部位にデイジタルデータのビッ
ト数に相応する数だけ形成された高濃度の第２導電型電
荷ソース領域と、 デイジタル信号の該当ビット信号が入力されて電位を変
換させるように、前記各電荷ソース領域に沿って形成さ
れた複数個のバリヤゲートと、 デイジタル信号のビットの桁に相応する面積に、前記各
バリヤゲートの他方の側に形成されたポリゲートと、 前記全てのポリゲートに共通に形成された出力ゲート
と、 各ポリゲートに占められた電荷を一カ所に集めて、全体
の電荷量をセンシングするために前記出力ゲートに沿っ
て形成された高濃度の第２導電型浮動拡散領域と、 前記浮動拡散領域ＦＤでセンシングの終わった電荷を放
電させるために、前記浮動拡散領域に沿って形成される
リセットゲート及びリセットドレーン領域を有すること
を特徴とするＣＣＤを用いたＤ／Ａ変換器。 - 【請求項２】 ポリゲートの面積はｎビットの場合、２
n-1 に対応する面積を有することを特徴とする請求項１
記載のＣＣＤを用いたＤ／Ａ変換器。 - 【請求項３】 ビット数の多い場合、電荷ソース領域と
バリヤゲート及びポリゲートを複数個を一つのブロック
にして、これらブロックを回路的に組み合わせて複数ビ
ットのＤ／Ａ変換器を形成することを特徴とする請求項
１記載のＣＣＤを用いたＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16161495A JPH08330965A (ja) | 1995-06-06 | 1995-06-06 | Ｃｃｄを用いたデイジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16161495A JPH08330965A (ja) | 1995-06-06 | 1995-06-06 | Ｃｃｄを用いたデイジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330965A true JPH08330965A (ja) | 1996-12-13 |
Family
ID=15738522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16161495A Pending JPH08330965A (ja) | 1995-06-06 | 1995-06-06 | Ｃｃｄを用いたデイジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330965A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680927A (en) * | 1979-12-04 | 1981-07-02 | Matsushita Electronics Corp | Signal converter |
| JPS57118436A (en) * | 1981-01-16 | 1982-07-23 | Toshiba Corp | Digital-to-analog converter |
| JPS5981916A (ja) * | 1983-09-16 | 1984-05-11 | Fujitsu Ltd | 半導体ｄ−ａ変換装置 |
| JPS62134A (ja) * | 1985-03-07 | 1987-01-06 | ゼロツクス コ−ポレ−シヨン | デジタル・アナログ変換器 |
-
1995
- 1995-06-06 JP JP16161495A patent/JPH08330965A/ja active Pending
Patent Citations (4)
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