JPH08330417A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08330417A JPH08330417A JP13000695A JP13000695A JPH08330417A JP H08330417 A JPH08330417 A JP H08330417A JP 13000695 A JP13000695 A JP 13000695A JP 13000695 A JP13000695 A JP 13000695A JP H08330417 A JPH08330417 A JP H08330417A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- sidewall
- contact hole
- insulating film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- ing And Chemical Polishing (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 オーバーラップレスコンタクトを実現し集積
度を向上できる半導体装置の製造方法を提供する。 【構成】 基板１１上に配線１２を形成し、配線１２の
側壁に絶縁性材料からなるサイドウォール１３を形成す
る。配線１２を覆う状態で基板１１上に層間絶縁膜１４
を成膜し、次いで配線１２とサイドウォール１３とをス
トッパにした層間絶縁膜１４のエッチングによって配線
１２に達するコンタクトホール１５を形成する。これに
よって、隣接する配線間の絶縁性を阻害することなくサ
イドウォール１３の幅に対応してコンタクトホール１５
の合わせ余裕を大きくする。
度を向上できる半導体装置の製造方法を提供する。 【構成】 基板１１上に配線１２を形成し、配線１２の
側壁に絶縁性材料からなるサイドウォール１３を形成す
る。配線１２を覆う状態で基板１１上に層間絶縁膜１４
を成膜し、次いで配線１２とサイドウォール１３とをス
トッパにした層間絶縁膜１４のエッチングによって配線
１２に達するコンタクトホール１５を形成する。これに
よって、隣接する配線間の絶縁性を阻害することなくサ
イドウォール１３の幅に対応してコンタクトホール１５
の合わせ余裕を大きくする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】図３には、従来の製造方法で製造した半
導体装置の一例を示す。この半導体装置は、以下のよう
にして製造する。先ず、基板３１上に配線３２を形成す
る。次に、この配線３２を覆う状態で基板３１上に層間
絶縁膜３３を成膜する。次いで、配線３２に達するコン
タクトホール３４を層間絶縁膜３３に形成する。
導体装置の一例を示す。この半導体装置は、以下のよう
にして製造する。先ず、基板３１上に配線３２を形成す
る。次に、この配線３２を覆う状態で基板３１上に層間
絶縁膜３３を成膜する。次いで、配線３２に達するコン
タクトホール３４を層間絶縁膜３３に形成する。
【０００３】ここで、上記配線３２の線幅がコンタクト
ホール３４の開口幅程度である場合には、コンタクトホ
ール３４を形成する位置に合わせずれが生じると、コン
タクトホールの形成位置が配線上から外れてしまう。こ
のような場合、図４の断面図に示すように、コンタクト
ホール３４形成のための層間絶縁膜３３のオーバーエッ
チングによって、配線３２の側周部の層間絶縁膜がエッ
チングされてこの部分にトレンチａが形成される。この
トレンチａは、次の工程でコンタクトホール３４内に埋
め込みプラグを形成した場合にボイドとして残る。そし
て、上記方法によって製造された半導体装置を高温放置
した場合に、このボイドの部分のガスが膨張して応力が
集中したり、配線の腐食を引き起こす要因になる。
ホール３４の開口幅程度である場合には、コンタクトホ
ール３４を形成する位置に合わせずれが生じると、コン
タクトホールの形成位置が配線上から外れてしまう。こ
のような場合、図４の断面図に示すように、コンタクト
ホール３４形成のための層間絶縁膜３３のオーバーエッ
チングによって、配線３２の側周部の層間絶縁膜がエッ
チングされてこの部分にトレンチａが形成される。この
トレンチａは、次の工程でコンタクトホール３４内に埋
め込みプラグを形成した場合にボイドとして残る。そし
て、上記方法によって製造された半導体装置を高温放置
した場合に、このボイドの部分のガスが膨張して応力が
集中したり、配線の腐食を引き起こす要因になる。
【０００４】そこで、図５に示すように、コンタクトホ
ール３４の位置合わせの精度を考慮して線幅を部分的に
広くしたパッド部３５を配線３２に設け、このパッド部
３５にコンタクトホール３４が形成されるようにしてい
る。
ール３４の位置合わせの精度を考慮して線幅を部分的に
広くしたパッド部３５を配線３２に設け、このパッド部
３５にコンタクトホール３４が形成されるようにしてい
る。
【０００５】
【発明が解決しようとする課題】近年、半導体装置の高
集積化と高機能化が進展している。ところが、上記半導
体装置の製造方法では、図５に示したように配線３２に
線幅を広くしたパッド部３を設けているため、隣接する
配線３２ａ（３２），３２ｂ（３２）間のピッチｄがパ
ッド部を設けていない場合よりも広くなる。これは、同
一レイアウト面積に配置できる配線の面積を狭め、半導
体装置の高集積化を妨げる要因になる。
集積化と高機能化が進展している。ところが、上記半導
体装置の製造方法では、図５に示したように配線３２に
線幅を広くしたパッド部３を設けているため、隣接する
配線３２ａ（３２），３２ｂ（３２）間のピッチｄがパ
ッド部を設けていない場合よりも広くなる。これは、同
一レイアウト面積に配置できる配線の面積を狭め、半導
体装置の高集積化を妨げる要因になる。
【０００６】そこで、本発明はコンタクトホールの開口
幅と同程度の配線幅で配線を形成するいわゆるオーバー
ラップレスコンタクトの形成を実現し高集積化を達成す
ることができる半導体装置の製造方法を提供することを
目的とする。
幅と同程度の配線幅で配線を形成するいわゆるオーバー
ラップレスコンタクトの形成を実現し高集積化を達成す
ることができる半導体装置の製造方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めの本発明の半導体装置の製造方法は、先ず配線の側壁
に絶縁性材料からなるサイドウォールを形成した後、こ
れらを覆う状態で層間絶縁膜を成膜し、次いで、配線と
前記サイドウォールとをストッパにした層間絶縁膜のエ
ッチングによって当該配線に達するコンタクトホールを
形成する工程を備えている。
めの本発明の半導体装置の製造方法は、先ず配線の側壁
に絶縁性材料からなるサイドウォールを形成した後、こ
れらを覆う状態で層間絶縁膜を成膜し、次いで、配線と
前記サイドウォールとをストッパにした層間絶縁膜のエ
ッチングによって当該配線に達するコンタクトホールを
形成する工程を備えている。
【０００８】
【作用】上記半導体装置の製造方法では、配線とこの側
壁に形成したサイドウォールとをストッパにした層間絶
縁膜のエッチングによってコンタクトホールを形成する
ため、配線幅を広くすることなくサイドウォールの幅に
対応してコンタクトホールの合わせ余裕が大きくなる。
また、サイドウォールは絶縁性材料からなるものである
ため、配線の配置間隔を広げることなく隣接する配線間
の絶縁性が確保される。
壁に形成したサイドウォールとをストッパにした層間絶
縁膜のエッチングによってコンタクトホールを形成する
ため、配線幅を広くすることなくサイドウォールの幅に
対応してコンタクトホールの合わせ余裕が大きくなる。
また、サイドウォールは絶縁性材料からなるものである
ため、配線の配置間隔を広げることなく隣接する配線間
の絶縁性が確保される。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例を示す断面工程図で
ある。先ず、図１（１）に示す第１工程では、例えば表
面が絶縁膜で覆われた基板１１上に、後の工程で形成す
るコンタクトホールの開口幅と同程度の線幅を有する配
線１２を形成する。ここでは、先ず、スパッタ成膜法に
よって配線１２になる導電層を基板１１上に成膜する。
この導電層は、例えばチタン（Ｔｉ）及び窒化チタン
（ＴｉＮ）からなるバリアメタル層，アルミニウム（Ａ
ｌ），アルミニウム−シリコン（Ａｌ−Ｓｉ）またはア
ルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）等のＡ
ｌ系材料またはＣｕ系材料からなる配線層，ＴｉＮから
なる反射防止膜の順に下層から積層した構造で成膜す
る。ここでは、配線層にはＡｌを用いることとする。
する。図１は、本発明の第１実施例を示す断面工程図で
ある。先ず、図１（１）に示す第１工程では、例えば表
面が絶縁膜で覆われた基板１１上に、後の工程で形成す
るコンタクトホールの開口幅と同程度の線幅を有する配
線１２を形成する。ここでは、先ず、スパッタ成膜法に
よって配線１２になる導電層を基板１１上に成膜する。
この導電層は、例えばチタン（Ｔｉ）及び窒化チタン
（ＴｉＮ）からなるバリアメタル層，アルミニウム（Ａ
ｌ），アルミニウム−シリコン（Ａｌ−Ｓｉ）またはア
ルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）等のＡ
ｌ系材料またはＣｕ系材料からなる配線層，ＴｉＮから
なる反射防止膜の順に下層から積層した構造で成膜す
る。ここでは、配線層にはＡｌを用いることとする。
【００１０】次に、リソグラフィー法によって上記導電
層上にレジストパターン（図示せず）を形成した後、こ
のレジストパターンをマスクにして当該導電層をエッチ
ングすることによって、基板１１上に当該導電層からな
る配線１２を形成する。この配線１２と、ここでは図示
しない隣接する配線との間隔は、これらの配線を形成す
る際に行うリソグラフィーの解像度を考慮した最小幅に
する。
層上にレジストパターン（図示せず）を形成した後、こ
のレジストパターンをマスクにして当該導電層をエッチ
ングすることによって、基板１１上に当該導電層からな
る配線１２を形成する。この配線１２と、ここでは図示
しない隣接する配線との間隔は、これらの配線を形成す
る際に行うリソグラフィーの解像度を考慮した最小幅に
する。
【００１１】次に、図１（２）に示す第２工程では、配
線１２の側壁に、絶縁性材料からなるサイドウォール１
３を形成する。このサイドウォール１３は、後の工程で
形成するコンタクトホールの合わせずれ幅よりも広い幅
で形成するここでは、例えば先ず、配線１２を覆う状態
で基板１１上にサイドウォール１３になる絶縁膜を成膜
する。この絶縁膜は、次の工程で成膜する層間絶縁膜１
４よりも、エッチング選択比を低く保てるものを用い
る。このような膜としてここでは窒化シリコン（Ｓｉ
Ｎ）を用いることとし、この成膜は例えば以下のように
条件を設定したＣＶＤ法によって行う。 成膜雰囲気内のガス圧力 ：５６６Ｐａ 成膜温度 ：４００℃ ＲＥ電力 ：６９０Ｗ 反応ガス及び流量 ：Ｎ2 ＝４０００ｓｃｃｍ ＳｉＨ4 ＝２９０ｓｃｃｍ ＮＨ3 ＝９０ｓｃｃｍ また、サイドウォール１３の幅を上記のように設定する
ことから、上記コンタクトホールの合わせずれ幅が０．
１μｍ程度である場合、上記絶縁膜の膜厚を１５０ｎｍ
程度にする。尚、サイドウォール１３を構成する上記絶
縁膜としては、ＳｉＮの他に酸化窒化シリコン（ＳｉＯ
Ｎ）や炭化シリコン（ＳｉＣ）を用いても良い。
線１２の側壁に、絶縁性材料からなるサイドウォール１
３を形成する。このサイドウォール１３は、後の工程で
形成するコンタクトホールの合わせずれ幅よりも広い幅
で形成するここでは、例えば先ず、配線１２を覆う状態
で基板１１上にサイドウォール１３になる絶縁膜を成膜
する。この絶縁膜は、次の工程で成膜する層間絶縁膜１
４よりも、エッチング選択比を低く保てるものを用い
る。このような膜としてここでは窒化シリコン（Ｓｉ
Ｎ）を用いることとし、この成膜は例えば以下のように
条件を設定したＣＶＤ法によって行う。 成膜雰囲気内のガス圧力 ：５６６Ｐａ 成膜温度 ：４００℃ ＲＥ電力 ：６９０Ｗ 反応ガス及び流量 ：Ｎ2 ＝４０００ｓｃｃｍ ＳｉＨ4 ＝２９０ｓｃｃｍ ＮＨ3 ＝９０ｓｃｃｍ また、サイドウォール１３の幅を上記のように設定する
ことから、上記コンタクトホールの合わせずれ幅が０．
１μｍ程度である場合、上記絶縁膜の膜厚を１５０ｎｍ
程度にする。尚、サイドウォール１３を構成する上記絶
縁膜としては、ＳｉＮの他に酸化窒化シリコン（ＳｉＯ
Ｎ）や炭化シリコン（ＳｉＣ）を用いても良い。
【００１２】次に、反応性イオンエッチング（Reactive
Ion Etching：以下、ＲＩＥと記す）によって上記絶縁
膜を全面エッチバックし、配線１２の側壁に自己整合的
に当該絶縁膜からなるサイドウォール１３を形成する。
ここでは、例えば以下のような条件でＲＩＥを行う。 エッチング雰囲気のガス圧力：１３．３Ｐａ ＲＦパワー ：８００Ｗ 反応ガス及び流量 ：ＣＨＦ3 ＝５０ｓｃｃｍ ＣＦ4 ＝１０ｓｃｃｍ Ａｒ＝１５０ｓｃｃｍ Ｏ2 ＝２０ｓｃｃｍ 上記のようにして、０．１μｍ程度の幅を有するサイド
ウォール１３を形成する。
Ion Etching：以下、ＲＩＥと記す）によって上記絶縁
膜を全面エッチバックし、配線１２の側壁に自己整合的
に当該絶縁膜からなるサイドウォール１３を形成する。
ここでは、例えば以下のような条件でＲＩＥを行う。 エッチング雰囲気のガス圧力：１３．３Ｐａ ＲＦパワー ：８００Ｗ 反応ガス及び流量 ：ＣＨＦ3 ＝５０ｓｃｃｍ ＣＦ4 ＝１０ｓｃｃｍ Ａｒ＝１５０ｓｃｃｍ Ｏ2 ＝２０ｓｃｃｍ 上記のようにして、０．１μｍ程度の幅を有するサイド
ウォール１３を形成する。
【００１３】その後、図１（３）に示す第３工程では、
配線１２及びサイドウォール１３を覆う状態で、基板１
１上に層間絶縁膜１４を成膜する。この層間絶縁膜１４
は、例えばＴＥＯＳ（Tetraethoxysilane:Si(C2 H
5O)4 ) ガスを用いたＣＶＤ法によって成膜した酸化シ
リコン膜（ＴＥＯＳ−ＳｉＯ2 ）のような、カバレッジ
性が良好で配線１２及びサイドウォール１３よりもエッ
チング選択比が大きくなるものを用いる。
配線１２及びサイドウォール１３を覆う状態で、基板１
１上に層間絶縁膜１４を成膜する。この層間絶縁膜１４
は、例えばＴＥＯＳ（Tetraethoxysilane:Si(C2 H
5O)4 ) ガスを用いたＣＶＤ法によって成膜した酸化シ
リコン膜（ＴＥＯＳ−ＳｉＯ2 ）のような、カバレッジ
性が良好で配線１２及びサイドウォール１３よりもエッ
チング選択比が大きくなるものを用いる。
【００１４】次に、図１（４）に示す第４工程では、リ
ソグラフィー法によってＴＥＯＳ−ＳｉＯ2 からなる層
間絶縁膜１４上にコンタクトホール形成用のレジストパ
ターン（図示せず）を形成する。このレジストパターン
は、配線１２の上部を開口する形状に形成する。その
後、このレジストパターンをマスクにしたＲＩＥによっ
て、配線１２に達するコンタクトホール１５を層間絶縁
膜１４に形成する。ここでは、配線１２とサイドウォー
ル１３とが上記ＲＩＥのストッパになるように、例え
ば、以下のような条件でＲＩＥを行う。 エッチング雰囲気のガス圧力：２６Ｐａ ＲＦパワー ：１０００Ｗ 反応ガス及び流量 ：ＣＨＦ3 ＝５０ｓｃｃｍ ＣＦ4 ＝１０ｓｃｃｍ Ａｒ＝１５０ｓｃｃｍ これによって、少なくとも配線１２に達するコンタクト
ホール１５を層間絶縁膜１４に形成する。
ソグラフィー法によってＴＥＯＳ−ＳｉＯ2 からなる層
間絶縁膜１４上にコンタクトホール形成用のレジストパ
ターン（図示せず）を形成する。このレジストパターン
は、配線１２の上部を開口する形状に形成する。その
後、このレジストパターンをマスクにしたＲＩＥによっ
て、配線１２に達するコンタクトホール１５を層間絶縁
膜１４に形成する。ここでは、配線１２とサイドウォー
ル１３とが上記ＲＩＥのストッパになるように、例え
ば、以下のような条件でＲＩＥを行う。 エッチング雰囲気のガス圧力：２６Ｐａ ＲＦパワー ：１０００Ｗ 反応ガス及び流量 ：ＣＨＦ3 ＝５０ｓｃｃｍ ＣＦ4 ＝１０ｓｃｃｍ Ａｒ＝１５０ｓｃｃｍ これによって、少なくとも配線１２に達するコンタクト
ホール１５を層間絶縁膜１４に形成する。
【００１５】その後、ここでは図示しないが、例えばコ
ンタクトホール１５の内にＴｉＮ膜からなる密着層を介
してタングステンからなる埋め込みプラグを形成し、こ
の埋め込みプラグに接続する上層配線を層間絶縁膜１４
上に形成する。次いで、上層配線を覆う状態で層間絶縁
膜１４上に上層絶縁膜を成膜し、当該上層絶縁膜に当該
上層配線のポンディングパッド部分を開口する上部コン
タクトホールを形成して半導体装置を完成させる。
ンタクトホール１５の内にＴｉＮ膜からなる密着層を介
してタングステンからなる埋め込みプラグを形成し、こ
の埋め込みプラグに接続する上層配線を層間絶縁膜１４
上に形成する。次いで、上層配線を覆う状態で層間絶縁
膜１４上に上層絶縁膜を成膜し、当該上層絶縁膜に当該
上層配線のポンディングパッド部分を開口する上部コン
タクトホールを形成して半導体装置を完成させる。
【００１６】上記半導体装置の製造方法では、コンタク
トホール１５の開口幅と同程度の配線１２とコンタクト
ホール１５の合わせずれ幅よりも幅の広いサイドウォー
ル１３とをストッパにしてコンタクトホール１５を形成
する際のＲＩＥを行うため、コンタクトホール１５の形
成位置が、配線１２及びサイドウォール１３上から外れ
て形成されることが防止される。このため、配線１２の
幅を広げることなく、当該配線１２の側周に上記ＲＩＥ
によるトレンチが形成されることを防止しながら、配線
１２に達するコンタクトホール１５を形成することがで
きる。また、絶縁性材料でサイドウォール１３を形成し
たため、サイドウォール１３によって隣接する配線１２
間の絶縁性が阻害されることはない。このため、配線間
のピッチを広げることなく、上記配線１２及びサイドウ
ォール１３を形成できる。
トホール１５の開口幅と同程度の配線１２とコンタクト
ホール１５の合わせずれ幅よりも幅の広いサイドウォー
ル１３とをストッパにしてコンタクトホール１５を形成
する際のＲＩＥを行うため、コンタクトホール１５の形
成位置が、配線１２及びサイドウォール１３上から外れ
て形成されることが防止される。このため、配線１２の
幅を広げることなく、当該配線１２の側周に上記ＲＩＥ
によるトレンチが形成されることを防止しながら、配線
１２に達するコンタクトホール１５を形成することがで
きる。また、絶縁性材料でサイドウォール１３を形成し
たため、サイドウォール１３によって隣接する配線１２
間の絶縁性が阻害されることはない。このため、配線間
のピッチを広げることなく、上記配線１２及びサイドウ
ォール１３を形成できる。
【００１７】次に、本発明の第２実施例を図２に基づい
て説明する。尚、第１実施例と共通の構成要素には、第
１実施例と同一の符号を用いて説明を行う。図２（１）
に示す第１工程では、先ず、上記第１実施例と同様にし
て基板１１上に配線１２を形成する。その後、配線１２
の側壁に、当該配線１２と次の工程で形成するサイドウ
ォールとの間に生じる応力を緩和するための緩衝膜２１
を成膜する。この緩衝膜２１としては、次の工程で成膜
する層間絶縁膜よりも、配線１２と同様にエッチング選
択比を低く保てるものを用いる。そして、配線１２がＡ
ｌ系の材料からなるものであり、上記サイドウォールが
ＳｉＮからなるものである場合には、このような膜とし
て酸化窒化チタン（ＴｉＯＮ），チタン（Ｔｉ），酸化
窒化シリコン（ＳｉＯＮ）または炭化シリコン（Ｓｉ
Ｃ）等を用いる。
て説明する。尚、第１実施例と共通の構成要素には、第
１実施例と同一の符号を用いて説明を行う。図２（１）
に示す第１工程では、先ず、上記第１実施例と同様にし
て基板１１上に配線１２を形成する。その後、配線１２
の側壁に、当該配線１２と次の工程で形成するサイドウ
ォールとの間に生じる応力を緩和するための緩衝膜２１
を成膜する。この緩衝膜２１としては、次の工程で成膜
する層間絶縁膜よりも、配線１２と同様にエッチング選
択比を低く保てるものを用いる。そして、配線１２がＡ
ｌ系の材料からなるものであり、上記サイドウォールが
ＳｉＮからなるものである場合には、このような膜とし
て酸化窒化チタン（ＴｉＯＮ），チタン（Ｔｉ），酸化
窒化シリコン（ＳｉＯＮ）または炭化シリコン（Ｓｉ
Ｃ）等を用いる。
【００１８】ここでは、例えば先ず、以下に示すように
条件を設定したスパッタ成膜法によって、配線１２を覆
う状態で基板１１上に緩衝膜２１になるＴｉＮ膜を成膜
する。 成膜雰囲気内のガス圧力 ：２６６〜４００ｍＰａ 成膜温度 ：２００℃ ＲＥ電力 ：８ｋＷ 反応ガス及び流量 ：Ｎ2 ：Ａｒ＝２：１ 尚、上記緩衝膜２１は、当該緩衝膜２１が導電性材料か
らなるものである場合には、ここでは図示しない隣接す
る配線間の絶縁性を確保するために、緩衝性を確保でき
る範囲で薄膜化する。このため、ＴｉＮ膜は、２０ｎｍ
程度の膜厚で成膜する。
条件を設定したスパッタ成膜法によって、配線１２を覆
う状態で基板１１上に緩衝膜２１になるＴｉＮ膜を成膜
する。 成膜雰囲気内のガス圧力 ：２６６〜４００ｍＰａ 成膜温度 ：２００℃ ＲＥ電力 ：８ｋＷ 反応ガス及び流量 ：Ｎ2 ：Ａｒ＝２：１ 尚、上記緩衝膜２１は、当該緩衝膜２１が導電性材料か
らなるものである場合には、ここでは図示しない隣接す
る配線間の絶縁性を確保するために、緩衝性を確保でき
る範囲で薄膜化する。このため、ＴｉＮ膜は、２０ｎｍ
程度の膜厚で成膜する。
【００１９】次に、反応性イオンエッチング（Reactive
Ion Etching：以下、ＲＩＥと記す）によって上記Ｔｉ
Ｎ膜を全面エッチバックし、配線１２の側壁にのみＴｉ
Ｎ膜を残してこれを緩衝膜２１とする。ここでは、例え
ば以下のような条件で上記ＲＩＥを行う。 エッチング雰囲気のガス圧力：２６．６Ｐａ ＲＦパワー ：８００Ｗ 反応ガス及び流量 ：ＣＨＦ3 ＝７５ｓｃｃｍ Ａｒ＝１５０ｓｃｃｍ Ｏ2 ＝２０ｓｃｃｍ
Ion Etching：以下、ＲＩＥと記す）によって上記Ｔｉ
Ｎ膜を全面エッチバックし、配線１２の側壁にのみＴｉ
Ｎ膜を残してこれを緩衝膜２１とする。ここでは、例え
ば以下のような条件で上記ＲＩＥを行う。 エッチング雰囲気のガス圧力：２６．６Ｐａ ＲＦパワー ：８００Ｗ 反応ガス及び流量 ：ＣＨＦ3 ＝７５ｓｃｃｍ Ａｒ＝１５０ｓｃｃｍ Ｏ2 ＝２０ｓｃｃｍ
【００２０】上記のようにして、配線１２の側壁に緩衝
膜２１を成膜した後、上記第１実施例と同様に図２
（２）に示す第２工程を行い、配線１２の側壁に緩衝膜
２１を介してサイドウォール１３を形成する。次で、図
２（３）に示す第３工程を行い、配線１２，緩衝膜２１
及びサイドウォール１３を覆う状態で基板１１上に層間
絶縁膜１４を成膜する。
膜２１を成膜した後、上記第１実施例と同様に図２
（２）に示す第２工程を行い、配線１２の側壁に緩衝膜
２１を介してサイドウォール１３を形成する。次で、図
２（３）に示す第３工程を行い、配線１２，緩衝膜２１
及びサイドウォール１３を覆う状態で基板１１上に層間
絶縁膜１４を成膜する。
【００２１】次に、図２（４）に示す第４工程では、上
記第１実施例の第４工程と同様に層間絶縁膜１４上にレ
ジストパターン（図示せず）を形成した後、このレジス
トパターンをマスクにしたＲＩＥによって、配線１２に
達するコンタクトホール１５を層間絶縁膜１４に形成す
る。ここでは、配線１２，緩衝膜２１及びサイドウォー
ル１３がストッパになるようにＲＩＥを行う。ＲＩＥ条
件は、例えば上記第１実施例と同様に設定する。
記第１実施例の第４工程と同様に層間絶縁膜１４上にレ
ジストパターン（図示せず）を形成した後、このレジス
トパターンをマスクにしたＲＩＥによって、配線１２に
達するコンタクトホール１５を層間絶縁膜１４に形成す
る。ここでは、配線１２，緩衝膜２１及びサイドウォー
ル１３がストッパになるようにＲＩＥを行う。ＲＩＥ条
件は、例えば上記第１実施例と同様に設定する。
【００２２】上記第２実施例の製造方法では、上記第１
実施例で示した製造方法において、アルミニウム系材料
からなる配線１２と、窒化シリコンからなるサイドウォ
ール１３との間に生じる応力を緩和する緩衝膜２１を、
配線１２とサイドウォール１３との間に形成したことに
よって、上記第１実施例の効果に加えて、配線１２の信
頼性を確保することが可能になる。
実施例で示した製造方法において、アルミニウム系材料
からなる配線１２と、窒化シリコンからなるサイドウォ
ール１３との間に生じる応力を緩和する緩衝膜２１を、
配線１２とサイドウォール１３との間に形成したことに
よって、上記第１実施例の効果に加えて、配線１２の信
頼性を確保することが可能になる。
【００２３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、配線とこの側壁に形成したサイド
ウォールとをストッパにしたエッチングによって当該配
線に達するコンタクトホールを層間絶縁膜に形成するこ
とで、配線幅を広くすることなくかつ配線間の絶縁性を
確保しながらコンタクトホールの合わせ余裕を大きくす
ることが可能になる。このため、配線の線幅と同程度の
開口幅のコンタクトホールを形成するオーバーラップレ
スコンタクトの形成を実現できる。したがって、半導体
装置の高集積化を図ることができる。
の製造方法によれば、配線とこの側壁に形成したサイド
ウォールとをストッパにしたエッチングによって当該配
線に達するコンタクトホールを層間絶縁膜に形成するこ
とで、配線幅を広くすることなくかつ配線間の絶縁性を
確保しながらコンタクトホールの合わせ余裕を大きくす
ることが可能になる。このため、配線の線幅と同程度の
開口幅のコンタクトホールを形成するオーバーラップレ
スコンタクトの形成を実現できる。したがって、半導体
装置の高集積化を図ることができる。
【図１】第１実施例を示す工程図である。
【図２】第２実施例を示す工程図である。
【図３】第１の従来例を示す平面図である。
【図４】第１の従来例を示す断面図である。
【図５】第２の従来例を示す平面図である。
１１ 基板 １２ 配線 １３ サイドウォール １４ 層間絶縁膜 １５ コンタクトホール ２１ 緩衝膜
Claims (2)
- 【請求項１】 基板上に形成された配線の側壁に絶縁性
材料からなるサイドウォールを形成する工程と、 前記配線とサイドウォールとを覆う状態で、当該基板上
に層間絶縁膜を成膜する工程と、 前記配線と前記サイドウォールとをストッパにした層間
絶縁膜のエッチングによって、当該配線に達するコンタ
クトホールを形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記サイドウォールを形成する工程の前には、前記配線
の側壁に当該配線と前記サイドウォールとの間に生じる
応力を緩和する緩衝膜を成膜する工程を行い、 前記第３工程では、前記配線と前記サイドウォールと前
記緩衝膜とをストッパにした層間絶縁膜のエッチングに
よって、当該配線に達するコンタクトホールを形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13000695A JP3381117B2 (ja) | 1995-05-29 | 1995-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13000695A JP3381117B2 (ja) | 1995-05-29 | 1995-05-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330417A true JPH08330417A (ja) | 1996-12-13 |
| JP3381117B2 JP3381117B2 (ja) | 2003-02-24 |
Family
ID=15023825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13000695A Expired - Fee Related JP3381117B2 (ja) | 1995-05-29 | 1995-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3381117B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060765A (en) * | 1998-01-05 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing the same |
| JP2002319551A (ja) * | 2001-04-23 | 2002-10-31 | Nec Corp | 半導体装置およびその製造方法 |
| KR20030002530A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 금속 배선 형성 방법 |
| JP2007081367A (ja) * | 2005-09-15 | 2007-03-29 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
-
1995
- 1995-05-29 JP JP13000695A patent/JP3381117B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060765A (en) * | 1998-01-05 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing the same |
| JP2002319551A (ja) * | 2001-04-23 | 2002-10-31 | Nec Corp | 半導体装置およびその製造方法 |
| KR20030002530A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 금속 배선 형성 방법 |
| JP2007081367A (ja) * | 2005-09-15 | 2007-03-29 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| US8680596B2 (en) | 2005-09-30 | 2014-03-25 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3381117B2 (ja) | 2003-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5981377A (en) | Semiconductor device with improved trench interconnected to connection plug mating and method of making same | |
| US6492732B2 (en) | Interconnect structure with air gap compatible with unlanded vias | |
| KR100286126B1 (ko) | 다층의 패시배이션막을 이용한 도전층 사이에 공기 공간을 형성하는 방법 | |
| US7241676B2 (en) | Semiconductor device and method for manufacturing the same | |
| US5827778A (en) | Method of manufacturing a semiconductor device using a silicon fluoride oxide film | |
| US5795833A (en) | Method for fabricating passivation layers over metal lines | |
| US6211063B1 (en) | Method to fabricate self-aligned dual damascene structures | |
| US5430328A (en) | Process for self-align contact | |
| US6121146A (en) | Method for forming contact plugs of a semiconductor device | |
| JP2003045969A (ja) | デュアルダマシン工程を利用した配線形成方法 | |
| US6888247B2 (en) | Interconnect structure with an enlarged air gaps disposed between conductive structures or surrounding a conductive structure within the same | |
| JP3123092B2 (ja) | 半導体装置の製造方法 | |
| US7064044B2 (en) | Contact etching utilizing multi-layer hard mask | |
| US6686286B2 (en) | Method for forming a borderless contact of a semiconductor device | |
| JP3381117B2 (ja) | 半導体装置の製造方法 | |
| JPH10107140A (ja) | 多層配線半導体装置とその製造方法 | |
| US7482692B2 (en) | Tungsten plug structure of semiconductor device and method for forming the same | |
| US5714038A (en) | Method for forming contact hole of semiconductor device | |
| JP3534589B2 (ja) | 多層配線装置及びその製造方法 | |
| US6171956B1 (en) | Method for improving the thermal conductivity of metal lines in integrated circuits | |
| JP3182891B2 (ja) | 半導体装置 | |
| US6207545B1 (en) | Method for forming a T-shaped plug having increased contact area | |
| JPH0794441A (ja) | 半導体装置およびその製法 | |
| JPH0955424A (ja) | 多層配線の形成方法 | |
| JPH05175196A (ja) | 半導体装置の配線構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |