JPH08329699A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
- Publication number
- JPH08329699A JPH08329699A JP7130229A JP13022995A JPH08329699A JP H08329699 A JPH08329699 A JP H08329699A JP 7130229 A JP7130229 A JP 7130229A JP 13022995 A JP13022995 A JP 13022995A JP H08329699 A JPH08329699 A JP H08329699A
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- Japan
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 Ｘアドレス、Ｙアドレスを直列入力するＩＣ
メモリに対しデータの書き込みを効率よく行うことを可
能とする。 【構成】 パターン発生器１１よりのＸとＹアドレスは
セレクタ１５、１９と１６、２１へ供給され、データＤ
ＡとＤＢは同様にセレクタ１５、１９と１６、２１に供
給され、またパターン発生器よりの第１、第２選択信号
ＳＥ１、ＳＥ２はセレクタ３１、３２へ供給され、セレ
クタ３１、３２の出力はゲート１８、２３を通じてマル
チプレクサ１７、２２にそれぞれ制御信号として供給さ
れる。例えばセレクタ１５、１６でＸ、Ｙアドレスをそ
れぞれ選択し、セレクタ１９、２１でデータＤＡ、ＤＢ
を選択し、マルチプレクサ１７、２２よりのアドレス、
データは波形整形回路２５、２６で波形整形されて被試
験メモリ２７へ供給される。
メモリに対しデータの書き込みを効率よく行うことを可
能とする。 【構成】 パターン発生器１１よりのＸとＹアドレスは
セレクタ１５、１９と１６、２１へ供給され、データＤ
ＡとＤＢは同様にセレクタ１５、１９と１６、２１に供
給され、またパターン発生器よりの第１、第２選択信号
ＳＥ１、ＳＥ２はセレクタ３１、３２へ供給され、セレ
クタ３１、３２の出力はゲート１８、２３を通じてマル
チプレクサ１７、２２にそれぞれ制御信号として供給さ
れる。例えばセレクタ１５、１６でＸ、Ｙアドレスをそ
れぞれ選択し、セレクタ１９、２１でデータＤＡ、ＤＢ
を選択し、マルチプレクサ１７、２２よりのアドレス、
データは波形整形回路２５、２６で波形整形されて被試
験メモリ２７へ供給される。
Description
【０００１】
【産業上の利用分野】この発明はパターン発生器からの
第１、第２アドレスを選択信号に応じてアドレスマルチ
プレクサにより選択し、また、パターン発生器からの第
１、第２データを選択信号に応じてデータマルチプレク
サにより選択し、これら選択されたアドレス及びデータ
を被試験半導体メモリへ供給して試験を行い、かつ上記
選択信号をパターン発生器から出力するようにされた半
導体メモリ試験装置に関する。
第１、第２アドレスを選択信号に応じてアドレスマルチ
プレクサにより選択し、また、パターン発生器からの第
１、第２データを選択信号に応じてデータマルチプレク
サにより選択し、これら選択されたアドレス及びデータ
を被試験半導体メモリへ供給して試験を行い、かつ上記
選択信号をパターン発生器から出力するようにされた半
導体メモリ試験装置に関する。
【０００２】
【従来の技術】図２Ａに従来のこの種の半導体メモリ試
験装置を示す。アルゴリズミックパターン発生器１１よ
りのＸアドレス、Ｙアドレスはプログラマブルデータセ
レクタ１３と１４とへ供給され、またアルゴリズミック
パターン発生器１１よりのデータＤＡ及びＤＢはプログ
ラマブルデータセレクタ１３、１４にそれぞれ供給され
る。プログラマブルデータセレクタ１３においては入力
されたＸアドレスとデータＤＡとの一方を選択するセレ
クタ１５と、入力されたＹアドレスとデータＤＢとの一
方を選択するセレクタ１６とが設けられ、これらセレク
タ１５、１６の出力はマルチプレクサ１７へ供給され
る。またアルゴリズミックパターン発生器１１よりの選
択信号ＳＥはプログラマブルデータセレクタ１３のゲー
ト１８へ供給され、ゲート１８の出力がマルチプレクサ
１７へ選択御信号として供給される。同様にプログラマ
ブルデータセレクタ１４においてはＸアドレスとデータ
ＤＡと一方を選択するセレクタ１９と、Ｙアドレスとデ
ータＤＢの一方を選択するセレクタ２１と、これらセレ
クタ１９、２１の出力の一方を選択するマルチプレクサ
２２と、パターン発生器１１よりの選択信号ＳＥが供給
されるゲート２３とが設けられ、ゲート２３の出力がマ
ルチプレクサ２２へ選択信号として供給される。
験装置を示す。アルゴリズミックパターン発生器１１よ
りのＸアドレス、Ｙアドレスはプログラマブルデータセ
レクタ１３と１４とへ供給され、またアルゴリズミック
パターン発生器１１よりのデータＤＡ及びＤＢはプログ
ラマブルデータセレクタ１３、１４にそれぞれ供給され
る。プログラマブルデータセレクタ１３においては入力
されたＸアドレスとデータＤＡとの一方を選択するセレ
クタ１５と、入力されたＹアドレスとデータＤＢとの一
方を選択するセレクタ１６とが設けられ、これらセレク
タ１５、１６の出力はマルチプレクサ１７へ供給され
る。またアルゴリズミックパターン発生器１１よりの選
択信号ＳＥはプログラマブルデータセレクタ１３のゲー
ト１８へ供給され、ゲート１８の出力がマルチプレクサ
１７へ選択御信号として供給される。同様にプログラマ
ブルデータセレクタ１４においてはＸアドレスとデータ
ＤＡと一方を選択するセレクタ１９と、Ｙアドレスとデ
ータＤＢの一方を選択するセレクタ２１と、これらセレ
クタ１９、２１の出力の一方を選択するマルチプレクサ
２２と、パターン発生器１１よりの選択信号ＳＥが供給
されるゲート２３とが設けられ、ゲート２３の出力がマ
ルチプレクサ２２へ選択信号として供給される。
【０００３】例えばセレクタ１５、１６においてはそれ
ぞれＸアドレス、Ｙアドレスが選択され、マルチプレク
サ１７はアドレスマルチプレクサとして作用される。セ
レクタ１９、２１においてはそれぞれデータＤＡ、ＤＢ
がそれぞれ選択され、マルチプレクサ２２はデータマル
チプレクサとして作用されている。よってマルチプレク
サ１７、２２のアドレス及びデータはそれぞれ波形整形
回路２５、２６へ供給され、これらは所定の波形に整形
されてアドレス及びデータとして被試験メモリ２７へ供
給される。選択信号ＳＥの出力が低レベルでマルチプレ
クサ１７はセレクタ１５の出力を、マルチプレクサ２２
はセレクタ１９の出力をそれぞれ選択している状態で
は、例えば図２Ｂに示すようにマルチプレクサ１７から
のＸアドレスがＸ1 ，Ｘ2 ，Ｘ3 ‥‥と試験サイクルご
とに順次出力され、これと同時にマルチプレクサ２２か
らセレクタ１９よりのデータＤＡ1 ，ＤＡ2 ，ＤＡ3 ‥
‥が出力される。
ぞれＸアドレス、Ｙアドレスが選択され、マルチプレク
サ１７はアドレスマルチプレクサとして作用される。セ
レクタ１９、２１においてはそれぞれデータＤＡ、ＤＢ
がそれぞれ選択され、マルチプレクサ２２はデータマル
チプレクサとして作用されている。よってマルチプレク
サ１７、２２のアドレス及びデータはそれぞれ波形整形
回路２５、２６へ供給され、これらは所定の波形に整形
されてアドレス及びデータとして被試験メモリ２７へ供
給される。選択信号ＳＥの出力が低レベルでマルチプレ
クサ１７はセレクタ１５の出力を、マルチプレクサ２２
はセレクタ１９の出力をそれぞれ選択している状態で
は、例えば図２Ｂに示すようにマルチプレクサ１７から
のＸアドレスがＸ1 ，Ｘ2 ，Ｘ3 ‥‥と試験サイクルご
とに順次出力され、これと同時にマルチプレクサ２２か
らセレクタ１９よりのデータＤＡ1 ，ＤＡ2 ，ＤＡ3 ‥
‥が出力される。
【０００４】Ｘ、Ｙアドレスが直列に入力される、例え
ば画像処理用ＤＲＡＭにおいては、選択信号ＳＥが図２
Ｃに示すように試験サイクルの前半で０、後半で高レベ
ルとされ、マルチプレクサ１７、２２はそれぞれ各試験
周期の前半でＸアドレス、データＤＡを選択出力し、後
半でＹアドレス、データＤＢをそれぞれ選択出力する。
被試験メモリ２７では入力されたＸアドレス、Ｙアドレ
ス、つまりローアドレスとカラムアドレスに応じて記憶
セルをアドレス指定してデータＤＢを深さ方向において
複数ビット書き込み、あるいは読みだす。この場合にお
いて、その書き込むデータＤＢ中の特定のビットをマス
クして、あるビットについては書き込みを行なわない場
合がある。そのビットを指定するマスクデータとして各
試験サイクルの前半においてデータＤＡが被試験メモリ
２７へ供給される。このようにして被試験メモリのアド
レス端子が少ない場合においても、そのローアドレスと
カラムアドレスとをシリアルに印加して被試験メモリ２
７内においてアドレスとしてデータの書き込みあるいは
読み出しを行うことができる。
ば画像処理用ＤＲＡＭにおいては、選択信号ＳＥが図２
Ｃに示すように試験サイクルの前半で０、後半で高レベ
ルとされ、マルチプレクサ１７、２２はそれぞれ各試験
周期の前半でＸアドレス、データＤＡを選択出力し、後
半でＹアドレス、データＤＢをそれぞれ選択出力する。
被試験メモリ２７では入力されたＸアドレス、Ｙアドレ
ス、つまりローアドレスとカラムアドレスに応じて記憶
セルをアドレス指定してデータＤＢを深さ方向において
複数ビット書き込み、あるいは読みだす。この場合にお
いて、その書き込むデータＤＢ中の特定のビットをマス
クして、あるビットについては書き込みを行なわない場
合がある。そのビットを指定するマスクデータとして各
試験サイクルの前半においてデータＤＡが被試験メモリ
２７へ供給される。このようにして被試験メモリのアド
レス端子が少ない場合においても、そのローアドレスと
カラムアドレスとをシリアルに印加して被試験メモリ２
７内においてアドレスとしてデータの書き込みあるいは
読み出しを行うことができる。
【０００５】
【発明が解決しようとする課題】従来においては、マル
チプレクサ１７、２２に供給する選択信号は同一のもの
が使用されていた。このため試験サイクル内におけるア
ドレスの切替えとデータの切替えとが同一時点で行われ
る。従って、例えば書き込み阻止データをビットごとに
指定する必要がない、つまりマスクデータを用いない場
合や、書き込み阻止データを前半、後半のように複数ビ
ット一括して指定する場合のようにマスクデータのビッ
ト数が書き込みデータのビット数より少なくて済む場合
は、メモリによってはデータのビット数を多くすること
ができ、またマスクデータのビット数に対して書き込み
データのビット数を多くすることができる訳であるが、
従来においてはアドレスの切り替えとデータの切り替え
とのタイミングが同時に行われるため、そのようにマス
クデータより書き込みデータのビット数を多くするよう
なことはできない。
チプレクサ１７、２２に供給する選択信号は同一のもの
が使用されていた。このため試験サイクル内におけるア
ドレスの切替えとデータの切替えとが同一時点で行われ
る。従って、例えば書き込み阻止データをビットごとに
指定する必要がない、つまりマスクデータを用いない場
合や、書き込み阻止データを前半、後半のように複数ビ
ット一括して指定する場合のようにマスクデータのビッ
ト数が書き込みデータのビット数より少なくて済む場合
は、メモリによってはデータのビット数を多くすること
ができ、またマスクデータのビット数に対して書き込み
データのビット数を多くすることができる訳であるが、
従来においてはアドレスの切り替えとデータの切り替え
とのタイミングが同時に行われるため、そのようにマス
クデータより書き込みデータのビット数を多くするよう
なことはできない。
【０００６】またゲート１８、２３に供給するモード信
号によってマルチプレクスモードかそうでないモードと
することができるが、一方をマルチプレクスモード、他
方をそうでないモードとすることはできない。つまり被
試験メモリがＸアドレス用のピンと、Ｙアドレス用のピ
ンとを持っているが、書き込みデータをビット指定して
マスクするような場合はアドレス側はマルチプレクスモ
ードとする必要がないし、データ側はマルチプレクスモ
ードとすることになるが、一方をマルチプレクスモー
ド、他方を非マルチプレクスモードとすることはできな
かった。
号によってマルチプレクスモードかそうでないモードと
することができるが、一方をマルチプレクスモード、他
方をそうでないモードとすることはできない。つまり被
試験メモリがＸアドレス用のピンと、Ｙアドレス用のピ
ンとを持っているが、書き込みデータをビット指定して
マスクするような場合はアドレス側はマルチプレクスモ
ードとする必要がないし、データ側はマルチプレクスモ
ードとすることになるが、一方をマルチプレクスモー
ド、他方を非マルチプレクスモードとすることはできな
かった。
【０００７】また両方ともマルチプレクスモードにする
場合においても、例えば試験サイクルが速くなると、そ
のアドレスを与えて、アドレスが確定してからデータの
書き込みを行う必要があるが、この点からアドレスの書
き込みに対してデータの印加を遅くしたほうがよいが、
前述のように切替えが同時に行われているため、このよ
うなことはできず、それだけ試験サイクルを速くするこ
とができなかった。
場合においても、例えば試験サイクルが速くなると、そ
のアドレスを与えて、アドレスが確定してからデータの
書き込みを行う必要があるが、この点からアドレスの書
き込みに対してデータの印加を遅くしたほうがよいが、
前述のように切替えが同時に行われているため、このよ
うなことはできず、それだけ試験サイクルを速くするこ
とができなかった。
【０００８】
【課題を解決するための手段】この発明によれば、パタ
ーン発生器から第１、第２選択信号が発生され、これら
第１、第２選択信号がそれぞれアドレスマルチプレク
サ、データマルチプレクサへ上記制御信号として供給さ
れる。
ーン発生器から第１、第２選択信号が発生され、これら
第１、第２選択信号がそれぞれアドレスマルチプレク
サ、データマルチプレクサへ上記制御信号として供給さ
れる。
【０００９】
【実施例】図１Ａにこの発明の実施例を示し、図２Ａと
対応する部分に同一符号を付けてある。この実施例にお
いてはアルゴリズミックパターン発生器１１より第１、
第２選択信号ＳＥ１、ＳＥ２が発生されるように構成さ
れ、これら選択信号はＳＥ１、ＳＥ２はそれぞれセレク
タ３１、３２へ供給され、セレクタ３１、３２の出力が
それぞれゲート１８、２３へ供給されるように構成され
る。セレクタ３１、３２は第１、第２選択信号の一方を
それぞれ第１、第２制御信号ＣＯＮＴ１ 、ＣＯＮＴ２
によって選択する。制御信号ＣＯＮＴ１ 、ＣＯＮＴ２
がそれぞれ高レベルの場合は、それぞれ第１選択信号Ｓ
Ｅ１を選択し、低レベルの場合は第２選択信号ＳＥ２を
選択するように構成されている。
対応する部分に同一符号を付けてある。この実施例にお
いてはアルゴリズミックパターン発生器１１より第１、
第２選択信号ＳＥ１、ＳＥ２が発生されるように構成さ
れ、これら選択信号はＳＥ１、ＳＥ２はそれぞれセレク
タ３１、３２へ供給され、セレクタ３１、３２の出力が
それぞれゲート１８、２３へ供給されるように構成され
る。セレクタ３１、３２は第１、第２選択信号の一方を
それぞれ第１、第２制御信号ＣＯＮＴ１ 、ＣＯＮＴ２
によって選択する。制御信号ＣＯＮＴ１ 、ＣＯＮＴ２
がそれぞれ高レベルの場合は、それぞれ第１選択信号Ｓ
Ｅ１を選択し、低レベルの場合は第２選択信号ＳＥ２を
選択するように構成されている。
【００１０】マルチモードでなければ、つまりゲート１
８、２３の出力がそれぞれ低レベルであれば、例えばセ
レクタ１５より選ばれたＸアドレスがマルチプレクサ１
７より選ばれ、セレクタ１９より選ばれたデータＤＡが
マルチプレクサ２２より選ばれ、それぞれアドレス、デ
ータとして波形整形回路２５、２６で波形整形されて被
試験メモリ２７へ供給される。またマルチモードとさ
れ、つまりゲート１８、２３が開けられた状態において
はセレクタ３１、３２において同一の選択信号を選択す
れば、先に述べた従来の技術の図２Ａに示した構成と同
様に動作するが、セレクタ３１、３２で別の選択信号を
選択すると、例えば図１Ｂに示すように第１、第２選択
信号ＳＥ１、ＳＥ２として、試験サイクルの一半で低レ
ベル、他半で高レベルとし、位相を互いに１／４周期ず
らしてやることによってＸアドレス、Ｙアドレスを被試
験メモリに与え、これより遅れてマスクデータＤＡと書
き込みデータＤＢとを与え、アドレスが確定した状態に
おいて書き込み指令を与えることができ、このようにす
れば試験サイクルを短く、高速にすることができる。
８、２３の出力がそれぞれ低レベルであれば、例えばセ
レクタ１５より選ばれたＸアドレスがマルチプレクサ１
７より選ばれ、セレクタ１９より選ばれたデータＤＡが
マルチプレクサ２２より選ばれ、それぞれアドレス、デ
ータとして波形整形回路２５、２６で波形整形されて被
試験メモリ２７へ供給される。またマルチモードとさ
れ、つまりゲート１８、２３が開けられた状態において
はセレクタ３１、３２において同一の選択信号を選択す
れば、先に述べた従来の技術の図２Ａに示した構成と同
様に動作するが、セレクタ３１、３２で別の選択信号を
選択すると、例えば図１Ｂに示すように第１、第２選択
信号ＳＥ１、ＳＥ２として、試験サイクルの一半で低レ
ベル、他半で高レベルとし、位相を互いに１／４周期ず
らしてやることによってＸアドレス、Ｙアドレスを被試
験メモリに与え、これより遅れてマスクデータＤＡと書
き込みデータＤＢとを与え、アドレスが確定した状態に
おいて書き込み指令を与えることができ、このようにす
れば試験サイクルを短く、高速にすることができる。
【００１１】また図１Ｃに示すように、マスクデータが
書き込みデータに対してデータ長が少なくて良い場合は
これに応じてマスクデータの長さを短くし、書き込みデ
ータの長さを長くして、つまり第２選択信号ＳＥ１の低
レベル期間を短くし、高レベル期間を長くし、選択信号
ＳＥ１は低レベル期間と高レベル期間とを同一としてＸ
アドレス、Ｙアドレスを与えることができる。あるいは
逆に、メモリにおいてはＸアドレス、Ｙアドレスのビッ
ト数が異なることがあり、その場合第１選択信号ＳＥ１
の低レベルと高レベルの長さをそれに応じて変えること
にするが、マスクデータと書き込みデータとは、各書き
込みデータのいずれのビットをも選択的にマスク可能と
するためには、同じ長さとする必要があり、つまり第２
選択信号ＳＥ２は低レベルと高レベルの長さを等しくす
ることになる。また場合によっては、アドレスはＸアド
レス、Ｙアドレスで指定するが、データはマスクデータ
を使用すること無く、データのみで深いデータを記憶し
たり読みだしすることができる。この場合においては第
１選択信号ＳＥ１は低レベルと高レベルを同一の長さと
するが、第２選択信号ＳＥ２は高レベルのままとする。
書き込みデータに対してデータ長が少なくて良い場合は
これに応じてマスクデータの長さを短くし、書き込みデ
ータの長さを長くして、つまり第２選択信号ＳＥ１の低
レベル期間を短くし、高レベル期間を長くし、選択信号
ＳＥ１は低レベル期間と高レベル期間とを同一としてＸ
アドレス、Ｙアドレスを与えることができる。あるいは
逆に、メモリにおいてはＸアドレス、Ｙアドレスのビッ
ト数が異なることがあり、その場合第１選択信号ＳＥ１
の低レベルと高レベルの長さをそれに応じて変えること
にするが、マスクデータと書き込みデータとは、各書き
込みデータのいずれのビットをも選択的にマスク可能と
するためには、同じ長さとする必要があり、つまり第２
選択信号ＳＥ２は低レベルと高レベルの長さを等しくす
ることになる。また場合によっては、アドレスはＸアド
レス、Ｙアドレスで指定するが、データはマスクデータ
を使用すること無く、データのみで深いデータを記憶し
たり読みだしすることができる。この場合においては第
１選択信号ＳＥ１は低レベルと高レベルを同一の長さと
するが、第２選択信号ＳＥ２は高レベルのままとする。
【００１２】
【発明の効果】以上述べたようにこの発明によれば、第
１選択信号と第２選択信号を用いて、アドレスとデータ
とのそれぞれの切り替えタイミングを自由に変えること
ができ、また一方は切り替えるが他方は切り替えないよ
うにすることもでき、各種の被試験メモリの各種の対応
に応じて種々のデータの書き込み、読み出し、アドレス
の仕方、マスクの仕方などをおこなうことが可能とな
る。
１選択信号と第２選択信号を用いて、アドレスとデータ
とのそれぞれの切り替えタイミングを自由に変えること
ができ、また一方は切り替えるが他方は切り替えないよ
うにすることもでき、各種の被試験メモリの各種の対応
に応じて種々のデータの書き込み、読み出し、アドレス
の仕方、マスクの仕方などをおこなうことが可能とな
る。
【図１】Ａはこの発明の実施例を示すブロック図、Ｂ及
びＣはその動作例を示すタイムチャートである。
びＣはその動作例を示すタイムチャートである。
【図２】Ａは従来の半導体メモリ試験装置を示すブロッ
ク図、Ｂ及びＣはその動作を示すタイムチャートであ
る。
ク図、Ｂ及びＣはその動作を示すタイムチャートであ
る。
Claims (3)
- 【請求項１】 パターン発生器からの第１、第２アドレ
スを、上記パターン発生器からの選択信号に応じてアド
レスマルチプレクサにより選択して出力し、上記パター
ン発生器からの第１、第２データを、上記パターン発生
器からの選択信号に応じてデータマルチプレクサにより
選択して出力し、上記アドレスマルチプレクサおよび上
記データマルチプレクサにより選択された各アドレスお
よびデータを被試験半導体メモリへ供給して試験を行う
半導体メモリ試験装置において、 上記パターン発生器から第１、第２選択信号が発生さ
れ、これら選択信号が上記アドレスマルチプレクサおよ
びデータマルチプレクサにそれぞれ供給されていること
を特徴とする半導体メモリ試験装置。 - 【請求項２】 上記アドレスマルチプレクサへの選択信
号および上記データマルチプレクサへの選択信号の供給
をモードに応じて停止する手段が設けられていることを
特徴とする請求項１記載の半導体メモリ試験装置。 - 【請求項３】 上記第１、第２選択信号の一方を選択し
て上記アドレスマルチプレクサへ供給するセレクタと上
記第１、第２選択信号の一方を選択して上記データマル
チプレクサへ供給するセレクタとを具備することを特徴
とする請求項１又は２記載の半導体メモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130229A JPH08329699A (ja) | 1995-05-29 | 1995-05-29 | 半導体メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130229A JPH08329699A (ja) | 1995-05-29 | 1995-05-29 | 半導体メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08329699A true JPH08329699A (ja) | 1996-12-13 |
Family
ID=15029195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7130229A Pending JPH08329699A (ja) | 1995-05-29 | 1995-05-29 | 半導体メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08329699A (ja) |
-
1995
- 1995-05-29 JP JP7130229A patent/JPH08329699A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040915 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040928 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050208 |