JPH08329699A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
- Publication number
- JPH08329699A JPH08329699A JP7130229A JP13022995A JPH08329699A JP H08329699 A JPH08329699 A JP H08329699A JP 7130229 A JP7130229 A JP 7130229A JP 13022995 A JP13022995 A JP 13022995A JP H08329699 A JPH08329699 A JP H08329699A
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- JP
- Japan
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- data
- address
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】 (修正有)
【目的】 Xアドレス、Yアドレスを直列入力するIC
メモリに対しデータの書き込みを効率よく行うことを可
能とする。 【構成】 パターン発生器11よりのXとYアドレスは
セレクタ15、19と16、21へ供給され、データD
AとDBは同様にセレクタ15、19と16、21に供
給され、またパターン発生器よりの第1、第2選択信号
SE1、SE2はセレクタ31、32へ供給され、セレ
クタ31、32の出力はゲート18、23を通じてマル
チプレクサ17、22にそれぞれ制御信号として供給さ
れる。例えばセレクタ15、16でX、Yアドレスをそ
れぞれ選択し、セレクタ19、21でデータDA、DB
を選択し、マルチプレクサ17、22よりのアドレス、
データは波形整形回路25、26で波形整形されて被試
験メモリ27へ供給される。
メモリに対しデータの書き込みを効率よく行うことを可
能とする。 【構成】 パターン発生器11よりのXとYアドレスは
セレクタ15、19と16、21へ供給され、データD
AとDBは同様にセレクタ15、19と16、21に供
給され、またパターン発生器よりの第1、第2選択信号
SE1、SE2はセレクタ31、32へ供給され、セレ
クタ31、32の出力はゲート18、23を通じてマル
チプレクサ17、22にそれぞれ制御信号として供給さ
れる。例えばセレクタ15、16でX、Yアドレスをそ
れぞれ選択し、セレクタ19、21でデータDA、DB
を選択し、マルチプレクサ17、22よりのアドレス、
データは波形整形回路25、26で波形整形されて被試
験メモリ27へ供給される。
Description
【0001】
【産業上の利用分野】この発明はパターン発生器からの
第1、第2アドレスを選択信号に応じてアドレスマルチ
プレクサにより選択し、また、パターン発生器からの第
1、第2データを選択信号に応じてデータマルチプレク
サにより選択し、これら選択されたアドレス及びデータ
を被試験半導体メモリへ供給して試験を行い、かつ上記
選択信号をパターン発生器から出力するようにされた半
導体メモリ試験装置に関する。
第1、第2アドレスを選択信号に応じてアドレスマルチ
プレクサにより選択し、また、パターン発生器からの第
1、第2データを選択信号に応じてデータマルチプレク
サにより選択し、これら選択されたアドレス及びデータ
を被試験半導体メモリへ供給して試験を行い、かつ上記
選択信号をパターン発生器から出力するようにされた半
導体メモリ試験装置に関する。
【0002】
【従来の技術】図2Aに従来のこの種の半導体メモリ試
験装置を示す。アルゴリズミックパターン発生器11よ
りのXアドレス、Yアドレスはプログラマブルデータセ
レクタ13と14とへ供給され、またアルゴリズミック
パターン発生器11よりのデータDA及びDBはプログ
ラマブルデータセレクタ13、14にそれぞれ供給され
る。プログラマブルデータセレクタ13においては入力
されたXアドレスとデータDAとの一方を選択するセレ
クタ15と、入力されたYアドレスとデータDBとの一
方を選択するセレクタ16とが設けられ、これらセレク
タ15、16の出力はマルチプレクサ17へ供給され
る。またアルゴリズミックパターン発生器11よりの選
択信号SEはプログラマブルデータセレクタ13のゲー
ト18へ供給され、ゲート18の出力がマルチプレクサ
17へ選択御信号として供給される。同様にプログラマ
ブルデータセレクタ14においてはXアドレスとデータ
DAと一方を選択するセレクタ19と、Yアドレスとデ
ータDBの一方を選択するセレクタ21と、これらセレ
クタ19、21の出力の一方を選択するマルチプレクサ
22と、パターン発生器11よりの選択信号SEが供給
されるゲート23とが設けられ、ゲート23の出力がマ
ルチプレクサ22へ選択信号として供給される。
験装置を示す。アルゴリズミックパターン発生器11よ
りのXアドレス、Yアドレスはプログラマブルデータセ
レクタ13と14とへ供給され、またアルゴリズミック
パターン発生器11よりのデータDA及びDBはプログ
ラマブルデータセレクタ13、14にそれぞれ供給され
る。プログラマブルデータセレクタ13においては入力
されたXアドレスとデータDAとの一方を選択するセレ
クタ15と、入力されたYアドレスとデータDBとの一
方を選択するセレクタ16とが設けられ、これらセレク
タ15、16の出力はマルチプレクサ17へ供給され
る。またアルゴリズミックパターン発生器11よりの選
択信号SEはプログラマブルデータセレクタ13のゲー
ト18へ供給され、ゲート18の出力がマルチプレクサ
17へ選択御信号として供給される。同様にプログラマ
ブルデータセレクタ14においてはXアドレスとデータ
DAと一方を選択するセレクタ19と、Yアドレスとデ
ータDBの一方を選択するセレクタ21と、これらセレ
クタ19、21の出力の一方を選択するマルチプレクサ
22と、パターン発生器11よりの選択信号SEが供給
されるゲート23とが設けられ、ゲート23の出力がマ
ルチプレクサ22へ選択信号として供給される。
【0003】例えばセレクタ15、16においてはそれ
ぞれXアドレス、Yアドレスが選択され、マルチプレク
サ17はアドレスマルチプレクサとして作用される。セ
レクタ19、21においてはそれぞれデータDA、DB
がそれぞれ選択され、マルチプレクサ22はデータマル
チプレクサとして作用されている。よってマルチプレク
サ17、22のアドレス及びデータはそれぞれ波形整形
回路25、26へ供給され、これらは所定の波形に整形
されてアドレス及びデータとして被試験メモリ27へ供
給される。選択信号SEの出力が低レベルでマルチプレ
クサ17はセレクタ15の出力を、マルチプレクサ22
はセレクタ19の出力をそれぞれ選択している状態で
は、例えば図2Bに示すようにマルチプレクサ17から
のXアドレスがX1 ,X2 ,X3 ‥‥と試験サイクルご
とに順次出力され、これと同時にマルチプレクサ22か
らセレクタ19よりのデータDA1 ,DA2 ,DA3 ‥
‥が出力される。
ぞれXアドレス、Yアドレスが選択され、マルチプレク
サ17はアドレスマルチプレクサとして作用される。セ
レクタ19、21においてはそれぞれデータDA、DB
がそれぞれ選択され、マルチプレクサ22はデータマル
チプレクサとして作用されている。よってマルチプレク
サ17、22のアドレス及びデータはそれぞれ波形整形
回路25、26へ供給され、これらは所定の波形に整形
されてアドレス及びデータとして被試験メモリ27へ供
給される。選択信号SEの出力が低レベルでマルチプレ
クサ17はセレクタ15の出力を、マルチプレクサ22
はセレクタ19の出力をそれぞれ選択している状態で
は、例えば図2Bに示すようにマルチプレクサ17から
のXアドレスがX1 ,X2 ,X3 ‥‥と試験サイクルご
とに順次出力され、これと同時にマルチプレクサ22か
らセレクタ19よりのデータDA1 ,DA2 ,DA3 ‥
‥が出力される。
【0004】X、Yアドレスが直列に入力される、例え
ば画像処理用DRAMにおいては、選択信号SEが図2
Cに示すように試験サイクルの前半で0、後半で高レベ
ルとされ、マルチプレクサ17、22はそれぞれ各試験
周期の前半でXアドレス、データDAを選択出力し、後
半でYアドレス、データDBをそれぞれ選択出力する。
被試験メモリ27では入力されたXアドレス、Yアドレ
ス、つまりローアドレスとカラムアドレスに応じて記憶
セルをアドレス指定してデータDBを深さ方向において
複数ビット書き込み、あるいは読みだす。この場合にお
いて、その書き込むデータDB中の特定のビットをマス
クして、あるビットについては書き込みを行なわない場
合がある。そのビットを指定するマスクデータとして各
試験サイクルの前半においてデータDAが被試験メモリ
27へ供給される。このようにして被試験メモリのアド
レス端子が少ない場合においても、そのローアドレスと
カラムアドレスとをシリアルに印加して被試験メモリ2
7内においてアドレスとしてデータの書き込みあるいは
読み出しを行うことができる。
ば画像処理用DRAMにおいては、選択信号SEが図2
Cに示すように試験サイクルの前半で0、後半で高レベ
ルとされ、マルチプレクサ17、22はそれぞれ各試験
周期の前半でXアドレス、データDAを選択出力し、後
半でYアドレス、データDBをそれぞれ選択出力する。
被試験メモリ27では入力されたXアドレス、Yアドレ
ス、つまりローアドレスとカラムアドレスに応じて記憶
セルをアドレス指定してデータDBを深さ方向において
複数ビット書き込み、あるいは読みだす。この場合にお
いて、その書き込むデータDB中の特定のビットをマス
クして、あるビットについては書き込みを行なわない場
合がある。そのビットを指定するマスクデータとして各
試験サイクルの前半においてデータDAが被試験メモリ
27へ供給される。このようにして被試験メモリのアド
レス端子が少ない場合においても、そのローアドレスと
カラムアドレスとをシリアルに印加して被試験メモリ2
7内においてアドレスとしてデータの書き込みあるいは
読み出しを行うことができる。
【0005】
【発明が解決しようとする課題】従来においては、マル
チプレクサ17、22に供給する選択信号は同一のもの
が使用されていた。このため試験サイクル内におけるア
ドレスの切替えとデータの切替えとが同一時点で行われ
る。従って、例えば書き込み阻止データをビットごとに
指定する必要がない、つまりマスクデータを用いない場
合や、書き込み阻止データを前半、後半のように複数ビ
ット一括して指定する場合のようにマスクデータのビッ
ト数が書き込みデータのビット数より少なくて済む場合
は、メモリによってはデータのビット数を多くすること
ができ、またマスクデータのビット数に対して書き込み
データのビット数を多くすることができる訳であるが、
従来においてはアドレスの切り替えとデータの切り替え
とのタイミングが同時に行われるため、そのようにマス
クデータより書き込みデータのビット数を多くするよう
なことはできない。
チプレクサ17、22に供給する選択信号は同一のもの
が使用されていた。このため試験サイクル内におけるア
ドレスの切替えとデータの切替えとが同一時点で行われ
る。従って、例えば書き込み阻止データをビットごとに
指定する必要がない、つまりマスクデータを用いない場
合や、書き込み阻止データを前半、後半のように複数ビ
ット一括して指定する場合のようにマスクデータのビッ
ト数が書き込みデータのビット数より少なくて済む場合
は、メモリによってはデータのビット数を多くすること
ができ、またマスクデータのビット数に対して書き込み
データのビット数を多くすることができる訳であるが、
従来においてはアドレスの切り替えとデータの切り替え
とのタイミングが同時に行われるため、そのようにマス
クデータより書き込みデータのビット数を多くするよう
なことはできない。
【0006】またゲート18、23に供給するモード信
号によってマルチプレクスモードかそうでないモードと
することができるが、一方をマルチプレクスモード、他
方をそうでないモードとすることはできない。つまり被
試験メモリがXアドレス用のピンと、Yアドレス用のピ
ンとを持っているが、書き込みデータをビット指定して
マスクするような場合はアドレス側はマルチプレクスモ
ードとする必要がないし、データ側はマルチプレクスモ
ードとすることになるが、一方をマルチプレクスモー
ド、他方を非マルチプレクスモードとすることはできな
かった。
号によってマルチプレクスモードかそうでないモードと
することができるが、一方をマルチプレクスモード、他
方をそうでないモードとすることはできない。つまり被
試験メモリがXアドレス用のピンと、Yアドレス用のピ
ンとを持っているが、書き込みデータをビット指定して
マスクするような場合はアドレス側はマルチプレクスモ
ードとする必要がないし、データ側はマルチプレクスモ
ードとすることになるが、一方をマルチプレクスモー
ド、他方を非マルチプレクスモードとすることはできな
かった。
【0007】また両方ともマルチプレクスモードにする
場合においても、例えば試験サイクルが速くなると、そ
のアドレスを与えて、アドレスが確定してからデータの
書き込みを行う必要があるが、この点からアドレスの書
き込みに対してデータの印加を遅くしたほうがよいが、
前述のように切替えが同時に行われているため、このよ
うなことはできず、それだけ試験サイクルを速くするこ
とができなかった。
場合においても、例えば試験サイクルが速くなると、そ
のアドレスを与えて、アドレスが確定してからデータの
書き込みを行う必要があるが、この点からアドレスの書
き込みに対してデータの印加を遅くしたほうがよいが、
前述のように切替えが同時に行われているため、このよ
うなことはできず、それだけ試験サイクルを速くするこ
とができなかった。
【0008】
【課題を解決するための手段】この発明によれば、パタ
ーン発生器から第1、第2選択信号が発生され、これら
第1、第2選択信号がそれぞれアドレスマルチプレク
サ、データマルチプレクサへ上記制御信号として供給さ
れる。
ーン発生器から第1、第2選択信号が発生され、これら
第1、第2選択信号がそれぞれアドレスマルチプレク
サ、データマルチプレクサへ上記制御信号として供給さ
れる。
【0009】
【実施例】図1Aにこの発明の実施例を示し、図2Aと
対応する部分に同一符号を付けてある。この実施例にお
いてはアルゴリズミックパターン発生器11より第1、
第2選択信号SE1、SE2が発生されるように構成さ
れ、これら選択信号はSE1、SE2はそれぞれセレク
タ31、32へ供給され、セレクタ31、32の出力が
それぞれゲート18、23へ供給されるように構成され
る。セレクタ31、32は第1、第2選択信号の一方を
それぞれ第1、第2制御信号CONT1 、CONT2
によって選択する。制御信号CONT1 、CONT2
がそれぞれ高レベルの場合は、それぞれ第1選択信号S
E1を選択し、低レベルの場合は第2選択信号SE2を
選択するように構成されている。
対応する部分に同一符号を付けてある。この実施例にお
いてはアルゴリズミックパターン発生器11より第1、
第2選択信号SE1、SE2が発生されるように構成さ
れ、これら選択信号はSE1、SE2はそれぞれセレク
タ31、32へ供給され、セレクタ31、32の出力が
それぞれゲート18、23へ供給されるように構成され
る。セレクタ31、32は第1、第2選択信号の一方を
それぞれ第1、第2制御信号CONT1 、CONT2
によって選択する。制御信号CONT1 、CONT2
がそれぞれ高レベルの場合は、それぞれ第1選択信号S
E1を選択し、低レベルの場合は第2選択信号SE2を
選択するように構成されている。
【0010】マルチモードでなければ、つまりゲート1
8、23の出力がそれぞれ低レベルであれば、例えばセ
レクタ15より選ばれたXアドレスがマルチプレクサ1
7より選ばれ、セレクタ19より選ばれたデータDAが
マルチプレクサ22より選ばれ、それぞれアドレス、デ
ータとして波形整形回路25、26で波形整形されて被
試験メモリ27へ供給される。またマルチモードとさ
れ、つまりゲート18、23が開けられた状態において
はセレクタ31、32において同一の選択信号を選択す
れば、先に述べた従来の技術の図2Aに示した構成と同
様に動作するが、セレクタ31、32で別の選択信号を
選択すると、例えば図1Bに示すように第1、第2選択
信号SE1、SE2として、試験サイクルの一半で低レ
ベル、他半で高レベルとし、位相を互いに1/4周期ず
らしてやることによってXアドレス、Yアドレスを被試
験メモリに与え、これより遅れてマスクデータDAと書
き込みデータDBとを与え、アドレスが確定した状態に
おいて書き込み指令を与えることができ、このようにす
れば試験サイクルを短く、高速にすることができる。
8、23の出力がそれぞれ低レベルであれば、例えばセ
レクタ15より選ばれたXアドレスがマルチプレクサ1
7より選ばれ、セレクタ19より選ばれたデータDAが
マルチプレクサ22より選ばれ、それぞれアドレス、デ
ータとして波形整形回路25、26で波形整形されて被
試験メモリ27へ供給される。またマルチモードとさ
れ、つまりゲート18、23が開けられた状態において
はセレクタ31、32において同一の選択信号を選択す
れば、先に述べた従来の技術の図2Aに示した構成と同
様に動作するが、セレクタ31、32で別の選択信号を
選択すると、例えば図1Bに示すように第1、第2選択
信号SE1、SE2として、試験サイクルの一半で低レ
ベル、他半で高レベルとし、位相を互いに1/4周期ず
らしてやることによってXアドレス、Yアドレスを被試
験メモリに与え、これより遅れてマスクデータDAと書
き込みデータDBとを与え、アドレスが確定した状態に
おいて書き込み指令を与えることができ、このようにす
れば試験サイクルを短く、高速にすることができる。
【0011】また図1Cに示すように、マスクデータが
書き込みデータに対してデータ長が少なくて良い場合は
これに応じてマスクデータの長さを短くし、書き込みデ
ータの長さを長くして、つまり第2選択信号SE1の低
レベル期間を短くし、高レベル期間を長くし、選択信号
SE1は低レベル期間と高レベル期間とを同一としてX
アドレス、Yアドレスを与えることができる。あるいは
逆に、メモリにおいてはXアドレス、Yアドレスのビッ
ト数が異なることがあり、その場合第1選択信号SE1
の低レベルと高レベルの長さをそれに応じて変えること
にするが、マスクデータと書き込みデータとは、各書き
込みデータのいずれのビットをも選択的にマスク可能と
するためには、同じ長さとする必要があり、つまり第2
選択信号SE2は低レベルと高レベルの長さを等しくす
ることになる。また場合によっては、アドレスはXアド
レス、Yアドレスで指定するが、データはマスクデータ
を使用すること無く、データのみで深いデータを記憶し
たり読みだしすることができる。この場合においては第
1選択信号SE1は低レベルと高レベルを同一の長さと
するが、第2選択信号SE2は高レベルのままとする。
書き込みデータに対してデータ長が少なくて良い場合は
これに応じてマスクデータの長さを短くし、書き込みデ
ータの長さを長くして、つまり第2選択信号SE1の低
レベル期間を短くし、高レベル期間を長くし、選択信号
SE1は低レベル期間と高レベル期間とを同一としてX
アドレス、Yアドレスを与えることができる。あるいは
逆に、メモリにおいてはXアドレス、Yアドレスのビッ
ト数が異なることがあり、その場合第1選択信号SE1
の低レベルと高レベルの長さをそれに応じて変えること
にするが、マスクデータと書き込みデータとは、各書き
込みデータのいずれのビットをも選択的にマスク可能と
するためには、同じ長さとする必要があり、つまり第2
選択信号SE2は低レベルと高レベルの長さを等しくす
ることになる。また場合によっては、アドレスはXアド
レス、Yアドレスで指定するが、データはマスクデータ
を使用すること無く、データのみで深いデータを記憶し
たり読みだしすることができる。この場合においては第
1選択信号SE1は低レベルと高レベルを同一の長さと
するが、第2選択信号SE2は高レベルのままとする。
【0012】
【発明の効果】以上述べたようにこの発明によれば、第
1選択信号と第2選択信号を用いて、アドレスとデータ
とのそれぞれの切り替えタイミングを自由に変えること
ができ、また一方は切り替えるが他方は切り替えないよ
うにすることもでき、各種の被試験メモリの各種の対応
に応じて種々のデータの書き込み、読み出し、アドレス
の仕方、マスクの仕方などをおこなうことが可能とな
る。
1選択信号と第2選択信号を用いて、アドレスとデータ
とのそれぞれの切り替えタイミングを自由に変えること
ができ、また一方は切り替えるが他方は切り替えないよ
うにすることもでき、各種の被試験メモリの各種の対応
に応じて種々のデータの書き込み、読み出し、アドレス
の仕方、マスクの仕方などをおこなうことが可能とな
る。
【図1】Aはこの発明の実施例を示すブロック図、B及
びCはその動作例を示すタイムチャートである。
びCはその動作例を示すタイムチャートである。
【図2】Aは従来の半導体メモリ試験装置を示すブロッ
ク図、B及びCはその動作を示すタイムチャートであ
る。
ク図、B及びCはその動作を示すタイムチャートであ
る。
Claims (3)
- 【請求項1】 パターン発生器からの第1、第2アドレ
スを、上記パターン発生器からの選択信号に応じてアド
レスマルチプレクサにより選択して出力し、上記パター
ン発生器からの第1、第2データを、上記パターン発生
器からの選択信号に応じてデータマルチプレクサにより
選択して出力し、上記アドレスマルチプレクサおよび上
記データマルチプレクサにより選択された各アドレスお
よびデータを被試験半導体メモリへ供給して試験を行う
半導体メモリ試験装置において、 上記パターン発生器から第1、第2選択信号が発生さ
れ、これら選択信号が上記アドレスマルチプレクサおよ
びデータマルチプレクサにそれぞれ供給されていること
を特徴とする半導体メモリ試験装置。 - 【請求項2】 上記アドレスマルチプレクサへの選択信
号および上記データマルチプレクサへの選択信号の供給
をモードに応じて停止する手段が設けられていることを
特徴とする請求項1記載の半導体メモリ試験装置。 - 【請求項3】 上記第1、第2選択信号の一方を選択し
て上記アドレスマルチプレクサへ供給するセレクタと上
記第1、第2選択信号の一方を選択して上記データマル
チプレクサへ供給するセレクタとを具備することを特徴
とする請求項1又は2記載の半導体メモリ試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7130229A JPH08329699A (ja) | 1995-05-29 | 1995-05-29 | 半導体メモリ試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7130229A JPH08329699A (ja) | 1995-05-29 | 1995-05-29 | 半導体メモリ試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08329699A true JPH08329699A (ja) | 1996-12-13 |
Family
ID=15029195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7130229A Pending JPH08329699A (ja) | 1995-05-29 | 1995-05-29 | 半導体メモリ試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08329699A (ja) |
-
1995
- 1995-05-29 JP JP7130229A patent/JPH08329699A/ja active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040915 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040928 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050208 |