JPH08322242A - 半導体昇圧回路 - Google Patents

Abstract

(57)【要約】 【目的】ＭＯＳトランジスタを用いた昇圧回路におい
て、基板効果に起因した昇圧能力の低下を防止する。 【構成】各段を、並列接続した一対のＭＯＳトランジス
タＱ₁ とＱ₃ 、Ｑ₅ とＱ₇ 、…で構成し、各段毎にＭＯ
Ｓトランジスタの基板部を互いに電気的に分離するとと
もに、各段の基板部をＭＯＳトランジスタＱ₁ とＱ₃ 、
Ｑ₅ とＱ₇ 、…のソース端子Ｎ₃ 、Ｎ₄ 、…に夫々接続
し、各基板部を各段のＭＯＳトランジスタＱ₁ とＱ₃ 、
Ｑ₅ とＱ₇ 、…のソース電位に夫々固定して、基板効果
による各ＭＯＳトランジスタのしきい値電圧の上昇を抑
制する。 【効果】ＭＯＳトランジスタＱ₁ 、Ｑ₅ 、…と基板部と
の間に寄生的に存在するＰＮ接合がオンすることをＭＯ
ＳトランジスタＱ₃ 、Ｑ₇ 、…が防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、ＥＥＰＲＯＭ
(Electrically Erasable and ProgramableRead Only M
emory) やフラッシュメモリに用いられるチャージポン
プ回路等の半導体昇圧回路に関するものである。

【０００２】

【従来の技術】近年、ＥＥＰＲＯＭやフラッシュメモリ
などの半導体集積回路の単一５Ｖ電源化や単一３Ｖ電源
化に伴って、集積回路の内部で電圧の昇圧が行われるよ
うになってきており、このために、チャージポンプ回路
などの半導体昇圧回路が用いられる。

【０００３】図７に、従来の半導体昇圧回路の構成を示
す。

【０００４】図示のように、ＮチャネルＭＯＳトランジ
スタＱ₁₂₀ 〜Ｑ₁₂₄ が縦列接続されてｎ段の昇圧回路を
構成している。各トランジスタＱ₁₂₀ 〜Ｑ₁₂₄ のゲート
端子はソース端子に接続されており、また、夫々のソー
ス端子Ｎ₁₂₀ 〜Ｎ₁₂₄ にはキャパシタンスＣ₁₂₀ 〜Ｃ
₁₂₄ を介してクロック信号φ_A 又はφ_B が入力される。

【０００５】図８に示すように、クロック信号φ_A 、φ
_B は互いに逆位相の信号であり、周期が１／ｆで振幅は
Ｖφである。このクロック信号φ_A 、φ_B は、クロック
信号ＣＫを、図７のＮＡＮＤ回路ＮＤ₁ 、ＮＤ₂ 及びイ
ンバータ回路ＩＶ₁ 〜ＩＶ₃に通して得ており、クロッ
ク信号φ_A 、φ_B の振幅Ｖφは電源電圧Ｖ_ddと等しい。
なお、図７において、Ｇは接地端子である。

【０００６】図７に示すように、この半導体昇圧回路で
は、入力信号として電源電圧Ｖ_ddがトランジスタＱ₁₂₅
のソース端子Ｎ₁₂₇ から入力され、出力信号として出力
電圧Ｖ_POUTが出力端子Ｎ₁₂₆ から出力される。

【０００７】このような半導体昇圧回路の出力電圧Ｖ
_POUTは、例えば "Analysis and Modeling of On-Chip H
igh-voltage Generator Circuits for Use in EEPROM C
ircuits" (IEEE JOURNAL OF SOLID-STATE CIRCUITS, vo
l.24, No.5, OCTOBER 1989) に記載されているように、
以下に示すような式で表される。 Ｖ_POUT＝Ｖ_in−Ｖ_t ＋ｎ〔Ｖφ・Ｃ／( Ｃ＋Ｃ_s ) −Ｖ_t −Ｉ_OUT ／ｆ( Ｃ＋Ｃ_s ) 〕 …（１） Ｖ_t ＝Ｖ_tO＋Ｋ₂ ・〔( Ｖ_bs＋２φ_f )^1/2−( ２φ_f )^1/2〕 …（２） ここで、Ｖ_in ：昇圧回路の入力電圧 Ｖφ ：クロックの振幅電圧 ｆ ：クロック周波数 Ｃ ：クロック信号へのカップリング容量 Ｃ_s ：昇圧回路の各段での寄生容量 ｎ ：昇圧回路の段数 Ｖ_POUT：昇圧回路の最終段での出力電圧 Ｉ_OUT ：出力段での負荷電流 Ｖ_tO ：基板バイアスがない時のしきい値電圧 Ｖ_bs ：基板バイアス電圧（ソースと基板又はウェルと
の電位差） φ_f ：フェルミポテンシャル Ｋ₂ ：基板バイアス係数

【０００８】（１）式から、出力電圧Ｖ_POUTは負荷電流
Ｉ_OUT が０で、Ｃ／( Ｃ＋Ｃ_s ) ≒１の場合は、（Ｖφ
−Ｖ_t ）と昇圧回路の段数ｎとに比例して大きくなるこ
とがわかる。図７に示す従来の昇圧回路においては、ク
ロックの振幅電圧Ｖφは電源電圧Ｖ_ddに等しいので、出
力電圧Ｖ_POUTは（Ｖ_dd−Ｖ_t ）の値と昇圧回路の段数ｎ
とに比例して大きくなる。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
昇圧回路においては、出力電圧Ｖ_POUTが大きくなるに従
って、基板効果により、各トランジスタＱ₁₂₀ 〜Ｑ₁₂₄
のしきい値電圧Ｖ_t が（２）式に示すように大きくなる
という現象が生じる。

【００１０】このため、昇圧回路をディスクリートに構
成して基板効果が発生しないようにした場合には、出力
電圧Ｖ_POUTは昇圧回路の段数ｎに比例して大きくなるの
であるが、各トランジスタＱ₁₂₀ 〜Ｑ₁₂₄ を集積化して
同一基板上に形成した場合には、基板効果が発生するた
め、（Ｖ_dd−Ｖ_t ）の値は昇圧回路の段数ｎが大きくな
ると小さくなってしまう。

【００１１】この結果、図９に示すように、昇圧回路の
段数ｎが大きくなるに従い、出力電圧Ｖ_POUTは、基板効
果がない場合に得られる値よりも減少し、（Ｖ_dd−
Ｖ_t ）の値が０となったところで出力電圧Ｖ_POUTは飽和
してしまう。このことは、昇圧回路の段数ｎをいくら大
きくしても、得られる出力電圧Ｖ_POUTには限界があるこ
とを示している。図１０に、昇圧回路の段数ｎを無限大
とした場合の電源電圧Ｖ_ddと最大出力電圧との関係を示
す。昇圧回路の段数ｎを無限大とした場合、基板効果が
ない場合には、得られる出力電圧Ｖ_POUTは理論上無限大
となるが、基板効果がある場合には、電源電圧Ｖ_ddによ
って決まる或る値までしか得られない。即ち、従来の昇
圧回路では、電源電圧Ｖ_ddが低い場合は、昇圧回路の段
数ｎをどのような値に設定しても、所望の出力電圧Ｖ
_POUTを得ることができないという問題があった。

【００１２】例えば、図７に示す従来の昇圧回路におい
て、電源電圧Ｖ_ddが２．５Ｖ、基板効果がないとした時
のしきい値電圧Ｖ_tOが０．６Ｖ（基板バイアスが０Ｖ）
の場合、昇圧回路の段数ｎを２０段にした時に、出力電
圧Ｖ_POUTとして２０Ｖを得ることができたが、電源電圧
Ｖ_ddが２．０Ｖの時は、昇圧回路の段数ｎを１００段に
しても、出力電圧Ｖ_POUTとして１２Ｖしか得ることがで
きなかった。

【００１３】一方、特開昭６１−２５４０７８号公報に
は、基板効果の著しい後段側のＭＯＳトランジスタのし
きい値電圧Ｖ_t を前段側のＭＯＳトランジスタのしきい
値電圧Ｖ_t よりも低くすることにより、基板効果による
出力電圧の低下を改善したコックロフト型昇圧回路が開
示されている。

【００１４】しかしながら、この構成においても、基板
効果によるしきい値電圧Ｖ_t の上昇そのものは抑制でき
ず、例えば、電源電圧Ｖ_ddが半分程度になった場合（Ｖ
_dd＝１〜１．５Ｖ）には、昇圧回路の段数ｎをどのよう
な値に設定しても、所望の出力電圧Ｖ_POUTを得ることが
できない。また、ＭＯＳトランジスタのしきい値電圧Ｖ
_t を複数設定するために例えば余分なフォトマスク及び
イオン注入の工程を追加する必要があり、製造工程が複
雑になるという欠点も有する。

【００１５】そこで、本発明の目的は、特に複雑な製造
工程を必要とせずに、電源電圧が低い場合でも所望の出
力電圧が得られる半導体昇圧回路を提供することであ
る。

【００１６】

【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体昇圧回路では、各段が、第１の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のドレイン端子に一端が接続された第１のキャパシタン
スと、前記第１のＭＯＳトランジスタのゲート端子に一
端が接続された第２のキャパシタンスとを備え、前記第
１のＭＯＳトランジスタが縦列接続されることによって
各段が接続されており、各段における前記第１のＭＯＳ
トランジスタのソース端子と基板部とが互いに電気的に
接続されるとともに、前記基板部が他段の前記第１のＭ
ＯＳトランジスタの基板部と電気的に絶縁されており、
前記第１のＭＯＳトランジスタのドレイン端子とソース
端子とが第２のＭＯＳトランジスタを介して互いに接続
されており、前記第２のＭＯＳトランジスタのゲート端
子が前記第１のＭＯＳトランジスタのソース端子に接続
されている。

【００１７】本発明の一態様では、前記第１のＭＯＳト
ランジスタがＮ型ウェル領域に形成されたＰチャネルＭ
ＯＳトランジスタであり、前記Ｎ型ウェル領域が各段毎
に電気的に絶縁分離されている。

【００１８】本発明の一態様では、各段において、前記
第１のＭＯＳトランジスタのゲート端子とソース端子と
が、並列に配された第３のＭＯＳトランジスタ及び第４
のＭＯＳトランジスタを介して互いに接続されており、
前記第３のＭＯＳトランジスタのゲート端子が前記第１
のキャパシタンスの前記一端に接続され、前記第４のＭ
ＯＳトランジスタのゲート端子が前記第１のＭＯＳトラ
ンジスタのソース端子に接続されている。

【００１９】本発明の一態様では、連続する２段の前記
第１のキャパシタンスの他端に互いに逆相の一対の第１
のクロック信号が夫々入力されるとともに、連続する２
段の前記第２のキャパシタンスの他端に互いにパルスタ
イミングが異なる一対の第２のクロック信号が夫々入力
される。

【００２０】

【作用】本発明においては、昇圧回路の各段を構成する
第１のＭＯＳトランジスタの基板部を他段の第１のＭＯ
Ｓトランジスタの基板部から電気的に絶縁分離するとと
もに、各段において、第１のＭＯＳトランジスタの基板
部とソース端子とを互いに電気的に接続することによ
り、第１のＭＯＳトランジスタの基板部をソース電位に
固定して、基板効果による第１のＭＯＳトランジスタの
しきい値電圧の上昇を抑制している。

【００２１】本発明においては、また、各段において、
第１のＭＯＳトランジスタと並列に第２のＭＯＳトラン
ジスタを設けることにより、第１のＭＯＳトランジスタ
のドレイン端子及びソース端子と基板部との間に寄生的
に存在するＰＮ接合が昇圧回路の動作時にオン状態とな
ることを防止し、基板部分への不必要な電荷の注入を抑
制している。

【００２２】

【実施例】以下、本発明を実施例につき図１〜図６を参
照しながら説明する。

【００２３】図１に本発明の一実施例による半導体昇圧
回路の構成を示す。

【００２４】図１に示すように、ｎ個の第１のＰチャネ
ルＭＯＳトランジスタＱ₁ 、Ｑ₅ 、Ｑ₉ 、Ｑ₁₃、…、Ｑ
₁₇が縦列接続されるとともに、それらと各段において並
列的に、ｎ個の第２のＰチャネルＭＯＳトランジスタＱ
₃ 、Ｑ₇ 、Ｑ₁₁、Ｑ₁₅、…、Ｑ₁₉が縦列接続されてｎ段
の昇圧回路を構成している。第１のトランジスタＱ₁、
Ｑ₅ 、Ｑ₉ 、Ｑ₁₃、…、Ｑ₁₇の基板部は互いに電気的に
分離されるとともに、それらの基板部は夫々第１のトラ
ンジスタＱ₁ 、Ｑ₅ 、Ｑ₉ 、Ｑ₁₃、…、Ｑ₁₇のソース端
子及び第２のトランジスタＱ₃ 、Ｑ₇ 、Ｑ₁₁、Ｑ₁₅、
…、Ｑ₁₉のソース端子に接続されている。そして、第１
のトランジスタＱ₁ 、Ｑ₅ 、Ｑ₉ 、Ｑ₁₃、…、Ｑ₁₇のド
レイン端子と第２のトランジスタＱ₃ 、Ｑ₇ 、Ｑ₁₁、Ｑ
₁₅、…、Ｑ₁₉のドレイン端子とは夫々電気的に接続され
ており（ノードＮ₁ 、Ｎ₃ 、Ｎ₅ 、Ｎ₇ 、…、Ｎ₉ で示
される。）、夫々のドレイン端子にキャパシタンスＣ
₁ 、Ｃ₃ 、Ｃ₅ 、Ｃ₇ 、…、Ｃ₉ を介して、図３に示す
クロック信号φ_1A又はφ_1Bが入力される。

【００２５】また、第１のトランジスタＱ₁ 、Ｑ₅ 、Ｑ
₉ 、Ｑ₁₃、…、Ｑ₁₇のゲート端子（ノードＮ₂ 、Ｎ₄ 、
Ｎ₆ 、Ｎ₈ 、…、Ｎ₁₀で示される。）には夫々キャパシ
タンスＣ₂ 、Ｃ₄ 、Ｃ₆ 、Ｃ₈ 、…、Ｃ₁₀を介して、図
３に示すクロック信号φ_2A又はφ_2Bが入力される。

【００２６】更に、第２のトランジスタＱ₃ 、Ｑ₇ 、Ｑ
₁₁、Ｑ₁₅、…、Ｑ₁₉のゲート端子は夫々のソース端子に
接続されている。

【００２７】また、第１のトランジスタＱ₁ 、Ｑ₅ 、Ｑ
₉ 、Ｑ₁₃、…、Ｑ₁₇のゲート端子Ｎ₂ 、Ｎ₄ 、Ｎ₆ 、Ｎ
₈ 、…、Ｎ₁₀とソース端子（ノードＮ₃ 、Ｎ₅ 、Ｎ₇ 、
Ｎ₁₁、…、Ｎ₁₂で示される。）との間には、第３のＰチ
ャネルＭＯＳトランジスタＱ ₂ 、Ｑ₆ 、Ｑ₁₀、Ｑ₁₄、
…、Ｑ₁₈及び第４のＰチャネルＭＯＳトランジスタ
Ｑ₄、Ｑ₈ 、Ｑ₁₂、Ｑ₁₆、…、Ｑ₂₀が並列に夫々接続さ
れている。そして、第３のトランジスタＱ₂ 、Ｑ₆ 、Ｑ
₁₀、Ｑ₁₄、…、Ｑ₁₈のゲート端子は第１のトランジスタ
Ｑ₁ 、Ｑ₅ 、Ｑ₉ 、Ｑ₁₃、…、Ｑ₁₇のドレイン端子Ｎ
₁ 、Ｎ₃ 、Ｎ₅ 、Ｎ₇ 、…、Ｎ₉ に夫々接続され、第４
のトランジスタＱ₄ 、Ｑ₈ 、Ｑ₁₂、Ｑ₁₆、…、Ｑ₂₀のゲ
ート端子は第１のトランジスタＱ₁ 、Ｑ₅ 、Ｑ₉ 、
Ｑ₁₃、…、Ｑ₁₇のソース端子Ｎ₃ 、Ｎ₅ 、Ｎ₇ 、Ｎ₁₁、
…、Ｎ₁₂に夫々接続されている。

【００２８】本実施例の昇圧回路では、入力信号とし
て、電源電圧Ｖ_ddが、ＮチャネルＭＯＳトランジスタＱ
₂₂及びＱ₂₃のソース端子（ノードＮ₀ で示される。）か
らトランジスタＱ₁ 、Ｑ₃ 及びＱ₅ 、Ｑ₇ のドレイン端
子Ｎ₁ 、Ｎ₃ に夫々入力され、出力信号として、出力電
圧Ｖ_POUTが、ＰチャネルＭＯＳトランジスタＱ₂₁を介し
て出力端子（ノードＮ₁₃で示される。）から出力され
る。図示の如く、トランジスタＱ₂₂、Ｑ₂₃のゲート端子
は夫々ソース端子Ｎ₀ に接続されている。また、トラン
ジスタＱ₂₁のドレイン端子（ノードＮ₁₂で示される。）
には、キャパシタンスＣ₁₁を介して、図３に示すクロッ
ク信号φ_1Aが入力される。更に、トランジスタＱ₂₁のゲ
ート端子はソース端子（ノードＮ₁₃で示される。）に接
続されている。

【００２９】図３に示すように、クロック信号φ_1A、φ
_1Bは互いに逆位相の信号であり、クロック信号φ_2A、φ
_2Bは、クロック信号φ_1A、φ_1Bが夫々オンの期間内にオ
フとなるパルス状の信号である。

【００３０】次に、この実施例による半導体昇圧回路の
動作を図２〜図５を参照して説明する。

【００３１】図２は、図１の半導体昇圧回路の連続する
２段（第１段及び第２段）を示す回路図である。また、
図４は、図３に示す（Ｉ）〜（VI）の期間における図２
の回路のノードＮ_A 〜Ｎ_D での電圧波形を示すものであ
る。更に、図５は、各期間（Ｉ）〜（VI）における図２
のトランジスタＭ₁ 〜Ｍ₈ の導通状態を説明するための
回路図である。

【００３２】まず、期間（Ｉ）においては、図３に示す
ように、クロック信号φ_1Aが接地電位０Ｖから電源電圧
Ｖ_ddになり、図２に示すトランジスタＭ₁ のドレイン端
子Ｎ_A の電位は、図４（ａ）に示すように、電源電圧Ｖ
_ddの電圧分上昇する。

【００３３】また、クロック信号φ_1Bが電源電圧Ｖ_ddか
ら接地電位０Ｖになり、トランジスタＭ₁ のソース端子
Ｎ_B の電位は、図４（ｂ）に示すように、電源電圧Ｖ_dd
の電圧分下降する。

【００３４】この時、トランジスタＭ₁ のソース端子Ｎ
_B に接続されているキャパシタンスＣ_A2には、前段から
運ばれてきた電荷が蓄積されており、トランジスタＭ₁
のソース端子Ｎ_B の電位は、このキャパシタンスＣ_A2に
蓄積されている電荷の電圧分だけ昇圧されている。

【００３５】また、トランジスタＭ₂ のゲート端子Ｎ_A
の電位はソース端子Ｎ_B の電位よりも高くなり、トラン
ジスタＭ₂ は、図５（Ｉ）に示すように、オン状態→オ
フ状態となる。

【００３６】そして、トランジスタＭ₅ は、トランジス
タＭ₁ のドレイン端子Ｎ_A とソース端子Ｎ_B との電位差
がトランジスタＭ₅ のしきい値電圧より大きくなった時
にオフ状態→オン状態となり、ソース端子Ｎ_B の電位及
びソース端子Ｎ_B に接続されたトランジスタＭ₁ 、Ｍ₅
の基板部の電位は、ドレイン端子Ｎ_A の電位からトラン
ジスタＭ₅ のしきい値電圧を引いた電位に保持される。

【００３７】また、図４（ｃ）に示すように、トランジ
スタＭ₁ のゲート端子Ｎ_C の電位は、ソース端子Ｎ_B の
電位にトランジスタＭ₆ のしきい値電圧を加えた電位に
保持され、トランジスタＭ₁ は、図５（Ｉ）に示すよう
に、オフ状態のままである。

【００３８】また、クロック信号φ_1Aが接地電位０Ｖか
ら電源電圧Ｖ_ddになるのに伴って、トランジスタＭ₃ の
ソース端子Ｎ_D の電位は、図４（ｄ）に示すように、電
源電圧Ｖ_ddの電圧分上昇する。

【００３９】この時、キャパシタンスＣ_A3には、前段か
ら運ばれてきた電荷が蓄積されており、トランジスタＭ
₃ のソース端子Ｎ_D の電位は、キャパシタンスＣ_A3に蓄
積されている電荷の電圧分だけ昇圧されている。

【００４０】また、クロック信号φ_1Bが電源電圧Ｖ_ddか
ら接地電位０Ｖになった時に、トランジスタＭ₄ のゲー
ト端子Ｎ_B の電位は下降して、トランジスタＭ₄ がオフ
状態→オン状態となるので、トランジスタＭ₃ のゲート
端子Ｎ_E の電位は、トランジスタＭ₃ のソース端子Ｎ_D
の電位と同電位となる。この時、図５（Ｉ）に示すよう
に、トランジスタＭ₃ はオフ状態のままである。

【００４１】更に、この時、トランジスタＭ₁ のソース
端子Ｎ_B の電位は、トランジスタＭ₃ のソース端子Ｎ_D
の電位より低いので、トランジスタＭ₇ はオフ状態であ
り、トランジスタＭ₃ のゲート端子Ｎ_E の電位とソース
端子Ｎ_D の電位とが同電位であるので、トランジスタＭ
₈ もオフ状態である。

【００４２】次に、期間（II）において、クロック信号
φ_2Aが電源電圧Ｖ_ddから接地電位０Ｖになり、トランジ
スタＭ₁ のゲート端子Ｎ_C の電位は、図４（ｃ）に示す
ように、電源電圧Ｖ_ddの電圧分下降する。

【００４３】このため、図５（II）に示すように、トラ
ンジスタＭ₁ はオン状態となり、トランジスタＭ₁ のド
レイン端子Ｎ_A からソース端子Ｎ_B に、ドレイン端子Ｎ
_A とソース端子Ｎ_B との電位が等しくなるまで電流が流
れる。

【００４４】即ち、キャパシタンスＣ_A1からキャパシタ
ンスＣ_A2に電荷の受け渡しが行われ、図４（ａ）に示す
ように、トランジスタＭ₁ のドレイン端子Ｎ_A の電位は
下降し、図４（ｂ）に示すように、トランジスタＭ₁ の
ソース端子Ｎ_B の電位は上昇する。

【００４５】また、トランジスタＭ₃ のソース端子Ｎ_D
についても、トランジスタＭ₁ のドレイン端子Ｎ_A の場
合と同様となり、図４（ｄ）に示すように、ソース端子
Ｎ_Dの電位は下降する。

【００４６】この時、トランジスタＭ₁ をオン状態とす
るためのクロック信号φ_2Aは、キャパシタンスＣ_B1を介
して外部から供給され、トランジスタＭ₁ をオン状態と
した時のドレイン端子Ｎ_A とソース端子Ｎ_B との間で電
圧降下は発生しないので、従来に比べて昇圧能力が向上
する。即ち、この状態は、前述の（１）式において、括
弧内のＶ_t ＝０Ｖとみなした状態に当り、格段に効率よ
く昇圧を行うことができる。

【００４７】次に、期間(III) において、クロック信号
φ_2Aが接地電位０Ｖから電源電圧Ｖ_ddになり、トランジ
スタＭ₁ のゲート端子Ｎ_C の電位は、図４（ｃ）に示す
ように、電源電圧Ｖ_ddの電圧分上昇する。

【００４８】このため、図５(III) に示すように、トラ
ンジスタＭ₁ はオフ状態となる。

【００４９】また、図４（ａ）（ｂ）（ｄ）に示すよう
に、トランジスタＭ₁ のドレイン端子Ｎ_A 、ソース端子
Ｎ_B 、トランジスタＭ₃ のソース端子Ｎ_D の電位は変わ
らない。

【００５０】次に、期間（IV）において、クロック信号
φ_1Aが電源電圧Ｖ_ddから接地電位０Ｖになり、トランジ
スタＭ₁ のドレイン端子Ｎ_A の電位は、電源電圧Ｖ_ddの
電圧分下降しようとするが、第１段においては、図１の
トランジスタＱ₂₂がオン状態となるため、図４（ａ）に
示すように、（Ｖ_dd−Ｖ_t ）の電位となる。

【００５１】また、クロック信号φ_1Bが接地電位０Ｖか
ら電源電圧Ｖ_ddになり、トランジスタＭ₁ のソース端子
Ｎ_B の電位は、図４（ｂ）に示すように、電源電圧Ｖ_dd
の電圧分上昇する。

【００５２】この時、キャパシタンスＣ_A2には、前段か
ら運ばれてきた電荷が蓄積されているので、トランジス
タＭ₁ のソース端子Ｎ_B の電位は、キャパシタンスＣ_A2
に蓄積されている電荷の電圧分だけ昇圧されている。

【００５３】また、トランジスタＭ₂ のゲート端子Ｎ_A
の電位はソース端子Ｎ_B の電位よりも低くなり、トラン
ジスタＭ₂ は、図５（IV）に示すように、オフ状態→オ
ン状態となる。

【００５４】このため、トランジスタＭ₁ のゲート端子
Ｎ_C の電位は、図４（ｃ）に示すように、トランジスタ
Ｍ₁ のソース端子Ｎ_B の電位と同電位となるまで上昇す
る。

【００５５】また、クロック信号φ_1Aが電源電圧Ｖ_ddか
ら接地電位０Ｖになるのに伴って、トランジスタＭ₃ の
ソース端子Ｎ_D の電位は、図４（ｄ）に示すように、電
源電圧Ｖ_ddの電圧分下降する。

【００５６】この時、キャパシタンスＣ_A3には、前段か
ら運ばれてきた電荷が蓄積されており、ソース端子Ｎ_D
の電位は、キャパシタンスＣ_A3に蓄積されている電荷の
電圧分だけ昇圧されている。

【００５７】このため、トランジスタＭ₄ のドレイン端
子Ｎ_B の電位はソース端子Ｎ_D の電位よりも高くなり、
トランジスタＭ₄ は、図５（IV）に示すように、オン状
態→オフ状態となる。

【００５８】また、前述したトランジスタＭ₅ の場合と
同様、トランジスタＭ₇ は、トランジスタＭ₃ のドレイ
ン端子Ｎ_B とソース端子Ｎ_D との電位差がトランジスタ
Ｍ₇のしきい値電圧より大きくなった時にオフ状態→オ
ン状態になり、ノードＮ_D に接続されたトランジスタＭ
₃ 及びＭ₇ の基板部の電位は、トランジスタＭ₃ のドレ
イン端子Ｎ_B の電位からトランジスタＭ₇ のしきい値電
圧を引いた電位に保持される。また、トランジスタＭ₃
のゲート端子Ｎ_E の電位は、トランジスタＭ₃のソース
端子Ｎ_D の電位にトランジスタＭ₈ のしきい値電圧を加
えた電位に保持される。

【００５９】次に、期間（Ｖ）において、クロック信号
φ_2Bが電源電圧Ｖ_ddから接地電位０Ｖになり、トランジ
スタＭ₃ のゲート端子Ｎ_E の電位は、電源電圧Ｖ_ddの電
圧分下降する。

【００６０】このため、図５（Ｖ）に示すように、トラ
ンジスタＭ₃ はオン状態となり、トランジスタＭ₃ のド
レイン端子Ｎ_B からソース端子Ｎ_D に、ドレイン端子Ｎ
_B とソース端子Ｎ_D の電位が等しくなるまで電流が流れ
る。

【００６１】即ち、キャパシタンスＣ_A2からキャパシタ
ンスＣ_A3に電荷の受け渡しが行われ、図４（ｂ）に示す
ように、トランジスタＭ₃ のドレイン端子Ｎ_B の電位は
下降し、図４（ｄ）に示すように、トランジスタＭ₃ の
ソース端子Ｎ_D の電位は上昇する。

【００６２】また、トランジスタＭ₂ はオン状態のまま
であり、トランジスタＭ₁ のゲート端子Ｎ_C とトランジ
スタＭ₃ のドレイン端子Ｎ_B は同電位であるので、図４
（ｃ）に示すように、トランジスタＭ₁ のゲート端子Ｎ
_C の電位は下降する。

【００６３】この時、トランジスタＭ₃ をオン状態とす
るためのクロック信号φ_2Bは、キャパシタンスＣ_B2を介
して外部から供給され、トランジスタＭ₃ をオン状態と
した時のドレイン端子Ｎ_B とソース端子Ｎ_D との間で電
圧降下は発生しないので、従来に比べて昇圧能力が向上
する。

【００６４】次に、期間(VI)において、クロック信号φ
_2Bが接地電位０Ｖから電源電圧Ｖ_ddになり、トランジス
タＭ₃ のゲート端子Ｎ_E の電位は、電源電圧Ｖ_ddの電圧
分上昇する。

【００６５】このため、図５(VI)に示すように、トラン
ジスタＭ₃ はオフ状態となる。

【００６６】また、図４（ａ）〜（ｄ）に示すように、
ノードＮ_A 〜Ｎ_D の電位は変わらない。

【００６７】以上に説明した動作において、各トランジ
スタＭ₁ 、Ｍ₃ のソース端子は後段に行くほど昇圧され
るので、本来であれば、基板効果が発生して、前述の
（２）式に示すように、各トランジスタＭ₁ 、Ｍ₃ のし
きい値電圧Ｖ_t は上昇しようとする。しかしながら、本
実施例においては、図２に示すように、各トランジスタ
Ｍ₁ 、Ｍ₃ の基板部をソース端子に接続しているので、
基板効果が発生することがなく、前段から後段への電荷
の受け渡しが効率よく行われる。

【００６８】図６は、図２のトランジスタＭ₁ 、Ｍ₃ の
部分の素子構造を示すための概略断面図である。

【００６９】図６に示すように、Ｐ型半導体基板１０に
互いに絶縁されたＮウェル領域１１が夫々形成され、各
Ｎウェル領域１１には、ゲート酸化膜１５を介して形成
された多結晶シリコン層１６をゲート電極として有し、
Ｐ⁺ 拡散層１２をソース／ドレインとして有するＭＯＳ
トランジスタが形成されている。

【００７０】各トランジスタのソース側のＰ⁺ 拡散層１
２は、Ｎ⁺ 拡散層１４を介して、そのトランジスタが形
成されているＮウェル領域１１と電気的に接続され、前
段のトランジスタのソースは後段のトランジスタのドレ
インと接続されている。

【００７１】このことによって、各トランジスタの基板
部となるＮウェル領域１１は、各トランジスタのソース
電位に固定され、基板効果が防止される。

【００７２】また、各トランジスタのドレイン側のＰ⁺
拡散層１２とＮウェル領域１１との間に形成されるＰＮ
接合が、図５（Ｉ）又は（IV）の状態の時に、順方向バ
イアスされ、このＰＮ接合を通じて、基板部のＮウェル
領域１１からＮ⁺ 拡散層１４を介し、ノードＮ_A →
Ｎ_B 、Ｎ_B →Ｎ_D の電荷の受け渡しを行うことができ
る。この場合には、ＭＯＳトランジスタのしきい値電圧
Ｖ_t とは独立したＰＮ接合の順接合バイアス電圧Ｖ
_F （通常０．７Ｖ程度）の電位差を昇圧に利用すること
になり、前述の（１）（２）式のＶ_t の代わりにＶ_F を
使うことになる。このＰＮ接合の順接合バイアス電圧Ｖ
_F は基板効果の影響を受けないので、昇圧回路の段数が
増えても基板効果による昇圧能力の低下を生じない昇圧
回路を実現することができる。

【００７３】しかしながら、上述したＰＮ接合の順接合
バイアス電圧Ｖ_F を利用して昇圧回路を構成する場合に
は、Ｐ⁺ 拡散層１２とＮウェル領域１１とＰ型基板１０
との間に寄生的に形成されるＰＮＰ型のバイポーラトラ
ンジスタがオン状態とならないようにする必要がある。
この場合、バイポーラトランジスタのエミッタ端子がＰ
⁺ 拡散層１２に、ベース端子がＮウェル領域１１に、コ
レクタ端子がＰ型基板１０に夫々相当する。そして、昇
圧回路の動作時には、ベース端子に対しエミッタ端子の
電位が高くなり、エミッタ端子からベース端子に電流が
注入される。一般に、バイポーラトランジスタの場合、
ベース−エミッタ間の電位差乃至電流が大きくなるほ
ど、エミッタ−コレクタ間はオン状態になり易くなる。
また、一般的に、ベース領域の不純物濃度が低くなるほ
ど、また、ベース幅が狭いほど、エミッタ−コレクタ間
はオン状態になり易い。従って、ＰＮ接合が充分にオン
状態になると、上述したＰＮＰ型のバイポーラトランジ
スタがオン状態となって、Ｐ⁺ 拡散層１２からＰ型基板
１０に電流が流れ、昇圧回路が首尾よく動作しなくなる
ことがあり得る。

【００７４】そこで、図１に示した本実施例の昇圧回路
においては、第２のトランジスタＱ₃ 、Ｑ₇ 、Ｑ₁₁、Ｑ
₁₅、…、Ｑ₁₉及び第４のトランジスタＱ₄ 、Ｑ₈ 、
Ｑ₁₂、Ｑ₁₆、…、Ｑ₂₀を夫々設けることにより、図５
（Ｉ）又は（II）の状態の時に、ＰＮ接合を介しての電
流が流れないように防止している。

【００７５】以上説明したように、本実施例による半導
体昇圧回路では、図１の第１のＭＯＳトランジスタＱ
₁ 、Ｑ₅ 、Ｑ₉ 、Ｑ₁₃、…、Ｑ₁₇の基板部を互いに電気
的に絶縁分離するとともに、夫々の基板部をソース端子
Ｎ₃ 、Ｎ₅ 、Ｎ₇ 、Ｎ₁₁、…、Ｎ₁₂に電気的に接続する
ことにより、基板効果によるしきい値電圧Ｖ_t の増大を
防止している。従って、昇圧回路の段数ｎに比例して増
大する出力電圧Ｖ_POUTを得ることができ、従来よりも昇
圧能力の高い半導体昇圧回路を提供することができる。

【００７６】また、本実施例の構成は、図６に示すよう
に、各トランジスタが形成されるＮウェル領域１１を分
離して形成するとともに、各Ｎウェル領域１１のＮ⁺ 不
純物領域１４と各トランジスタのソース側のＰ⁺ 不純物
領域１２とを電気的に接続すればよく、従来のような各
トランジスタのしきい値電圧を異ならせるための工程が
必要ないので、製造工程がそれ程増大することはない。

【００７７】また、図１に示すように、第１のＭＯＳト
ランジスタＱ₁ 、Ｑ₅ 、Ｑ₉ 、Ｑ₁₃、…、Ｑ₁₇に対し並
列に第２のＭＯＳトランジスタＱ₃ 、Ｑ₇ 、Ｑ₁₁、
Ｑ₁₅、…、Ｑ₁₉を夫々設けて、第１のＭＯＳトランジス
タＱ₁ 、Ｑ₅ 、Ｑ₉ 、Ｑ₁₃、…、Ｑ₁₇のドレインとＮウ
ェル領域との境界に形成されるＰＮ接合に多大の電流が
流れないようにすることにより、寄生的なバイポーラト
ランジスタがオンすることがなくなり、製造工程に依存
しない安定的な動作を実現することができる。

【００７８】また、図５に示すように、各トランジスタ
Ｍ₁ 、Ｍ₃ のゲート端子Ｎ_C 、Ｎ_Eには、ドレイン端子
Ｎ_A 、Ｎ_B に入力されるクロック信号φ_1A、φ_1Bとは独
立のクロック信号φ_2A、φ_2Bを入力して、各トランジス
タＭ₁ 、Ｍ₃ のソースとドレインの間に電位差が発生し
ないようにしてトランジスタをオン状態とさせることが
できるので、昇圧回路における次段への電荷の送り出し
時において、ソースとドレインの間の電位差分の電圧降
下が起こらないような電荷の送り出しが可能となる。こ
のため、（１）式において、しきい値電圧Ｖ_t を０とお
くことができるので、従来回路に比べて効率よく昇圧で
き、昇圧回路の段数ｎ及び電源電圧Ｖ_ddが従来回路と同
一の場合でも、より高い出力電圧Ｖ_POUTを得ることがで
きる。また、出力電圧Ｖ_POUTが同じでよい場合には、本
実施例の昇圧回路の方がより大きな負荷電流Ｉ_OUT をと
れる。

【００７９】例えば、電源電圧Ｖ_ddが２．５Ｖで、昇圧
回路の段数ｎが２０段の場合において、容量比Ｃ／( Ｃ
＋Ｃ_s ) を０．９、しきい値電圧の絶対値｜Ｖ_t ｜を
０．６Ｖ、出力段での負荷電流Ｉ_OUT を０と仮定する
と、従来回路では出力電圧Ｖ_POUTとして２０Ｖしか得る
ことができなかったが、本実施例による回路では４７Ｖ
程度の値を得ることができた。

【００８０】また、本実施例による半導体昇圧回路で
は、従来回路では昇圧不可能な低い電源電圧Ｖ_ddにおい
ても、所望の出力電圧を得ることができる。即ち、従来
回路では、図１０に示すように、昇圧回路の段数ｎをど
のような値に設定しても、電源電圧Ｖ_ddによって最大出
力電圧は所定の値に制限されるが、本実施例による半導
体昇圧回路においては、実質上、そのような制限はな
い。

【００８１】例えば、電源電圧Ｖ_ddが２．０Ｖの場合に
おいて、容量比Ｃ／( Ｃ＋Ｃ_s ) を０．９、しきい値電
圧の絶対値｜Ｖ_t ｜を０．６Ｖ、出力段での負荷電流Ｉ
_OUTを０とすると、従来回路では、昇圧回路の段数ｎが
５０段においても出力電圧Ｖ_POUTは１２Ｖしか得ること
ができなかったが、本実施例による回路では、昇圧回路
の段数ｎが２０段において３７Ｖ程度の値を得ることが
でき、昇圧回路の段数ｎが５０段においては９１Ｖ程度
の値を得ることができた。

【００８２】なお、本実施例の半導体昇圧回路におい
て、しきい値電圧の絶対値｜Ｖ_t ｜を０．６Ｖとした場
合、昇圧可能な電源電圧Ｖ_ddの下限は０．７Ｖ程度とな
る。

【００８３】

【発明の効果】本発明によれば、各段を構成する第１の
ＭＯＳトランジスタの基板部を互いに電気的に絶縁分離
するとともに、その基板部をその第１のＭＯＳトランジ
スタのソース端子に電気的に接続しているため、基板効
果を防止することができて、高い昇圧能力を得ることが
できる。

【００８４】また、各段において、第１のＭＯＳトラン
ジスタと並列に第２のＭＯＳトランジスタが設けられて
いるため、第１のＭＯＳトランジスタのドレイン端子及
びソース端子と基板部との間に寄生的に存在するＰＮ接
合が昇圧回路の動作時にオン状態となることが防止さ
れ、基板部分への不必要な電荷の注入が抑制される。

【００８５】更に、複雑な製造工程も必要がない。

【００８６】更に、従来と同一の昇圧能力を得る場合、
従来に比べて昇圧回路の段数を減少することができる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体昇圧回路の構成
を示す回路図である。

【図２】本発明の一実施例による半導体昇圧回路の連続
する２段の構成を示す回路図である。

【図３】本発明の一実施例による半導体昇圧回路のクロ
ックタイミングを示す波形図である。

【図４】本発明の一実施例による半導体昇圧回路の各ノ
ードの電圧波形を示す波形図である。

【図５】本発明の一実施例による半導体昇圧回路の動作
を説明するための概念図である。

【図６】本発明の一実施例による半導体昇圧回路の素子
構造を示す概略断面図である。

【図７】従来の半導体昇圧回路の構成を示す回路図であ
る。

【図８】従来の半導体昇圧回路のクロックタイミングを
示す波形図である。

【図９】従来の半導体昇圧回路の段数と出力電圧との関
係を示すグラフである。

【図１０】従来の半導体昇圧回路の電源電圧と最大出力
電圧との関係を示すグラフである。

【符号の説明】

Ｑ₁ 〜Ｑ₂₁、Ｍ₁ 〜Ｍ₈ ＰチャネルＭＯＳトランジス
タ Ｑ₂₂、Ｑ₂₃ ＮチャネルＭＯＳトランジスタ Ｃ₁ 〜Ｃ₁₁、Ｃ_A1〜Ｃ_A3、Ｃ_B1、Ｃ_B2 キャパシタンス Ｎ₀ 〜Ｎ₁₃、Ｎ_A 〜Ｎ_E ノード Ｖ_dd 電源電圧 Ｖ_pout 出力電圧 φ_1A、φ_1B、φ_2A、φ_2B クロック信号 １０ Ｐ型半導体基板 １１ Ｎウェル領域 １２ Ｐ⁺ 不純物領域 １４ Ｎ⁺ 不純物領域 １５ ゲート酸化膜 １６ 多結晶シリコン層

Claims (4)

【特許請求の範囲】
1. 【請求項１】 各段が、第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのドレイン端子に一端が
   接続された第１のキャパシタンスと、前記第１のＭＯＳ
   トランジスタのゲート端子に一端が接続された第２のキ
   ャパシタンスとを備え、 前記第１のＭＯＳトランジスタが縦列接続されることに
   よって各段が接続されており、 各段における前記第１のＭＯＳトランジスタのソース端
   子と基板部とが互いに電気的に接続されるとともに、前
   記基板部が他段の前記第１のＭＯＳトランジスタの基板
   部と電気的に絶縁されており、 前記第１のＭＯＳトランジスタのドレイン端子とソース
   端子とが第２のＭＯＳトランジスタを介して互いに接続
   されており、前記第２のＭＯＳトランジスタのゲート端
   子が前記第１のＭＯＳトランジスタのソース端子に接続
   されていることを特徴とする半導体昇圧回路。
2. 【請求項２】 前記第１のＭＯＳトランジスタがＮ型ウ
   ェル領域に形成されたＰチャネルＭＯＳトランジスタで
   あり、前記Ｎ型ウェル領域が各段毎に電気的に絶縁分離
   されていることを特徴とする請求項１に記載の半導体昇
   圧回路。
3. 【請求項３】 各段において、前記第１のＭＯＳトラン
   ジスタのゲート端子とソース端子とが、並列に配された
   第３のＭＯＳトランジスタ及び第４のＭＯＳトランジス
   タを介して互いに接続されており、前記第３のＭＯＳト
   ランジスタのゲート端子が前記第１のキャパシタンスの
   前記一端に接続され、前記第４のＭＯＳトランジスタの
   ゲート端子が前記第１のＭＯＳトランジスタのソース端
   子に接続されていることを特徴とする請求項１又は２に
   記載の半導体昇圧回路。
4. 【請求項４】 連続する２段の前記第１のキャパシタン
   スの他端に互いに逆相の一対の第１のクロック信号が夫
   々入力されるとともに、連続する２段の前記第２のキャ
   パシタンスの他端に互いにパルスタイミングが異なる一
   対の第２のクロック信号が夫々入力されることを特徴と
   する請求項３に記載の半導体昇圧回路。