JPH0832190A - 高速信号伝送用回路基板の配線構造 - Google Patents
高速信号伝送用回路基板の配線構造Info
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- JPH0832190A JPH0832190A JP6162159A JP16215994A JPH0832190A JP H0832190 A JPH0832190 A JP H0832190A JP 6162159 A JP6162159 A JP 6162159A JP 16215994 A JP16215994 A JP 16215994A JP H0832190 A JPH0832190 A JP H0832190A
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- pad
- circuit board
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01—ELECTRIC ELEMENTS
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- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/0298—Multilayer circuits
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 高速信号伝送用回路基板の分岐部での高速信
号の反射を抑制することを目的とする。 【構成】 ＶＩＡ１３，２４同志を基板の表層でパッド
１８により接続し、このパッド１８に電気的に電子部品
４を接続し、中層でそれぞれのＶＩＡ１２，１３をライ
ン１５に接続し、ＶＩＡ２４，１４をライン２５で接続
することにより伝送経路を形成した。
号の反射を抑制することを目的とする。 【構成】 ＶＩＡ１３，２４同志を基板の表層でパッド
１８により接続し、このパッド１８に電気的に電子部品
４を接続し、中層でそれぞれのＶＩＡ１２，１３をライ
ン１５に接続し、ＶＩＡ２４，１４をライン２５で接続
することにより伝送経路を形成した。
Description
【０００１】
【産業上の利用分野】本発明は、各電子部品間で高周波
の高速信号伝送を行うための高速信号伝送用回路基板の
配線構造に関する。
の高速信号伝送を行うための高速信号伝送用回路基板の
配線構造に関する。
【０００２】
【従来の技術】図３は、高速信号伝送用回路基板の配線
構造の一例を示す概略断面図である。該配線構造１は、
基板２の上にＬＳＩチップ３，４，５を搭載した構造に
してある。前記基板２は、４層の誘電体層６，７，８，
９を下から順に重ねた構造にしてある。また、誘電体層
６と誘電体層７との間に、電源／グランド・プレーン８
を挟み、誘電体層９と誘電体層１０との間に、電源／グ
ランド・プレーン１１を挟んだサンドイッチ構造にして
ある。
構造の一例を示す概略断面図である。該配線構造１は、
基板２の上にＬＳＩチップ３，４，５を搭載した構造に
してある。前記基板２は、４層の誘電体層６，７，８，
９を下から順に重ねた構造にしてある。また、誘電体層
６と誘電体層７との間に、電源／グランド・プレーン８
を挟み、誘電体層９と誘電体層１０との間に、電源／グ
ランド・プレーン１１を挟んだサンドイッチ構造にして
ある。
【０００３】さらに、ＶＩＡ１２，１３，１４を誘電体
層８，９を貫通するようにして形成し、ＶＩＡ１２，１
３を誘電体層７，８の間に挟んだライン１５で接続し、
ＶＩＡ１３，１４を誘電体層７，８の間に挟んだライン
１６で接続してある。なお、前記電源／グランド・プレ
ーン１１は、ライン１５，１６のインピーダンス不整合
をなくすためのものであり、前記ライン１５，１６は、
高速信号用のラインである。
層８，９を貫通するようにして形成し、ＶＩＡ１２，１
３を誘電体層７，８の間に挟んだライン１５で接続し、
ＶＩＡ１３，１４を誘電体層７，８の間に挟んだライン
１６で接続してある。なお、前記電源／グランド・プレ
ーン１１は、ライン１５，１６のインピーダンス不整合
をなくすためのものであり、前記ライン１５，１６は、
高速信号用のラインである。
【０００４】誘電体層９の表層には、各ＶＩＡ１２，１
３，１４が突き出ており、ＶＩＡ１２に接続したパッド
１７を表層に設け、ＶＩＡ１３に接続したパッド１８を
表層に設け、ＶＩＡ１４に接続したパッド１９を表層に
設けてある。この各パッド１７，１８，１９によってワ
イヤ２０，２１，２２を介してＬＳＩチップ３，４，５
をそれぞれ電気的に接続する。
３，１４が突き出ており、ＶＩＡ１２に接続したパッド
１７を表層に設け、ＶＩＡ１３に接続したパッド１８を
表層に設け、ＶＩＡ１４に接続したパッド１９を表層に
設けてある。この各パッド１７，１８，１９によってワ
イヤ２０，２１，２２を介してＬＳＩチップ３，４，５
をそれぞれ電気的に接続する。
【０００５】次に、以上のように配線した配線構造１に
おける高速信号の伝送の仕組みを説明する。例えば、高
速信号がライン１５からＶＩＡ１３に伝送した場合に
は、このＶＩＡ１３からパッド１８およびライン１６の
二方向に分岐して高速信号が伝送し、パッド１８に伝送
した高速信号はワイヤ２１を介してＬＳＩチップ４に伝
送する。また、ライン１６に伝送した高速信号は、他の
ＬＳＩチップに伝送する伝送経路を通る。
おける高速信号の伝送の仕組みを説明する。例えば、高
速信号がライン１５からＶＩＡ１３に伝送した場合に
は、このＶＩＡ１３からパッド１８およびライン１６の
二方向に分岐して高速信号が伝送し、パッド１８に伝送
した高速信号はワイヤ２１を介してＬＳＩチップ４に伝
送する。また、ライン１６に伝送した高速信号は、他の
ＬＳＩチップに伝送する伝送経路を通る。
【０００６】
【発明が解決しようとする課題】しかしながら、一般
に、一つの配線で複数の部品を接続するように分岐した
配線では、配線の特性インピーダンスが異なるため、高
速信号を伝送する場合には、分岐した部分で高速信号の
一部が反射して高速信号の伝送特性を劣化させる。この
ため、従来の高速信号用回路基板の配線構造では、分岐
後における接続が複数あるので配線が長くなり、特性イ
ンピーダンスが大きくなるため、分岐部での反射が大き
く発生し、高速信号の伝送特性が劣化する問題がある。
に、一つの配線で複数の部品を接続するように分岐した
配線では、配線の特性インピーダンスが異なるため、高
速信号を伝送する場合には、分岐した部分で高速信号の
一部が反射して高速信号の伝送特性を劣化させる。この
ため、従来の高速信号用回路基板の配線構造では、分岐
後における接続が複数あるので配線が長くなり、特性イ
ンピーダンスが大きくなるため、分岐部での反射が大き
く発生し、高速信号の伝送特性が劣化する問題がある。
【０００７】そこで、分岐後における伝送経路を短くす
ることにより分岐部の反射を抑制することを目的とす
る。
ることにより分岐部の反射を抑制することを目的とす
る。
【０００８】
【課題を解決するための手段】そこで本発明は、ＶＩＡ
同志を表層でパッドにより接続し、このパッドに電気的
に電子部品を接続し、中層でそれぞれのＶＩＡをライン
に接続して伝送経路を形成したことを特徴とする。
同志を表層でパッドにより接続し、このパッドに電気的
に電子部品を接続し、中層でそれぞれのＶＩＡをライン
に接続して伝送経路を形成したことを特徴とする。
【０００９】
【作用】このような構成によると、伝送経路から分岐す
る配線の長さが、パッドから分岐して電子部品を電気的
に接続する部分のみとしてその長さをできるだけ短く、
かつ、パッドから分岐して電子部品を電気的に接続する
部分の接続単位数をできるだけ減らすことにより、分岐
後の特性インピーダンスをできるだけ小さいものとして
高速信号の反射を抑制することができることになる。
る配線の長さが、パッドから分岐して電子部品を電気的
に接続する部分のみとしてその長さをできるだけ短く、
かつ、パッドから分岐して電子部品を電気的に接続する
部分の接続単位数をできるだけ減らすことにより、分岐
後の特性インピーダンスをできるだけ小さいものとして
高速信号の反射を抑制することができることになる。
【００１０】
【実施例】以下に図面を参照して本発明の一実施例を説
明する。なお、従来の場合と同様の構成は同一符号を付
して説明する。図１は、概略断面図である。高速信号用
回路基板の配線構造２３は、基板２の上にＬＳＩチップ
３，４，５を搭載した構造にしてある。
明する。なお、従来の場合と同様の構成は同一符号を付
して説明する。図１は、概略断面図である。高速信号用
回路基板の配線構造２３は、基板２の上にＬＳＩチップ
３，４，５を搭載した構造にしてある。
【００１１】前記基板２は、４層の誘電体層６，７，
８，９を下から順に重ねた構造にしてある。また、誘電
体層６と誘電体層７との間に、電源／グランド・プレー
ン８を挟み、誘電体層９と誘電体層１０との間に、電源
／グランド・プレーン１１を挟んだサンドイッチ構造に
してある。さらに、ＶＩＡ１２，１３，２４，１４を誘
電体層８，９に貫通して形成し、ＶＩＡ１２，１３を誘
電体層７，８の間に挟んだライン１５で接続し、ＶＩＡ
２３，１４を誘電体層７，８の間に挟んだライン２５で
接続してある。
８，９を下から順に重ねた構造にしてある。また、誘電
体層６と誘電体層７との間に、電源／グランド・プレー
ン８を挟み、誘電体層９と誘電体層１０との間に、電源
／グランド・プレーン１１を挟んだサンドイッチ構造に
してある。さらに、ＶＩＡ１２，１３，２４，１４を誘
電体層８，９に貫通して形成し、ＶＩＡ１２，１３を誘
電体層７，８の間に挟んだライン１５で接続し、ＶＩＡ
２３，１４を誘電体層７，８の間に挟んだライン２５で
接続してある。
【００１２】なお、前記電源／グランド・プレーン１１
は、ライン１５，１６のインピーダンス不整合をなくす
ためのものであり、前記ライン１５，１６は、高速信号
用のラインである。誘電体層９の表層には、各ＶＩＡ１
２，１３，２４，１４が出ており、ＶＩＡ１２に接続し
たパッド１７を表層に設け、ＶＩＡ１３およびＶＩＡ２
３を電気的に結び付けるように接続したパッド１８を表
層に設け、ＶＩＡ１４に接続したパッド１９を表層に設
けてある。この各パッド１７，１８，１９によってワイ
ヤ２０，２１，２２を介してＬＳＩチップ３，４，５を
それぞれ電気的に接続することで伝送経路を形成した。
は、ライン１５，１６のインピーダンス不整合をなくす
ためのものであり、前記ライン１５，１６は、高速信号
用のラインである。誘電体層９の表層には、各ＶＩＡ１
２，１３，２４，１４が出ており、ＶＩＡ１２に接続し
たパッド１７を表層に設け、ＶＩＡ１３およびＶＩＡ２
３を電気的に結び付けるように接続したパッド１８を表
層に設け、ＶＩＡ１４に接続したパッド１９を表層に設
けてある。この各パッド１７，１８，１９によってワイ
ヤ２０，２１，２２を介してＬＳＩチップ３，４，５を
それぞれ電気的に接続することで伝送経路を形成した。
【００１３】次に、以上のように配線した配線構造１に
おける高速信号の伝送の仕組みを説明する。例えば、高
速信号がライン１５を通ってＶＩＡ１３に伝送した場合
には、このＶＩＡ１３からパッド１８に高速信号が伝送
し、ワイヤ２１およびＶＩＡ２４の二方向に分岐する。
ワイヤ２１に伝送した高速信号はＬＳＩチップ４に伝送
する。また、ＶＩＡ２４に伝送した高速信号はライン２
５に伝送する伝送経路を通る。
おける高速信号の伝送の仕組みを説明する。例えば、高
速信号がライン１５を通ってＶＩＡ１３に伝送した場合
には、このＶＩＡ１３からパッド１８に高速信号が伝送
し、ワイヤ２１およびＶＩＡ２４の二方向に分岐する。
ワイヤ２１に伝送した高速信号はＬＳＩチップ４に伝送
する。また、ＶＩＡ２４に伝送した高速信号はライン２
５に伝送する伝送経路を通る。
【００１４】上記のように伝送する高速信号は、パッド
１８から二方向に分岐して伝送するため、ＬＳＩチップ
４側をみると、ワイヤ２１のみの特性インピーダンスだ
けであり、その結果生ずる反射がその分だけで済むよう
になる。図４は、本発明の実施例および従来例の特性イ
ンピーダンスの周波数をそれぞれ算出してシミュレーシ
ョンした周波数特性図である。
１８から二方向に分岐して伝送するため、ＬＳＩチップ
４側をみると、ワイヤ２１のみの特性インピーダンスだ
けであり、その結果生ずる反射がその分だけで済むよう
になる。図４は、本発明の実施例および従来例の特性イ
ンピーダンスの周波数をそれぞれ算出してシミュレーシ
ョンした周波数特性図である。
【００１５】このシミュレーションにおいて、実施例の
構成と従来例の構成は、図１および図３を用いて説明し
たようにし、ＬＳＩチップの位置を実施例と従来例と同
じにし、パッド長を統一した。また、基板の比誘電率を
４．９、誘電体厚を１０５μｍ／層、ライン幅を１００
μｍ（特性インピーダンス５０Ω）、パッド幅を２００
μｍ（特性インピーダンス５０Ω）、ＶＩＡ径を２００
μｍとして構成した高速信号伝送用回路基板を実施例お
よび従来例用に用意した。
構成と従来例の構成は、図１および図３を用いて説明し
たようにし、ＬＳＩチップの位置を実施例と従来例と同
じにし、パッド長を統一した。また、基板の比誘電率を
４．９、誘電体厚を１０５μｍ／層、ライン幅を１００
μｍ（特性インピーダンス５０Ω）、パッド幅を２００
μｍ（特性インピーダンス５０Ω）、ＶＩＡ径を２００
μｍとして構成した高速信号伝送用回路基板を実施例お
よび従来例用に用意した。
【００１６】この周波数特性図から、従来例に見られる
大きな”うねり”（反射は、うねりとして表れる）が、
本実施例では小さな”うねり”となっているのが分か
り、本実施例では、従来例に比べて反射を抑制できるよ
うになる。このため、本実施例では、従来例と比べて分
岐による反射が小さくなり、高速信号の伝送特性の劣化
を防ぐことができるようになる。
大きな”うねり”（反射は、うねりとして表れる）が、
本実施例では小さな”うねり”となっているのが分か
り、本実施例では、従来例に比べて反射を抑制できるよ
うになる。このため、本実施例では、従来例と比べて分
岐による反射が小さくなり、高速信号の伝送特性の劣化
を防ぐことができるようになる。
【００１７】なお、ＬＳＩチップ３，４，５をパッド１
７，１８，１９にそれぞれ電気的に接続する場合には、
図２に示すように、ＴＡＢ２６，２７，２８により接続
してもよく。その接続方法はどのようなものでもよい
が、特性インピーダンスの小さいものが好ましい。な
お、上記実施例では、基板上を１本の配線での伝送経路
の場合を説明したが、伝送経路が並列になっている場
合、すなわち、分岐するパッドに幾つものＶＩＡを接続
した電気的に並列接続の構造であって、１方向に伝送す
るものであってもよい。
７，１８，１９にそれぞれ電気的に接続する場合には、
図２に示すように、ＴＡＢ２６，２７，２８により接続
してもよく。その接続方法はどのようなものでもよい
が、特性インピーダンスの小さいものが好ましい。な
お、上記実施例では、基板上を１本の配線での伝送経路
の場合を説明したが、伝送経路が並列になっている場
合、すなわち、分岐するパッドに幾つものＶＩＡを接続
した電気的に並列接続の構造であって、１方向に伝送す
るものであってもよい。
【００１８】また、上記実施例では、基板が４層の場合
を例に説明したが何層のものであってもよい。
を例に説明したが何層のものであってもよい。
【００１９】
【発明の効果】以上説明したように本発明の高速信号伝
送用回路基板の配線構造は、ＶＩＡ同志を表層でパッド
により接続し、このパッドに電気的に電子部品を接続
し、中層でそれぞれのＶＩＡをラインに接続して伝送経
路を形成した。このため、伝送経路から分岐する配線の
長さが、パッドから分岐して電子部品を電気的に接続す
る部分のみとしてその長さをできるだけ短く、かつ、パ
ッドから分岐して電子部品を電気的に接続する部分の接
続単位数をできるだけ減らすことにより、分岐後の特性
インピーダンスをできるだけ小さいものとして高速信号
の反射を抑制することができるようになるという効果が
得られる。
送用回路基板の配線構造は、ＶＩＡ同志を表層でパッド
により接続し、このパッドに電気的に電子部品を接続
し、中層でそれぞれのＶＩＡをラインに接続して伝送経
路を形成した。このため、伝送経路から分岐する配線の
長さが、パッドから分岐して電子部品を電気的に接続す
る部分のみとしてその長さをできるだけ短く、かつ、パ
ッドから分岐して電子部品を電気的に接続する部分の接
続単位数をできるだけ減らすことにより、分岐後の特性
インピーダンスをできるだけ小さいものとして高速信号
の反射を抑制することができるようになるという効果が
得られる。
【図１】本発明の高速信号伝送用回路基板の配線構造の
一実施例を示す概略断面図である。
一実施例を示す概略断面図である。
【図２】本発明の一実施例のＬＳＩチップの接続を説明
する概略断面図である。
する概略断面図である。
【図３】従来の高速信号伝送用回路基板の配線構造の一
例を示す概略断面図である。
例を示す概略断面図である。
【図４】本発明の実施例および従来例の特性インピーダ
ンスの周波数をそれぞれ算出してシミュレーションした
周波数特性図である。
ンスの周波数をそれぞれ算出してシミュレーションした
周波数特性図である。
１８ パッド ２３ 高速信号伝送用回路基板の配線構造 ２４ ＶＩＡ ２５ ライン
Claims (1)
- 【請求項１】 複数の誘電体層を重ねてなる基板と、こ
の基板の表層から中層まで貫通して設けたＶＩＡと、こ
のＶＩＡを中層で電気的に接続するラインと、前記ＶＩ
Ａを表層で電気的に接続するパッドと、このパッドに電
気的に接続した電子部品とを配設して伝送経路を形成し
た高速信号伝送用回路基板の配線構造において、 ＶＩＡ同志を表層でパッドにより接続し、このパッドに
電気的に電子部品を接続し、中層でそれぞれのＶＩＡを
ラインに接続して伝送経路を形成したことを特徴とする
高速信号伝送用回路基板の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162159A JPH0832190A (ja) | 1994-07-14 | 1994-07-14 | 高速信号伝送用回路基板の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162159A JPH0832190A (ja) | 1994-07-14 | 1994-07-14 | 高速信号伝送用回路基板の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832190A true JPH0832190A (ja) | 1996-02-02 |
Family
ID=15749158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162159A Pending JPH0832190A (ja) | 1994-07-14 | 1994-07-14 | 高速信号伝送用回路基板の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013084479A1 (ja) * | 2011-12-05 | 2015-04-27 | パナソニックＩｐマネジメント株式会社 | 無線モジュール |
-
1994
- 1994-07-14 JP JP6162159A patent/JPH0832190A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013084479A1 (ja) * | 2011-12-05 | 2015-04-27 | パナソニックＩｐマネジメント株式会社 | 無線モジュール |
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