JPH08317656A - 整流回路 - Google Patents
整流回路Info
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- JPH08317656A JPH08317656A JP12030595A JP12030595A JPH08317656A JP H08317656 A JPH08317656 A JP H08317656A JP 12030595 A JP12030595 A JP 12030595A JP 12030595 A JP12030595 A JP 12030595A JP H08317656 A JPH08317656 A JP H08317656A
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- Japan
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- mosfet
- voltage
- drain
- source
- power supply
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Abstract
(57)【要約】
【目的】 整流回路の低発熱化、放熱構造の簡略化、高
効率化を実現する。 【構成】 交流電源３１と負荷３２との間に接続された
整流回路３３は、ドレインが交流電源３１に接続された
Ｐチャンネル型のＭＯＳＦＥＴ３４と、このＭＯＳＦＥ
Ｔ３４のドレイン−ソース間の電位差を検出してＭＯＳ
ＦＥＴ３４のオン／オフを制御するスイッチング制御回
路３５とから構成されている。スイッチング制御回路３
５は、ＭＯＳＦＥＴ３４のドレイン電圧とソース電圧を
比較するコンパレータ３６を有し、ＭＯＳＦＥＴ３４の
オン中に負荷３２側の容量から電流がＭＯＳＦＥＴ３４
のソースからドレインに向かって逆流し始めると、ドレ
イン電圧がソース電圧よりも低くなるため、両電圧を比
較するコンパレータ３６の出力がローレベルに反転し、
トランジスタ２４がオフしてＭＯＳＦＥＴ３４がオフ
し、負荷３２側の容量から電荷が交流電源３１側に抜け
る現象が防がれる。
効率化を実現する。 【構成】 交流電源３１と負荷３２との間に接続された
整流回路３３は、ドレインが交流電源３１に接続された
Ｐチャンネル型のＭＯＳＦＥＴ３４と、このＭＯＳＦＥ
Ｔ３４のドレイン−ソース間の電位差を検出してＭＯＳ
ＦＥＴ３４のオン／オフを制御するスイッチング制御回
路３５とから構成されている。スイッチング制御回路３
５は、ＭＯＳＦＥＴ３４のドレイン電圧とソース電圧を
比較するコンパレータ３６を有し、ＭＯＳＦＥＴ３４の
オン中に負荷３２側の容量から電流がＭＯＳＦＥＴ３４
のソースからドレインに向かって逆流し始めると、ドレ
イン電圧がソース電圧よりも低くなるため、両電圧を比
較するコンパレータ３６の出力がローレベルに反転し、
トランジスタ２４がオフしてＭＯＳＦＥＴ３４がオフ
し、負荷３２側の容量から電荷が交流電源３１側に抜け
る現象が防がれる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴのスイッ
チング作用により交流電力を直流電力に変換する整流回
路に関するものである。
チング作用により交流電力を直流電力に変換する整流回
路に関するものである。
【０００２】
【従来の技術】従来より、交流電力を整流する手段とし
てパワーダイオードが用いられることが多い。しかし、
パワーダイオードには動作抵抗による順方向の電圧降下
分の損失があるため、動作電流が増加すれば増加するほ
ど、パワーダイオードの発熱量が増加する。このため、
大きな放熱フィンを設けたり、更に電流容量が大きい場
合には、放熱ファンが必要になり、放熱構造が大型化し
てコスト高になる欠点がある。
てパワーダイオードが用いられることが多い。しかし、
パワーダイオードには動作抵抗による順方向の電圧降下
分の損失があるため、動作電流が増加すれば増加するほ
ど、パワーダイオードの発熱量が増加する。このため、
大きな放熱フィンを設けたり、更に電流容量が大きい場
合には、放熱ファンが必要になり、放熱構造が大型化し
てコスト高になる欠点がある。
【０００３】近年、特開平３−２１８２２６号公報に示
すように、電源逆接続破壊防止回路では、ダイオードに
代えてＭＯＳＦＥＴを使用し、ＭＯＳＦＥＴのドレイン
を電源側に接続すると共にソースを負荷側に接続し、ソ
ース−ゲート間にツェナーダイオードを逆バイアス接続
することにより、順方向電圧印加時にＭＯＳＦＥＴをオ
ンさせて順方向電圧降下を減少させるようにしたものが
ある。
すように、電源逆接続破壊防止回路では、ダイオードに
代えてＭＯＳＦＥＴを使用し、ＭＯＳＦＥＴのドレイン
を電源側に接続すると共にソースを負荷側に接続し、ソ
ース−ゲート間にツェナーダイオードを逆バイアス接続
することにより、順方向電圧印加時にＭＯＳＦＥＴをオ
ンさせて順方向電圧降下を減少させるようにしたものが
ある。
【０００４】
【発明が解決しようとする課題】上述した電源逆接続破
壊防止回路は、ＭＯＳＦＥＴのスイッチング作用により
順方向の電流のみを通過させて逆方向の電流を遮断する
ことから、整流回路に応用可能である。そこで、本発明
者は、図３に示すようにＭＯＳＦＥＴ１１を用いて順方
向電圧降下・発熱量を減少させる整流回路を作ってみ
た。この整流回路はＭＯＳＦＥＴ１１のドレインを交流
電源１２に接続すると共にソースを負荷１３に接続し、
ドレイン電圧によりＭＯＳＦＥＴ１１をオン／オフさせ
るためのスイッチング制御回路１４を設けた構成となっ
ている。この場合、スイッチング制御回路１４は、ＭＯ
ＳＦＥＴ１１のソース−ゲート間にバイアス電圧印加抵
抗１５を接続すると共に、この抵抗１５とグランド端子
との間に、抵抗１６、ダイオード１７及びトランジスタ
１８を直列接続し、ＭＯＳＦＥＴ１１のドレインとトラ
ンジスタ１８のベースとの間にダイオード１９と抵抗２
０を直列接続し、トランジスタ１８のベース−コレクタ
間に抵抗２１を接続した構成となっている。
壊防止回路は、ＭＯＳＦＥＴのスイッチング作用により
順方向の電流のみを通過させて逆方向の電流を遮断する
ことから、整流回路に応用可能である。そこで、本発明
者は、図３に示すようにＭＯＳＦＥＴ１１を用いて順方
向電圧降下・発熱量を減少させる整流回路を作ってみ
た。この整流回路はＭＯＳＦＥＴ１１のドレインを交流
電源１２に接続すると共にソースを負荷１３に接続し、
ドレイン電圧によりＭＯＳＦＥＴ１１をオン／オフさせ
るためのスイッチング制御回路１４を設けた構成となっ
ている。この場合、スイッチング制御回路１４は、ＭＯ
ＳＦＥＴ１１のソース−ゲート間にバイアス電圧印加抵
抗１５を接続すると共に、この抵抗１５とグランド端子
との間に、抵抗１６、ダイオード１７及びトランジスタ
１８を直列接続し、ＭＯＳＦＥＴ１１のドレインとトラ
ンジスタ１８のベースとの間にダイオード１９と抵抗２
０を直列接続し、トランジスタ１８のベース−コレクタ
間に抵抗２１を接続した構成となっている。
【０００５】この整流回路では、ＭＯＳＦＥＴ１１の寄
生ダイオードがダイオードとして作用するため、ドレイ
ン電圧が正電圧になると、寄生ダイオードを通して順方
向の電流が負荷１３側へ流れ始め、更に、この際、トラ
ンジスタ１８のベースにも正電圧が印加されてトランジ
スタ１８がオンし、ＭＯＳＦＥＴ１１のソース−ゲート
間にバイアス電圧印加抵抗１５によりバイアス電圧が印
加されて、ＭＯＳＦＥＴ１１がオンし、順方向電圧降下
を減少させる。その後、ＭＯＳＦＥＴ１１のドレイン電
圧が所定電圧Ｖon以下になると、トランジスタ１８がオ
フすると共に、ＭＯＳＦＥＴ１１がオフする。
生ダイオードがダイオードとして作用するため、ドレイ
ン電圧が正電圧になると、寄生ダイオードを通して順方
向の電流が負荷１３側へ流れ始め、更に、この際、トラ
ンジスタ１８のベースにも正電圧が印加されてトランジ
スタ１８がオンし、ＭＯＳＦＥＴ１１のソース−ゲート
間にバイアス電圧印加抵抗１５によりバイアス電圧が印
加されて、ＭＯＳＦＥＴ１１がオンし、順方向電圧降下
を減少させる。その後、ＭＯＳＦＥＴ１１のドレイン電
圧が所定電圧Ｖon以下になると、トランジスタ１８がオ
フすると共に、ＭＯＳＦＥＴ１１がオフする。
【０００６】しかしながら、この回路構成では、ＭＯＳ
ＦＥＴ１１のドレイン電圧が所定電圧Ｖon以上のときに
常にＭＯＳＦＥＴ１１がオン状態に保持されるため、負
荷１３にコンデンサやバッテリ等の容量がある場合に
は、図４（ａ）に示すように入力電圧（ドレイン電圧）
がピーク電圧を過ぎて低下する際に、ドレイン電圧が所
定電圧Ｖon以上で入力電圧＝出力電圧（容量電圧）とな
るように、負荷１３の容量から電荷が交流電源１２側に
抜ける現象が発生し、効率が低下してしまう欠点があ
る。
ＦＥＴ１１のドレイン電圧が所定電圧Ｖon以上のときに
常にＭＯＳＦＥＴ１１がオン状態に保持されるため、負
荷１３にコンデンサやバッテリ等の容量がある場合に
は、図４（ａ）に示すように入力電圧（ドレイン電圧）
がピーク電圧を過ぎて低下する際に、ドレイン電圧が所
定電圧Ｖon以上で入力電圧＝出力電圧（容量電圧）とな
るように、負荷１３の容量から電荷が交流電源１２側に
抜ける現象が発生し、効率が低下してしまう欠点があ
る。
【０００７】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、低発熱化による放熱
構造の簡略化・小型化の要求を満たしながら、高効率化
も実現することができる整流回路を提供することにあ
る。
たものであり、従ってその目的は、低発熱化による放熱
構造の簡略化・小型化の要求を満たしながら、高効率化
も実現することができる整流回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の整流回路は、交流電源に対してドレイン側
が接続されたＭＯＳＦＥＴと、このＭＯＳＦＥＴのドレ
イン−ソース間の電位差を検出して該ＭＯＳＦＥＴのオ
ン／オフを制御することで前記交流電源の交流電力を整
流するスイッチング制御回路とを備えた構成となってい
る。
に、本発明の整流回路は、交流電源に対してドレイン側
が接続されたＭＯＳＦＥＴと、このＭＯＳＦＥＴのドレ
イン−ソース間の電位差を検出して該ＭＯＳＦＥＴのオ
ン／オフを制御することで前記交流電源の交流電力を整
流するスイッチング制御回路とを備えた構成となってい
る。
【０００９】
【作用】前述した図３の整流回路（比較例）は、ＭＯＳ
ＦＥＴのドレイン電圧を検出して該ＭＯＳＦＥＴをオン
／オフさせるものであるが、本発明では、スイッチング
制御回路によりＭＯＳＦＥＴのドレイン−ソース間の電
位差を検出して該ＭＯＳＦＥＴのオン／オフを制御す
る。従って、本発明では、ＭＯＳＦＥＴのドレイン電圧
が所定電圧以上であっても、ドレイン−ソース間の電位
差が小さくなれば、ＭＯＳＦＥＴがオフして、負荷側の
容量から電荷が電源側に抜ける現象が防がれる。
ＦＥＴのドレイン電圧を検出して該ＭＯＳＦＥＴをオン
／オフさせるものであるが、本発明では、スイッチング
制御回路によりＭＯＳＦＥＴのドレイン−ソース間の電
位差を検出して該ＭＯＳＦＥＴのオン／オフを制御す
る。従って、本発明では、ＭＯＳＦＥＴのドレイン電圧
が所定電圧以上であっても、ドレイン−ソース間の電位
差が小さくなれば、ＭＯＳＦＥＴがオフして、負荷側の
容量から電荷が電源側に抜ける現象が防がれる。
【００１０】
【実施例】以下、本発明の第１実施例を図１に基づいて
説明する。交流電源３１は、例えばマグネト発電機であ
り、この交流電源３１と負荷３２との間に整流回路３３
が接続されている。この整流回路３３は、ドレインが交
流電源３１に接続されたＰチャンネル型のＭＯＳＦＥＴ
３４と、このＭＯＳＦＥＴ３４のドレイン−ソース間の
電位差を検出して該ＭＯＳＦＥＴ３４のオン／オフを制
御するスイッチング制御回路３５とから構成されてお
り、以下、このスイッチング制御回路３５の構成を説明
する。
説明する。交流電源３１は、例えばマグネト発電機であ
り、この交流電源３１と負荷３２との間に整流回路３３
が接続されている。この整流回路３３は、ドレインが交
流電源３１に接続されたＰチャンネル型のＭＯＳＦＥＴ
３４と、このＭＯＳＦＥＴ３４のドレイン−ソース間の
電位差を検出して該ＭＯＳＦＥＴ３４のオン／オフを制
御するスイッチング制御回路３５とから構成されてお
り、以下、このスイッチング制御回路３５の構成を説明
する。
【００１１】ＭＯＳＦＥＴ３４のソース−ゲート間にバ
イアス電圧印加抵抗２２が接続され、この抵抗２２とグ
ランド端子との間に、抵抗２３、トランジスタ２４及び
ダイオード２５が直列接続され、トランジスタ２４のオ
ン／オフを、ＭＯＳＦＥＴ３４のドレイン電圧とソース
電圧とを比較するコンパレータ３６で制御することによ
り、ＭＯＳＦＥＴ３４のオン／オフを制御するようにな
っている。
イアス電圧印加抵抗２２が接続され、この抵抗２２とグ
ランド端子との間に、抵抗２３、トランジスタ２４及び
ダイオード２５が直列接続され、トランジスタ２４のオ
ン／オフを、ＭＯＳＦＥＴ３４のドレイン電圧とソース
電圧とを比較するコンパレータ３６で制御することによ
り、ＭＯＳＦＥＴ３４のオン／オフを制御するようにな
っている。
【００１２】このコンパレータ３６は、差動増幅回路や
カレントミラー回路を構成するトランジスタ４２〜５
０、抵抗３７〜４１、ダイオード５１，５２及びツェナ
ーダイオード５３を接続して構成され、ＭＯＳＦＥＴ３
４のソース電圧を電源電圧とし、この電源電圧より少し
高い電圧でも比較できるようになっている。このコンパ
レータ３６の反転入力として抵抗３７を通してＭＯＳＦ
ＥＴ３４のソース電圧が入力され、非反転入力として抵
抗３８を通してドレイン電圧が入力され、この入力電圧
が負電圧になっても耐え得るように構成されている（例
えば入力ピーク電圧が±１０Ｖであれば入力耐圧は−１
０Ｖ〜＋１０Ｖが必要となる）。
カレントミラー回路を構成するトランジスタ４２〜５
０、抵抗３７〜４１、ダイオード５１，５２及びツェナ
ーダイオード５３を接続して構成され、ＭＯＳＦＥＴ３
４のソース電圧を電源電圧とし、この電源電圧より少し
高い電圧でも比較できるようになっている。このコンパ
レータ３６の反転入力として抵抗３７を通してＭＯＳＦ
ＥＴ３４のソース電圧が入力され、非反転入力として抵
抗３８を通してドレイン電圧が入力され、この入力電圧
が負電圧になっても耐え得るように構成されている（例
えば入力ピーク電圧が±１０Ｖであれば入力耐圧は−１
０Ｖ〜＋１０Ｖが必要となる）。
【００１３】一方、トランジスタ４６のコレクタがコン
パレータ３６の出力端子となり、ドレイン電圧がソース
電圧よりある程度高くなると、トランジスタ４６がオン
してコンパレータ３６の出力がハイレベルとなり、逆
に、ドレイン電圧がソース電圧より低くなると、トラン
ジスタ４６がオフしてコンパレータ３６の出力がローレ
ベルとなる。
パレータ３６の出力端子となり、ドレイン電圧がソース
電圧よりある程度高くなると、トランジスタ４６がオン
してコンパレータ３６の出力がハイレベルとなり、逆
に、ドレイン電圧がソース電圧より低くなると、トラン
ジスタ４６がオフしてコンパレータ３６の出力がローレ
ベルとなる。
【００１４】以上のように構成されたコンパレータ３６
の出力端子（トランジスタ４６のコレクタ）は、抵抗５
３，５４を介してトランジスタ２４のベースに接続され
ている。このトランジスタ２４のベース−エミッタ間に
抵抗５５が接続され、抵抗５４，５５と並列にツェナー
ダイオード５６が接続されている。
の出力端子（トランジスタ４６のコレクタ）は、抵抗５
３，５４を介してトランジスタ２４のベースに接続され
ている。このトランジスタ２４のベース−エミッタ間に
抵抗５５が接続され、抵抗５４，５５と並列にツェナー
ダイオード５６が接続されている。
【００１５】次に、上記構成の整流回路３３の動作につ
いて説明する。ＭＯＳＦＥＴ３４のドレイン電圧（電源
電圧）が負電圧の時には、ＭＯＳＦＥＴ３４がオフ状態
に保たれ、ＭＯＳＦＥＴ１１の寄生ダイオードにより逆
方向の電流の流れが遮断される。その後、ＭＯＳＦＥＴ
３４のドレイン電圧（電源電圧）が正電圧になると、Ｍ
ＯＳＦＥＴ３４の寄生ダイオードを通して順方向の電流
が負荷３２側へ流れ始め、寄生ダイオードの順方向電圧
降下によりＭＯＳＦＥＴ３４のソース電圧がドレイン電
圧よりも低くなる。コンパレータ３６は、このドレイン
電圧とソース電圧とを比較し、ドレイン電圧がソース電
圧よりある程度高くなると、トランジスタ４６がオンし
てコンパレータ３６の出力がハイレベルとなる。これに
より、トランジスタ２４がオンし、ＭＯＳＦＥＴ３４の
ソース−ゲート間にあるバイアス電圧印加抵抗２２によ
りバイアス電圧が印加されて、ＭＯＳＦＥＴ３４がオン
する。これにより、ＭＯＳＦＥＴ３４の順方向電圧降下
が減少するが、この場合でも、オン抵抗とソース電流と
の積に相当する順方向電圧降下分だけドレイン電圧がソ
ース電圧よりも高くなるので、コンパレータ３６の出力
がハイレベルを維持し、トランジスタ２４がオンし続け
る。
いて説明する。ＭＯＳＦＥＴ３４のドレイン電圧（電源
電圧）が負電圧の時には、ＭＯＳＦＥＴ３４がオフ状態
に保たれ、ＭＯＳＦＥＴ１１の寄生ダイオードにより逆
方向の電流の流れが遮断される。その後、ＭＯＳＦＥＴ
３４のドレイン電圧（電源電圧）が正電圧になると、Ｍ
ＯＳＦＥＴ３４の寄生ダイオードを通して順方向の電流
が負荷３２側へ流れ始め、寄生ダイオードの順方向電圧
降下によりＭＯＳＦＥＴ３４のソース電圧がドレイン電
圧よりも低くなる。コンパレータ３６は、このドレイン
電圧とソース電圧とを比較し、ドレイン電圧がソース電
圧よりある程度高くなると、トランジスタ４６がオンし
てコンパレータ３６の出力がハイレベルとなる。これに
より、トランジスタ２４がオンし、ＭＯＳＦＥＴ３４の
ソース−ゲート間にあるバイアス電圧印加抵抗２２によ
りバイアス電圧が印加されて、ＭＯＳＦＥＴ３４がオン
する。これにより、ＭＯＳＦＥＴ３４の順方向電圧降下
が減少するが、この場合でも、オン抵抗とソース電流と
の積に相当する順方向電圧降下分だけドレイン電圧がソ
ース電圧よりも高くなるので、コンパレータ３６の出力
がハイレベルを維持し、トランジスタ２４がオンし続け
る。
【００１６】その後、ＭＯＳＦＥＴ３４のドレイン電圧
（電源電圧）がピーク電圧を過ぎて下がると、ソース電
圧（コンパレータ３６の電源電圧）も下がる。これによ
り、ソース電圧がある程度下がると、トランジスタ４６
がオフし、コンパレータ３６の出力がローレベルに反転
してトランジスタ２４がオフしたり、或は、トランジス
タ２４がオン状態でも、バイアス電圧印加抵抗２２の両
端電圧（ソース−ゲート間電圧）がスレッショルド電圧
よりも低下すると、ＭＯＳＦＥＴ３４がオフする。
（電源電圧）がピーク電圧を過ぎて下がると、ソース電
圧（コンパレータ３６の電源電圧）も下がる。これによ
り、ソース電圧がある程度下がると、トランジスタ４６
がオフし、コンパレータ３６の出力がローレベルに反転
してトランジスタ２４がオフしたり、或は、トランジス
タ２４がオン状態でも、バイアス電圧印加抵抗２２の両
端電圧（ソース−ゲート間電圧）がスレッショルド電圧
よりも低下すると、ＭＯＳＦＥＴ３４がオフする。
【００１７】もし、負荷３２側にコンデンサやバッテリ
等の容量があると、ＭＯＳＦＥＴ３４のドレイン電圧
（電源電圧）がピーク電圧を過ぎて低下すると、ソース
電圧が下がり、やがて、ＭＯＳＦＥＴ３４のオン中に負
荷３２側の容量から電流がＭＯＳＦＥＴ３４のソースか
らドレインに向かって逆流し始める。このような状態に
なると、ドレイン電圧がソース電圧よりも低くなるた
め、トランジスタ４６がオフしてコンパレータ３６の出
力がローレベルに反転し、トランジスタ２４がオフして
ＭＯＳＦＥＴ３４がオフする。これにより、ＭＯＳＦＥ
Ｔ３４は単なるダイオードとして働き、負荷３２側の容
量から電荷が交流電源３１側に抜ける現象が防がれる。
等の容量があると、ＭＯＳＦＥＴ３４のドレイン電圧
（電源電圧）がピーク電圧を過ぎて低下すると、ソース
電圧が下がり、やがて、ＭＯＳＦＥＴ３４のオン中に負
荷３２側の容量から電流がＭＯＳＦＥＴ３４のソースか
らドレインに向かって逆流し始める。このような状態に
なると、ドレイン電圧がソース電圧よりも低くなるた
め、トランジスタ４６がオフしてコンパレータ３６の出
力がローレベルに反転し、トランジスタ２４がオフして
ＭＯＳＦＥＴ３４がオフする。これにより、ＭＯＳＦＥ
Ｔ３４は単なるダイオードとして働き、負荷３２側の容
量から電荷が交流電源３１側に抜ける現象が防がれる。
【００１８】この後、ＭＯＳＦＥＴ３４がオンするの
は、ソース電圧（コンパレータ３６の電源電圧）がコン
パレータ３６の正常動作に必要な電圧まで上昇し、且つ
ドレイン電圧がソース電圧より高くなって、トランジス
タ４６がオンしてコンパレータ３６の出力がハイレベル
に反転し、トランジスタ２４がオンしてバイアス電圧印
加抵抗２２の両端電圧（ソース−ゲート間電圧）がスレ
ッショルド電圧より高くなったときである。
は、ソース電圧（コンパレータ３６の電源電圧）がコン
パレータ３６の正常動作に必要な電圧まで上昇し、且つ
ドレイン電圧がソース電圧より高くなって、トランジス
タ４６がオンしてコンパレータ３６の出力がハイレベル
に反転し、トランジスタ２４がオンしてバイアス電圧印
加抵抗２２の両端電圧（ソース−ゲート間電圧）がスレ
ッショルド電圧より高くなったときである。
【００１９】以上説明した第１実施例の整流回路３３の
入出力信号波形を図４（ｂ）に示し、同図（ａ）は図３
に示す比較例の整流回路の入出力信号波形を示してい
る。前述したように、図３の比較例では、ＭＯＳＦＥＴ
１１のドレイン電圧のみでＭＯＳＦＥＴ１１のオン／オ
フが制御されるため、負荷１３に容量がある場合には、
図４（ａ）に示すように入力電圧（電源電圧）がピーク
電圧を過ぎて低下する際に、負荷１３の容量から電荷が
交流電源１２側に抜ける現象が発生し、効率が低下して
しまう欠点がある。
入出力信号波形を図４（ｂ）に示し、同図（ａ）は図３
に示す比較例の整流回路の入出力信号波形を示してい
る。前述したように、図３の比較例では、ＭＯＳＦＥＴ
１１のドレイン電圧のみでＭＯＳＦＥＴ１１のオン／オ
フが制御されるため、負荷１３に容量がある場合には、
図４（ａ）に示すように入力電圧（電源電圧）がピーク
電圧を過ぎて低下する際に、負荷１３の容量から電荷が
交流電源１２側に抜ける現象が発生し、効率が低下して
しまう欠点がある。
【００２０】これに対し、上記第１実施例では、もし、
負荷３２側の容量から電流がＭＯＳＦＥＴ３４のソース
からドレインに向かって逆流し始めると、ドレイン電圧
がソース電圧よりも低くなるため、両電圧を比較するコ
ンパレータ３６の出力がローレベルに反転し、トランジ
スタ２４がオフしてＭＯＳＦＥＴ３４がオフする。これ
により、負荷３２側の容量から電荷が交流電源３１側に
抜ける現象が防がれ、図４（ｂ）に示すように、出力電
圧の低下が抑えられて効率が高められる。しかも、この
回路構成では、ＭＯＳＦＥＴ３４をオンさせることで、
順方向電圧降下を減少させて発熱量を低下させることが
でき、放熱構造を簡略化・小型化することが可能とな
る。
負荷３２側の容量から電流がＭＯＳＦＥＴ３４のソース
からドレインに向かって逆流し始めると、ドレイン電圧
がソース電圧よりも低くなるため、両電圧を比較するコ
ンパレータ３６の出力がローレベルに反転し、トランジ
スタ２４がオフしてＭＯＳＦＥＴ３４がオフする。これ
により、負荷３２側の容量から電荷が交流電源３１側に
抜ける現象が防がれ、図４（ｂ）に示すように、出力電
圧の低下が抑えられて効率が高められる。しかも、この
回路構成では、ＭＯＳＦＥＴ３４をオンさせることで、
順方向電圧降下を減少させて発熱量を低下させることが
でき、放熱構造を簡略化・小型化することが可能とな
る。
【００２１】以上説明した第１実施例では、Ｐチャンネ
ル型のＭＯＳＦＥＴ３４を用いて、交流電源３１からプ
ラス電源を作る整流回路３３を構成したが、図２に示す
本発明の第２実施例のように、Ｎチャンネル型のＭＯＳ
ＦＥＴ３４ａを用いて、交流電源３１からマイナス電源
を作る整流回路３３ａを構成しても良い。この第２実施
例の整流回路３３ａと第１実施例の整流回路３３とは電
流の向きが反対になるだけで機能的には全く同じであ
り、両者の相違は、ＮＰＮ型トランジスタがＰＮＰ型ト
ランジスタに変更され、ＰＮＰ型トランジスタがＮＰＮ
型トランジスタに変更され、ダイオードやツェナーダイ
オードの極性が反対になっただけである。これらの変更
は図２において符号に「ａ」を付して表されている。
ル型のＭＯＳＦＥＴ３４を用いて、交流電源３１からプ
ラス電源を作る整流回路３３を構成したが、図２に示す
本発明の第２実施例のように、Ｎチャンネル型のＭＯＳ
ＦＥＴ３４ａを用いて、交流電源３１からマイナス電源
を作る整流回路３３ａを構成しても良い。この第２実施
例の整流回路３３ａと第１実施例の整流回路３３とは電
流の向きが反対になるだけで機能的には全く同じであ
り、両者の相違は、ＮＰＮ型トランジスタがＰＮＰ型ト
ランジスタに変更され、ＰＮＰ型トランジスタがＮＰＮ
型トランジスタに変更され、ダイオードやツェナーダイ
オードの極性が反対になっただけである。これらの変更
は図２において符号に「ａ」を付して表されている。
【００２２】以上説明した各実施例では、交流電源３１
としてマグネト発電機を用いたが、他の交流電源に接続
しても良いことは言うまでもない。また、ＭＯＳＦＥＴ
３４，３４ａのソース−ゲート間にバイアス電圧を印加
する素子として、抵抗２２に代えてツェナーダイオード
等を使用しても良い。
としてマグネト発電機を用いたが、他の交流電源に接続
しても良いことは言うまでもない。また、ＭＯＳＦＥＴ
３４，３４ａのソース−ゲート間にバイアス電圧を印加
する素子として、抵抗２２に代えてツェナーダイオード
等を使用しても良い。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
の整流回路によれば、ＭＯＳＦＥＴの寄生ダイオードを
利用して整流すると共に、ＭＯＳＦＥＴのドレイン−ソ
ース間の電位差を検出して該ＭＯＳＦＥＴのオン／オフ
を制御するようにしたので、負荷側の容量から電荷が電
源側に抜ける現象を未然に防ぐことができて、高効率化
が可能になると共に、ＭＯＳＦＥＴをオンさせること
で、順方向電圧降下を減少させて発熱量を低下させるこ
とができ、放熱構造の簡略化・小型化も実現することが
できる。
の整流回路によれば、ＭＯＳＦＥＴの寄生ダイオードを
利用して整流すると共に、ＭＯＳＦＥＴのドレイン−ソ
ース間の電位差を検出して該ＭＯＳＦＥＴのオン／オフ
を制御するようにしたので、負荷側の容量から電荷が電
源側に抜ける現象を未然に防ぐことができて、高効率化
が可能になると共に、ＭＯＳＦＥＴをオンさせること
で、順方向電圧降下を減少させて発熱量を低下させるこ
とができ、放熱構造の簡略化・小型化も実現することが
できる。
【図１】本発明の第１実施例を示す電気回路図
【図２】本発明の第２実施例を示す電気回路図
【図３】比較例を示す電気回路図
【図４】（ａ）は比較例の入出力信号波形図、（ｂ）は
本発明の第１実施例の入出力信号波形図
本発明の第１実施例の入出力信号波形図
２２…バイアス電圧印加用抵抗、２４…トランジスタ、
３１…交流電源、３２…負荷、３３，３３ａ…整流回
路、３４，３４ａ…ＭＯＳＦＥＴ、３５，３５ａ…スイ
ッチング制御回路、３６，３６ａ…コンパレータ。
３１…交流電源、３２…負荷、３３，３３ａ…整流回
路、３４，３４ａ…ＭＯＳＦＥＴ、３５，３５ａ…スイ
ッチング制御回路、３６，３６ａ…コンパレータ。
Claims (1)
- 【請求項１】 交流電源に対してドレイン側が接続され
たＭＯＳＦＥＴと、このＭＯＳＦＥＴのドレイン−ソー
ス間の電位差を検出して該ＭＯＳＦＥＴのオン／オフを
制御することで前記交流電源の交流電力を整流するスイ
ッチング制御回路とを備えたことを特徴とする整流回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12030595A JPH08317656A (ja) | 1995-05-19 | 1995-05-19 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12030595A JPH08317656A (ja) | 1995-05-19 | 1995-05-19 | 整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08317656A true JPH08317656A (ja) | 1996-11-29 |
Family
ID=14782956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12030595A Pending JPH08317656A (ja) | 1995-05-19 | 1995-05-19 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08317656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018036041A1 (zh) * | 2016-08-26 | 2018-03-01 | 重庆西南集成电路设计有限责任公司 | 一种整流二极管替代电路及反偏截止驱动电路 |
| WO2019109361A1 (zh) * | 2017-12-08 | 2019-06-13 | 深圳市柔宇科技有限公司 | 充电电路与电子装置 |
-
1995
- 1995-05-19 JP JP12030595A patent/JPH08317656A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018036041A1 (zh) * | 2016-08-26 | 2018-03-01 | 重庆西南集成电路设计有限责任公司 | 一种整流二极管替代电路及反偏截止驱动电路 |
| WO2019109361A1 (zh) * | 2017-12-08 | 2019-06-13 | 深圳市柔宇科技有限公司 | 充电电路与电子装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040510 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040513 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20040924 Free format text: JAPANESE INTERMEDIATE CODE: A02 |