JPH0831257B2

JPH0831257B2 - 誤り位置検出回路

Info

Publication number: JPH0831257B2
Application number: JP62232017A
Authority: JP
Inventors: 学山形
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-09-18
Filing date: 1987-09-18
Publication date: 1996-03-27
Anticipated expiration: 2011-03-27
Also published as: JPS6476465A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えば磁気テープのような多チヤネル並列
データ処理システムにおける誤り検出・訂正装置に関
し、特に、垂直パリテイと正・負傾斜パリテイを用いる
誤り検出・訂正のために誤りチヤネルを検出する回路に
関する。

〔従来の技術〕

二つの独立なチヤネル組を持つ多チヤネル並列データ
処理システム、例えば磁気テープ装置において、各チヤ
ネル組内で取られた垂直パリテイと、両チヤネル組にわ
たつて取られた正傾斜パリテイ及び負傾斜パリテイとを
組合せることにより、比較的少数の冗長チヤネルで比較
的多数の誤りチヤネルを訂正できる誤り訂正装置が、既
に知られており、例えば、特開昭54−88109号公報に記
載されている。この装置は、誤りチヤネルを示す情報で
あるポインタを少なくともある期間維持し、これと前記
諸パリテイのシンドロームを組合せて、誤りの検出と訂
正を行なう。

ポインタは、読出回路において検出される信号損失、
位相超過誤り、その他の異常に応じて外部的に発生され
てもよいが、このような外部的ポインタが得られなけれ
ば、前記諸パリテイのシンドロームを用いて、内部的に
発生される。この内部的ポインタを発生する回路は、各
チヤネル組について、最初の誤りチヤネルを決定するた
めの第１誤り位置検出回路（第１エラーポインタ発生回
路）と第１誤り位置検出回路から得られるポインタと諸
シンドロームとから２番目の誤りチヤネルを決定するた
めの第２誤り位置検回路（第２エラーポインタ発生回
路）とを含む。第１誤り位置検出回路は、誤りビツトを
含む正又は負（チヤネル組により異なる）の傾斜パリテ
イシンドロームが初めて検出された時点でカウンタに予
め定められた値をセツトし、訂正処理を受けるビツト位
置が進むにつれてこの値をカウントダウンし、訂正処理
を受けるビツト位置の垂直パリテイシンドロームが誤り
を示す時点でカウンタを停止させ、この時のカウント値
を誤りチヤネルのポインタとして出力する。

要するに、この回路は、目下処理中のビツト位置を含
む傾斜パリテイシンドロームが初めて誤りを示すビツト
位置処理時点から、目下処理中のビツト位置の垂直パリ
テイシンドロームが誤りを示すビツト位置処理時点まで
の間隔を、実際に計測して、この間隔から誤りチヤネル
を決定するものである。なお、このような従来の誤り位
置検出回路については、後で、本発明の実施例に関連し
て、やや詳しく説明する。

〔発明が解決しようとする問題点〕

前述した従来の誤り位置検出回路では、前記の概略説
明からもわかるように、第１誤り位置検出回路による誤
りチヤネルの決定が、その誤りチヤネルの最初の誤りビ
ツト位置が訂正処理を受ける時点で行われる。他方、第
２誤り位置検出回路は、第１の誤りチヤネルが判明した
後でなければ有効に機能しない。その結果、後で詳述す
るように、第１誤り位置の直後のある範囲に存在する第
２誤り位置は、正しく検出することができない。

本発明の目的は、第１誤り位置の決定時期を早めて、
それにより、第２誤り位置の検出に対する前述の制約を
除くことにある。

〔問題点を解決するための手段〕

本発明による第１誤り位置検出回路は、処理中のビツ
ト位置以降の一連のビツト位置のそれぞれに対する垂直
パリテイシンドロームから直接に誤りチヤネルを決定す
る回路を有し、誤りビツトを含む（すなわち誤りの影響
を受けた）正（又は負）の傾斜パリテイシンドロームが
検出された時に、この回路を（従来回路におけるカウン
タの代りに）作動させる。

〔作用〕

従来回路によれば、最初の誤りが現実に存在するビツ
ト位置の処理時点で最初の誤りチヤネルが決定されるの
に比して、本発明によれば、この誤りビツトを含む傾斜
パリテイシンドロームが検出された時点、すなわち、従
来回路でカウンタがセツトされる時点で、最初の誤りチ
ヤネルが決定される。したがつて、第２誤り位置検出回
路もその直後に機能し始めることができ、その結果、従
来装置によるよりも広い範囲の第２誤り位置を正しく検
出することが可能になる。

〔実施例〕

磁気テープ装置に適用された本発明の一実施例を、以
下に説明する。なお、垂直パリテイ検査符号及び正傾斜
パリテイ検査符号又は負傾斜パリテイ検査符号を用いる
誤り訂正装置の詳細は、前出特開昭54−88109号公報に
記載されているので、本書では、本発明の理解に必要な
範囲でその概要を説明するにとどめる。

まず、垂直パリテイ検査符号と正傾斜パリテイ検査符
号と負傾斜パリテイ検査符号の符号化について述べる。
第３図を参照すると、そこには、テープに沿つて18本の
並列トラツクを記録するための形式が示されている。18
本のトラツクをＡ組とＢ組に群別けする。Ａ組,B組それ
ぞれの１〜７トラツクは、データを記録するためのトラ
ツクであり、Ａ組,B組それぞれの８トラツクには、垂直
パリテイ検査符号データを記録する。また、Ａ組の０ト
ラツクには、正傾斜（図における右上り）パリテイ検査
符号データを記録し、Ｂ組の０トラツクには、負傾斜
（図における右下り）パリテイ検査データを記録する。

A_m（ｔ），B_m（ｔ）は、それぞれＡ組及びＢ組のｔ番
目のトラツクにあるｍ番目のビツトを表わすと仮定す
る。トラツク番号ｔは、各組で０から８までの値を取
る。ビツト位置ｍは、図の左から右へ、０〜Ｍまでの値
を取る。偶数パリテイを採用するとして、各組の０及び
８トラツクのｍビツト目のデータは、（１）〜（４）式
で与えられる。

次に、上記冗長データを用いて誤りトラツクを検出す
る従来の第１及び第２の誤り位置検出回路について、第
４図ないし第７図を用いて説明する。まず、第１の誤り
位置検出回路について述べる。第４図において、ｍビツ
ト位置が目下訂正処理を受けつつあり、それまでに誤り
トラツクは検出されておらず、ｎビツト位置でＡ組のｊ
トラツクに最初の誤りがあるものとする。また、この誤
りについては、データ読取り部のアナログ回路等による
外部的な誤り位置情報が与えられていないものとする。
誤り位置の検出は、データビツトと冗長ビツトより計算
したシンドローム値を処理することにより行なうため、
ここで、シンドローム値について定義しておく。

_m，_mを読み取られたままのビツト値とすれば、Ａ
組のｍ番目の垂直パリテイ検査は、（５）式に示したシ
ンドローム値Sv^a _mを発生させる。

同様にして、Ｂ組について（６）式のシンドローム値
を得る。

次に、Ａ組のｍ番目の正傾斜パリテイ検査は、（７）
式に示したシンドローム値Sd^a _mを発生させる。

同様にして、Ｂ組について（８）式のシンドローム値
を得る。

第５図には、Ａ組のための従来の第１誤り位置検出回
路が示されている。これは、前出特開昭54−88109号の
第13a図に示された第１エラーポインタ発生器である。
Ａ組について他の誤り位置情報がなく、Ｂ組の誤りトラ
ツクについても所定の条件が充たされていれば、ラツチ
リセツト信号８が解除され、ラツチ回路1,2が動作可能
となつている。ビツト位置ｍの訂正処理の時点で、変位
されたシンドローム値Sd^a _m+7≠０が生起すると、ラツチ
回路１がセツトされ、セツト情報伝達信号線５を通し
て、リングカウンタ回路９を値“7"にセツトする。リン
グカウンタ回路９は、訂正を受けるビツト位置が１ビツ
ト進むたびに、カウント値を１ずつ減少させる。ビツト
位置ｎの時点で、Sv^a _m≠０が生起すると、それによりラ
ツチ回路２がセツトされ、セツト情報伝達信号線７を通
して、リングカウンタ回路９をストツプさせる。この
時、リングカウンタ回路９のカウント値は７−（ｎ−
ｍ）であり、その値が誤りトラツク位置を示している。
また、Sv^a _m≠０がSd^a _m+7≠０より早く生じた場合、誤り
位置は８トラツクであることが示される。Ｂ組について
も、同様の回路により最初の誤り位置を検出できる。つ
まり、この回路では、第１の誤りトラツク位置の検出
は、実際に誤りがあるビツト位置ｎの訂正処理時点に行
なわれる。

次に、Ａ組の第２誤り位置検出回路について説明す
る。第２誤り位置検出のアルゴリズムと回路は条件によ
つて異なり、その全体はやや複雑なので、代表的な場合
についてのみ以下に説明する。第６図において、第１の
誤りトラツク位置ｊが既に検出されており、ビツト位置
ｎに第２の誤りが存在し、その誤りトラツクの番号ｋ
は、ｊよりも大きい（ただし８より小さい）値とする。
ビツト位置ｍ−１までは訂正が終り、訂正されたビツト
を含むシンドロームは修正されている。説明を簡単にす
るため、Ｂ組には誤りが存在しないと仮定する。

第７図には、上記条件の下での第２誤り位置検出回路
が示されている。これは、前出特開昭54−88109号の第1
3b図に示された第２エラーポインタ発生器における、上
記の条件の下で働く部分である。Ａ組について、ｊトラ
ツク以外に誤り検出情報がなく、また、Ｂ組について
も、最大１本の既知の誤りトラツクがあるにすぎないと
いう条件が成立していれば、ラツチリセツト信号線15に
より、ラツチ回路12,13が動作可能となる。ビツト位置
ｍの訂正処理時点で、シンドローム値Sv^a _mと変位された
シンドロームSd^b _m+15-jの間に不一致が生じると、排他
的論理和回路11の出力により、ラツチ回路13がセツトさ
れ、その出力により、リングカウンタ回路14のカウント
値を“j"にセツトする。リングカウンタ回路14は、訂正
を受けるビツト位置が１ビツト進むたびに、カウント値
を１ずつ増加させる。ビツト位置ｎの時点で、シンドロ
ーム値Sv^a _mと変位されたシンドローム値Sd^a _m+jの間に、
不一致が生じると、排他的論理和回路10の出力により、
ラツチ回路12がセツトされ、その出力により、リングカ
ウンタ回路14をストツプさせる。この時、カウンタ回路
14のカウント値は、ｊ＋（ｎ−ｍ）であり、その値が第
２の誤りトラツクの番号ｋを示す。

第２の誤りトラツク番号ｋが第１の誤りトラツク番号
ｊより小さい場合に対しては、減算リングカウンタを設
け、ラツチ12のセツト出力でそれに“j"をセツトし、ラ
ツチ13の出力でそれをストツプさせる。また、第２の誤
りトラツクが８トラツクとなる場合に対しては、両排他
的論理和回路10,11の出力を受けるAND回路によつて、そ
れを検出することができる。第１の誤りトラツクが８ト
ラツクである場合に対しては、別の回路が用意される。

以上の説明から明らかなように、第２誤り位置検出回
路は、第１の誤りトラツクの位置情報ｊを用いるため、
第１誤り位置情報が発生されるまでは機能することがで
きない。その結果、第１誤り位置の直後におけるある範
囲に存在する第２誤り位置は、正しく検出することがで
きない。例えば、第１及び第２の誤り位置が第２図に示
されたような関係にある場合に（第２誤り位置は斜線部
内）、第５図の回路では、第１誤りトラツク位置がビツ
ト位置ｎの時点で初めて判明する。したがつて、第７図
の回路の実質的な動作は、ビツト位置ｎ＋１の時点で開
始する。しかるに、第６図と対比すれば明らかなよう
に、第２図に示された第２誤り位置を第７図の回路によ
り検出するには、それ以前のビツト位置ｐの時点で、Sd
^b _p+15-jとSv^a _pが、排他的論理和回路11とラツチ回路13
を介して、リングカウンタ回路14に“j"をセツトするこ
とが必要であつた。したがつて、このような第２誤り位
置を正しく検出することはできない。第２誤り位置のト
ラツク番号ｋが第１誤りトラツク番号ｊより小さい場合
には、第２誤り位置がトラツクｊに関して斜線部と対称
的な三角形の区域内にあるときに、同様な問題が生じ
る。

本発明は、第１の誤り位置を第５図の回路によるより
も早いビツト位置時点で検出することができる。第１図
は、本発明による第１誤り位置検出回路の一実施例を示
す。第１図において、第５図におけるのと同じ符号は同
等の素子を表わす。この実施例では、リングカウンタ回
路９の代りにシンドロームレジスタ３とセレクタ４が設
けられ、ラツチ回路１の出力は、第５図のリングカウン
タ回路に“7"をセツトする代りにセレクタ４を作動させ
る。ラツチ回路２の出力は、誤り位置０〜７の検出には
利用されない。シンドロームレジスタ３は、シンドロー
ム値Sv^a _mないしSv^a _m+7を保持する。これは、例えば、一
端からSv^a _m+7がシフトインされる８ビツト長のシフトレ
ジスタでよい。シンドロームレジスタ３の内容は、シン
ドローム用信号線６を経てセレクタ４に供給される。

セレクタ４は、ラツチ回路１の出力により作動される
と、シンドロームレジスタ３の内容から最上位段（Sv^a _m
段）に最も近い段の“1"を抽出し、それよりも下位段の
“1"は、もしあつても、抑止する。このようにして得ら
れるセレクタ４の出力は、第５図におけるリングカウン
タ回路９がラツチ回路２の出力によりストツプされた時
のその出力と同等である。例えば、Sv^a _m+2段に最初“1"
があれば、これは、第５図の回路において、リングカウ
ンタ回路９が、セツトされた後の２番目のビツト位置
（ｍ＋２ビツト位置）の時点でストツプされた場合に相
当し、ｊ＝７−２＝５が第１の誤りトラツクの番号であ
る。ただ、本実施例によれば、この第１誤りトラツク番
号ｊが、第２図におけるビツト位置ｍの時点で得られる
ことになる。その結果、第７図の回路におけるSd^b
_m+15-j入力は、第２図におけるビツト位置ｍ＋１の時点
から供給され始め、したがつて、斜線内部の任意の第２
誤り位置の検出が可能になる。また、Sd^a _m+jも同様にビ
ツト位置ｍ＋１の時点で利用可能になるから、ｋ＜Ｊの
場合についてもすべての第２誤り位置が検出できる。

Ｂ組についても、以上の原理は同じであり、第１図に
示されたのと同じ回路を、添字ａをｂに変えることによ
り、Ｂ組に適用することができる。

〔発明の効果〕

叙上のように、本発明によれば、最初の誤りチヤネル
（トラツク）を従来回路によるよりも充分早く決定する
ことができ、その結果、第２の誤りチヤネルを正しく検
出できる範囲が拡大し、ひいては、誤り訂正能力が向上
する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツクダイヤグラ
ム、第２図は第１図の実施例と従来回路のそれぞれによ
る第２誤り位置の検出可能範囲を示す図、第３図はテー
プフオーマツトと各種パリテイ検査の関係を示す図、第
４図は第１誤り位置の検出方法を図式的に示す図、第５
図は従来の第１誤り位置検出回路のブロツクダイヤグラ
ム、第６図は第２誤り位置の検出方法を図式的に示す
図、第７図は第２誤り位置検出回路のブロツクダイヤグ
ラムである。１……傾斜パリテイシンドロームが誤りを示す時にセツ
トされるラツチ、３……一連の後続ビツト位置に対する
垂直パリテイシンドロームを保持するレジスタ、４……
レジスタ３の内容から誤りトラツクを決定するセレク
タ、５……ラツチ１のセツト出力によりセレクタ４を作
動させる信号線。

Claims

【特許請求の範囲】

【請求項１】それぞれ複数のチヤネルからなる二つのチ
ヤネル組を有し、各チヤネル組はその組内で取られた垂
直パリテイ検査ビツトのチヤネルと双方の組について取
られた正又は負傾斜パリテイ検査ビツトのチヤネルを含
む多チヤネル並列データ処理システムにおいて、前記諸
パリテイ検査のシンドロームと既知の誤りチヤネルを示
す信号とを用いて誤りを訂正する装置のために誤りチヤ
ネルを決定する回路であつて、一つのチヤネル組内の最
初の未知誤りチヤネルを検出する第１誤り位置検出回路
と、前記第１誤り位置検出回路から得られた誤りチヤネ
ル指示情報と前記諸シンドロームを用いて同じチヤネル
組内の第２の未知誤りチヤネルを検出する第２誤り位置
検出回路を備え、前記第１誤り位置検出回路は、各ビツ
ト位置処理時点においてそのビツト位置を含む一連の後
続ビツト位置で一つのチヤネル組内のビツトが算入され
る一方の傾斜パリテイシンドロームを受信する回路と、
各ビツト位置処理時点において前記一連の後続ビツト位
置のそれぞれに対する前記一つのチヤネル組の垂直パリ
テイシンドロームを供給する回路と、前記傾斜パリテイ
シンドロームが初めて誤りの影響を示すことに応答して
その時点において前記供給回路から供給される垂直パリ
テイシンドロームが誤りの影響を示すビツト位置から誤
りチヤネルを決定する回路とを有する誤り位置決定回
路。