JPH0831168A - Semiconductor storage device - Google Patents

Semiconductor storage device

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JPH0831168A
JPH0831168A JP6160904A JP16090494A JPH0831168A JP H0831168 A JPH0831168 A JP H0831168A JP 6160904 A JP6160904 A JP 6160904A JP 16090494 A JP16090494 A JP 16090494A JP H0831168 A JPH0831168 A JP H0831168A
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JP
Japan
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plurality
data line
means
memory
data
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Application number
JP6160904A
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Japanese (ja)
Inventor
Yoshinobu Nakagome
Takao Watabe
儀延 中込
隆夫 渡部
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Publication date
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Publication of JPH0831168A publication Critical patent/JPH0831168A/en
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Abstract

PURPOSE:To enable performing arithmetic processings and the movement processings of data in the inside of a memory without interposing a processor at high speed and with low electric power by amplifying information via a sense-amplifier after information of two memory cells are simultaneously read out on a data line. CONSTITUTION:A memory array MA is constituted of memory cells MC0 to MC3 arranged at intersected points between plural word lines W0 to W3 and plural data line pairs Dj, DjB and reference memories RC0 to RC3 for arithmetics arranged at intersected points between plural word lines RW0 to RW3, and plural data line pairs Dj, DjB. A reference word line driving circuit RXD is connected with word lines RW0 to RW3. A sense-amplifier SAA is constituted of plural sense-amplifiers SAj performing the precharges of data line pairs DjB and amplifying read out signals and input and output gates 1%. Since the of electric charges of memory cells MC0 and MC1 occurs on a data line Dj, the AND or the OR between two information is obtained via the sense- amplifier SAA.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体記憶装置に係り、 The present invention relates relates to a semiconductor memory device,
特にメモリ内部で並列に論理演算を行う機能や、メモリブロック間で高速にデータのコピーを行う機能を内蔵する半導体記憶装置に関する。 In particular functions and for performing a logic operation in parallel in an internal memory, a semiconductor memory device having a built-in function for a copy of the data at high speed between the memory blocks.

【0002】 [0002]

【従来の技術】パーソナルコンピュータやワークステーション等のグラフィックス処理を高速に行うためには、 BACKGROUND OF THE INVENTION a graphics processing such as a personal computer or a work station in order to perform at a high speed,
表示メモリ中のあるブロック領域をビット単位でデータ転送するビットブリット転送(BitBlt : bit block tran BitBlt transfer to the data transfer block area of ​​in the display memory in bits (BitBlt: bit block tran
sfer)機能が重要である。 sfer) function is important. この機能は、移動元の座標と幅、高さ、および移動先の座標を指定するだけで、画面上の矩形領域をコピーする機能である。 This feature is the source coordinates and the width, simply by specifying the height, and the destination coordinates, is a function to copy a rectangular area on the screen. その際、移動とともに、移動先とのAND、ORなどの論理演算処理が必要になる。 At that time, with the movement, the AND of the destination, the logic operation processing such as OR is required. こうした演算処理をCPUが行うと、グラフィックスVRAM (VRAM=Video Random Access Memor When such processing is CPU performs graphics VRAM (VRAM = Video Random Access Memor
y) のデータの読み書きが膨大になって、システムの性能低下を生ずるため、VRAMへの読み書きを行うグラフィックス・プロセッサを別に設けてCPUの負担を軽減するような構成が一般的になっている。 Reading and writing of data y) becomes enormous, for causing system degradation configured so as to reduce the burden of the CPU provided separately from the graphics processor for reading from and writing to a VRAM is in general . 例えば、この種の構成は、バイト、1993年11月号、第229頁〜第236頁(BYTE, November 1993, pp.229-236)に記載されている。 For example, the configuration of this type, bytes, November 1993, the first 229 pages, second, 236 pages (BYTE, November 1993, pp.229-236) which is incorporated herein by reference.

【0003】また、VRAMに論理演算機能を設けて、 [0003] In addition, by providing a logical operation function to the VRAM,
グラフィックス・プロセッサとVRAM間での読み書きの回数を減らすような例が知られている。 Example as reduce the number of read and write between the graphics processor and VRAM are known. こうしたVR These VR
AMとしては、例えば、1992年9月発行の日立IC The AM, for example, Hitachi IC issued in September 1992
メモリ・データブック(1)−SRAM,PSRAM, Memory Data Book (1) -SRAM, PSRAM,
専用メモリ,ECL RAM、の第501頁−第521 Only memory, ECL RAM, the first 501 pages of the - # 521
頁、製品型名HM53462が挙げられる。 Page, product type name HM53462 and the like. この従来例では、VRAMに既に蓄積されている情報と外部からの入力データとの論理演算を行ってVRAMに書き戻すために、入力ピンとメモリアレーの間に入力ピンと同数の論理演算回路を設けている。 In this conventional example, in order to write back to the VRAM performed logical operation between the input data from the information and the outside already stored in the VRAM, it is provided a logical operation circuit of the input pins and the same number between the input pin and a memory array there. 論理演算の際には、メモリアレーからデータを読み出し、入力データとの論理演算を行った後、メモリアレーに書き戻す、いわゆるリード・モディファイ・ライト(Read Modified Write)動作を行う。 During the logic operation, it reads data from the memory array, after the logical operation between the input data is written back to the memory array, performing so-called read-modify-write (Read Modified Write) operation. これにより、メモリから外部にデータを読みだしてグラフィックス・プロセッサで演算を行う必要がなくなり、VRAMとグラフィックス・プロセッサ間のデータ転送回数を減少させることが可能となる。 Thus, read data to the outside from the memory it is not necessary to perform an operation in a graphics processor, it is possible to reduce the number of data transfers between the VRAM and the graphics processor. なお、メモリアレー上で、メモリセル間のコピーを行う技術は特開昭61−94290号公報に開示されている。 In the memory array, a technique for performing copying between the memory cell is disclosed in JP-A-61-94290.

【0004】 [0004]

【発明が解決しようとする課題】しかしながら、前述した従来技術によれば、前者のVRAMへの読み書きを行うグラフィックス・プロセッサを別に設ける場合には、 [SUMMARY OF THE INVENTION However, according to the prior art described above, when providing separate graphics processor for reading from and writing to a former VRAM is
演算を行う度にメモリの中にある情報を逐一外部に読み出して来る必要があるため、演算速度がメモリのアクセス時間によって制限されるという問題点があった。 It is necessary to come reads the information is in the memory one by one to the outside every time to perform an operation, the operation speed is disadvantageously limited by the access time of the memory.

【0005】また、後者のVRAMに論理演算機能を設ける従来例では、メモリチップ内でのコピー機能を有していないため、ビットブリット転送処理に対するグラフィックス・プロセッサの負担軽減の効果が少ないという問題点があった。 Further, in the conventional example in which the logic operation function to the latter VRAM, because it does not have the copy function in the memory chip, a problem that the effect of the burden of the graphics processor is low for bit blit transfer process there was a point.

【0006】そこで、本発明の目的は、グラフィックス・プロセッサの介在なしに、メモリ内部での演算処理やデータのコピー処理を高速かつ低電力に行うことができる演算機能やデータコピー機能を有する半導体記憶装置を提供することにある。 An object of the present invention, a semiconductor having without graphics processor intervention, a calculation function copy processing of arithmetic processing and data in the internal memory can be performed at high speed and low power and data copy function It is to provide a storage device.

【0007】 [0007]

【課題を解決するための手段】上記課題を解決するために、本発明に係る半導体記憶装置は、複数のワード線と、複数のデータ線対と、上記複数のワード線と上記複数のデータ線対の所望の交点に配置された複数のメモリセルを有するメモリアレーと、上記複数のデータ線対の各データ線対に接続された複数の信号増幅手段と、上記複数のデータ線対の各データ線対に接続された複数の参照信号発生手段とを有する半導体記憶装置において、上記複数のワード線の所望のワード線を選択するワード線選択手段をさらに具備し、上記ワード線選択手段が上記複数のデータ線対の1つのデータ線対の一方のデータ線に少なくとも2つのメモリセルからの情報を同時に読み出した後、上記信号増幅手段により上記1つのデータ線対の上記一方のデー In order to solve the above problems SUMMARY OF THE INVENTION The semiconductor memory device according to the present invention includes a plurality of word lines, a plurality of data line pairs, the plurality of word lines and the plurality of data lines a memory array having a plurality of memory cells arranged in the desired intersections of the pairs, and a plurality of signal amplifier means connected to the data line pair of the plurality of data line pairs, each data of the plurality of data line pairs in the semiconductor memory device having a plurality of reference signal generating means connected to the line pair, comprising further the word line selecting means for selecting a desired word line of said plurality of word lines, the word line selection means said plurality at least two after reading information from the memory cells at the same time, the one data line pair of said one data by the signal amplifying means to one of the data lines of one data line pair of data line pairs 線に現れた信号を増幅することを特徴とする。 Wherein the amplifying the signal appearing on line.

【0008】上記半導体記憶装置において、参照信号発生手段は、複数の参照ワード線と複数の前記データ線対の各交点に配置された参照メモリセルからなる参照メモリセルアレーと、前記参照ワード線の駆動回路とから構成すれば好適である。 [0008] In the semiconductor memory device, the reference signal generating means comprises a reference memory cell array comprising a plurality of reference word lines and a plurality of said data line pair reference memory cells arranged at intersections of the reference word line it is preferred to configure a drive circuit.

【0009】また、上記半導体記憶装置において、ワード線選択手段は、少なくとも2つのワード線を同時に独立して選択する手段である。 [0009] In the above semiconductor memory device, the word line selecting means is for selecting simultaneously independently at least two word lines.

【0010】また、本発明に係る半導体記憶装置は、複数のワード線と、複数のデータ線対と、上記複数のワード線と上記複数のデータ線対の所望の交点に配置された複数のメモリセルを有するメモリアレーと、上記複数のデータ線対の各データ線対に接続された複数の参照信号発生手段と、各々2つの入力を有する複数の信号増幅手段とを有する半導体記憶装置において、上記複数のデータ線対のうち少なくとも2つを並列に1つの信号増幅手段の2つの入力に接続する手段と、上記複数のデータ線対の各々に対して少なくとも1つずつのメモリセルからの情報を同時に読み出すようにしたワード線選択手段とをさらに具備し、上記ワード線選択手段が上記複数の信号増幅手段の入力の一方に少なくとも2つのメモリセルからの情報を同時 Further, the semiconductor memory device according to the present invention, a plurality of word lines, a plurality of data line pairs, a plurality which are placed in the desired intersections of the plurality of word lines and the plurality of data line pairs memory in the semiconductor memory device includes a memory array having cells, a plurality of reference signal generating means connected to the data line pair of the plurality of data line pairs, and a plurality of signal amplifier means each having two inputs, the means for connecting to the two inputs of the plurality of data line pairs one signal amplifying means in parallel at least two of the information from at least one each of the memory cells for each of said plurality of data line pairs further comprising a word line selecting means so as to simultaneously read, concurrent information from at least two memory cells to one the word line selection means for input of the plurality of signal amplifier means 読み出した後、上記信号増幅手段により信号を増幅することを特徴とする。 After reading, characterized in that to amplify the signal by the signal amplifying means.

【0011】上記半導体記憶装置において、複数のデータ線対のうち少なくとも2つを並列に1つの信号増幅手段の2つの入力に接続する手段は、一次元に配列された信号増幅手段の両側に配された第1および第2のメモリセルアレーと信号増幅手段との間に2列に設けられ、第1のメモリセルアレーのデータ線対の1つと第2のメモリセルアレーのデータ線対の1つを1つの信号増幅手段に同時に接続するスイッチ手段とすれば好適である。 [0011] In the semiconductor memory device, the means for connecting to the two inputs of one of the signal amplifying means at least two of the plurality of data line pairs in parallel, arrangement on both sides of the signal amplifying means arranged in one dimension provided in two rows between the first and second memory cell array and the signal amplifying means is, first data line pairs and one second memory cell array of the data line pair of the first memory cell array one of it is preferred to switch means for connecting simultaneously to a single signal amplifying means.

【0012】さらに本発明に係る半導体記憶装置は、複数のワード線と、複数のデータ線対と、上記複数のワード線と上記複数のデータ線対の所望の交点に配置された複数のメモリセルを有するメモリアレーと、上記複数のデータ線対の各データ線対に接続された複数の信号増幅手段とから構成された複数のメモリブロックと、該メモリブロックへのデータの入出力を行なう入出力線と、上記複数のワード線の所望のワード線を選択するワード線選択手段と、上記複数の信号増幅手段のうちから上記入出力線に接続する信号増幅手段を選択する列アドレス選択線と列アドレス選択手段とを有し、メモリ外部からのデータ群のコピーのための条件を設定するコピー条件設定手段と、前記データ群のコピー元およびコピー先のアドレスを発生する Furthermore semiconductor memory device according to the present invention includes a plurality of word lines, a plurality of data line pairs, the plurality of word lines and a plurality of memory cells arranged in the desired intersections of the plurality of data line pairs output to perform a memory array, a plurality of memory blocks composed of a plurality of signal amplifier means connected to the data line pair of the plurality of data line pairs, the input and output of data to the memory block having lines and a word line selecting means for selecting a desired word line of said plurality of word lines, the column address selection lines and column selecting signal amplifying means connected to the output line from among the plurality of signal amplifier means and an address selecting means, for generating a copy condition setting means for setting conditions for copying data group from the memory outside the address of the source and destination of the data group ピーアドレス発生手段とをさらに具備することを特徴とする。 Characterized in that it further comprises a peak address generating means.

【0013】このように構成した半導体記憶装置において、前記コピー条件設定手段は、データ群のコピー元およびコピー先の先頭アドレスを設定する先頭アドレス設定手段と、コピーするデータ群のデータ量を設定するデータ量設定手段とを少なくとも有する。 [0013] In a semiconductor memory device having such a configuration, the copy condition setting means, a start address setting means for setting the copy source and the start address of the copy destination of the data group, sets the amount of data groups to be copied It has at least a data amount setting means.

【0014】また、上記半導体記憶装置において、前記メモリブロックへのデータの入出力を行う入出力線と、 [0014] In the above semiconductor memory device, and input and output lines for inputting and outputting data to said memory block,
列アドレス選択線と、列アドレス選択手段とを各々二重化して構成すれば好適である。 And column address select lines, it is preferred to configure duplicated respectively and column address selecting means.

【0015】さらに、本発明に係る半導体記憶装置は、 Furthermore, the semiconductor memory device according to the present invention,
複数のワード線と、複数のデータ線対と、上記複数のワード線と上記複数のデータ線対の所望の交点に配置された複数のメモリセルを有するメモリアレーと、上記複数のデータ線対の各データ線対に接続された複数の信号増幅手段とから構成された複数のメモリブロックと、該メモリブロックへのデータの入出力を同時並列に行なう二重化した入出力線と、上記複数のワード線の所望のワード線を選択するワード線選択手段と、上記複数の信号増幅手段のうちから上記二重化した入出力線に接続する信号増幅手段を選択する二重化した列アドレス選択線と二重化した列アドレス選択手段、とを具備することを特徴とする。 A plurality of word lines, a plurality of data line pairs, the memory array having a plurality of memory cells arranged in the desired intersections of the plurality of word lines and the plurality of data line pairs, the plurality of data line pairs a plurality of memory blocks composed of a plurality of signal amplifier means connected to the data line pair, and input and output lines, with duplication is performed simultaneously in parallel input and output of data to the memory block, said plurality of word lines and word line selection means for selecting a desired word line of the column address selection duplicated a column address select line of duplexed selects a signal amplifying means for connecting to the input and output lines described above duplicated from among the plurality of signal amplifier means It means, characterized by including the capital.

【0016】また、上記いずれの半導体記憶装置においても、メモリアレーはダイナミックメモリで構成することができる。 [0016] In any of the above semiconductor memory device, the memory array may comprise a dynamic memory.

【0017】 [0017]

【作用】本発明に係る半導体記憶装置によれば、複数のワード線の所望のワード線を選択するワード線選択手段が複数のデータ線対の1つのデータ線対の一方のデータ線に少なくとも2つのメモリセルからの情報を同時に読み出した後、信号増幅手段により上記1つのデータ線対の上記一方のデータ線に現れた信号を増幅することによって、上記少なくとも2つのメモリセルの演算結果を得ることができる。 According to the semiconductor memory device according to the present invention, at least a plurality of word lines of a desired word line selecting means for selecting a word line multiple one data line of the one data line pair of data line pairs 2 after reading one of the information from the memory cells at the same time, by amplifying the signals appearing on said one data line of the one data line pair by the signal amplifying means, to obtain the operation result of the at least two memory cells can.

【0018】上記半導体記憶装置において、複数のデータ線対の各デ−タ線対に接続された複数の参照信号発生手段は、複数の参照ワード線と複数の前記データ線対の各交点に配置された参照メモリセルからなる参照メモリセルアレーと、前記参照ワード線の駆動回路とからなり、演算モードに応じた演算用の参照信号を発生する。 [0018] The semiconductor memory device, the data of the plurality of data line pairs - a plurality of reference signal generating means connected to the data line pair is arranged at each intersection of a plurality of reference word lines and the plurality of data line pairs a reference memory cell array comprising a reference memory cell that is composed of a drive circuit of the reference word line, for generating a reference signal for operation in accordance with operation modes.
データ線対の一方の少なくとも2つのメモリセルを、例えば、各ワード線に少なくとも2つの並列接続されたワード線選択手段である行デコーダにより同時に駆動して接続し、データ線対の一方に現れたメモリセルの電荷量の和と、データ線対の他方に現れた前記参照信号とを信号増幅手段、すなわちセンスアンプへ入力することにより、演算モードに対応した演算結果を得ることができる。 One of the at least two memory cells of the data line pair, for example, to connect simultaneously driven by at least two parallel-connected row decoder is the word line selecting means to each word line, it appeared on one of the data line pairs the sum of the charge amount of the memory cell, the reference signal and the signal amplifying means appearing on the other data line pair, i.e. by inputting to the sense amplifier, it is possible to obtain an operation result corresponding to the operation mode.

【0019】また、スイッチ手段により、信号増幅手段を共有する第1および第2のメモリセルアレーすなわち左右のメモリセルアレー同志のデータ線対との間を接続する場合は、左のメモリセルアレーのメモリセルは左の行デコーダにより左の一方のデータ線に、右のメモリセルアレーのメモリセルは右の行デコーダにより右の一方のデータ線にそれぞれ接続され、かつ、左の参照ワード線の駆動回路により参照メモリが左の他方のデータ線に、右の参照ワード線の駆動回路により参照メモリが右の他方のデータ線にそれぞれ接続されているので、これらのデータ線対間を左右のスイッチ手段により接続することにより、データ線対の一方に現われたメモリセルの電荷の和と、他方に現われた参照メモリセルの電荷の和が、共有する信号増 Further, by the switch means, when connecting the data line pair of first and second memory cell array i.e. left and right memory cell arrays each other share the signal amplifying means, the left memory cell array the memory cells in one of the data lines of the left by the left row decoder, a memory cell of the right memory cell array are respectively connected to one data line of the right by the right row decoder, and the driving of the left reference word line the data line reference memory is left the other by the circuit, since the reference memory by the drive circuit of the right of the reference word line is connected to the right of the other data line, the left and right switching means between these data line pairs by connecting a result, the sum of the charges of the memory cells appear on one of the data line pair, the sum of the charge of the reference memory cell appears on the other, the signal increase to share 手段すなわち共通接続されたセンスアンプへ入力されて演算モードに対応した演算結果を得ることができる。 It is possible to obtain an operation result corresponding to the operation mode is inputted to the unit or common-connected sense amplifier. 従って、センスアンプを挟む2つのメモリセルアレー間で演算を行うことができる。 Therefore, it is possible to perform an operation between two memory cell arrays sandwiching a sense amplifier.

【0020】このように、ワード線につながるメモリセル群と他のワード線につながるメモリセル群との間での演算は、参照ワード線につながる参照メモリセル群と他の参照ワード線につながる参照メモリセル群との間で得られる参照信号が接続されたそれぞれのデータ線対間のセンスアンプでの比較だけなので、並列に行うことが可能となる。 [0020] Referring Thus, operations between the memory cell group connected to the memory cell group and the other word lines connected to word line connected to the reference memory cell group connected to the reference word line and another reference word line because only comparison of the sense amplifier between each pair of data lines when the reference signal obtained is connected between the memory cell group, it is possible to perform in parallel. 従って、メモリアレーから情報を読み出すことなく論理演算を行うことができるようになる。 Therefore, it is possible to perform a logical operation without reading information from the memory array.

【0021】また、複数のメモリブロックを備えるメモリにおいて、データ群のコピー元およびコピー先の先頭アドレスを設定する設定手段とコピーするデータ群のデータ量を設定するデータ量設定手段とから成るコピー条件設定手段と、データ群のコピー元およびコピー先のアドレスを発生する発生手段と、前記複数のメモリブロック間でデータ群の制御を行うコピー制御手段とを備えることにより、グラフィックス・プロセッサから命令とコピーのための情報をメモリに送るだけで、メモリ内でコピーのための条件設定及びコピー元およびコピー先のアドレスを発生しメモリブロック間でのデータ群の制御を行うので、グラフィックス・プロセッサとメモリ間での読み書きをせずにコピー処理を行うことができる結果、 [0021] In the memory having a plurality of memory blocks, copying conditions consisting of a data amount setting means for setting a data amount of data groups setting means and the copy setting a start address of the source and destination of the data group a setting unit, a generating means for generating an address of the source and destination of the data group, by providing a copy control means for controlling data group among the plurality of memory blocks, and instructions from the graphics processor only send the information for the copy in the memory, so it generates the address of the condition setting and source and destination for the copy in memory controls data groups between the memory blocks, and a graphics processor the results can perform copy processing without reading and writing between the memory,
高速かつ低電力にデータのコピーを行うことができる。 It is possible to perform copying of data to the high speed and low power.

【0022】さらに、複数のメモリブロックを備えるメモリにおいて、メモリーアレーへの入出力線を読み出し用と書き込み用に二重化すると共に列アドレス選択信号と列選択回路も読み出し用と書き込み用に二重化し、さらに書き込み用入出力線を読み出し用コモンデータ線対または書き込み用コモンデータ線対に切り替え接続するよう構成することにより、通常のメモリ動作の他に、メモリ内のメモリブロック間のデータコピーを外部に読みだすこと無く行うことができる。 Furthermore, in the memory having a plurality of memory blocks, duplicated to a column address selection signal and a column selection circuit also with a read write with duplicating input and output lines to the memory array for a write read, further by configured to switch connection to the common data line pair or common data line pair for writing the read input and output line writing, in addition to the normal memory operation, read data copy between memory blocks in the memory to the outside it can be carried out without issues.

【0023】 [0023]

【実施例】 【Example】

<実施例1>以下、図1乃至図4を用いて、本発明に係る半導体記憶装置について詳細に説明する。 <Example 1> below with reference to FIGS. 1 to 4 will be described in detail a semiconductor memory device according to the present invention. 図1は、本発明に係る半導体記憶装置の一実施例を示す演算機能つきメモリの構成図である。 Figure 1 is a configuration diagram of a calculation function with memory showing one embodiment of a semiconductor memory device according to the present invention. 図1において、参照符号MA 1, reference numeral MA
はメモリセルアレー、SAAはセンスアンプアレー、X The memory cell array, SAA is the sense amplifier array, X
D1およびXD2はXデコーダ、YDはYデコーダ、A D1 and XD2 are X-decoder, YD is the Y decoder, A
MPは読み出し用のアンプ、DOBは出力バッファ、W The MP amplifier for reading, DOB output buffer, W
BUFは書き込みバッファを示す。 BUF shows the write buffer.

【0024】メモリセルアレーMAは、複数のワード線(ここでは一部のみ示す)W0〜W3と複数のデータ線対(ここでは一部のみ示す)Dj、DjBとの交点に配されたメモリセル(ここでは一部のみ示す)MC0〜M The memory cell array MA (shown only partially here) a plurality of word lines W0~W3 and a plurality of data line pairs (only a portion where) Dj, memory cells arranged at intersections between DjB (shown only partially here) MC0~M
C3と、複数の演算用参照ワード線(ここでは一部のみ示す)RW0〜RW3と複数のデータ線対Dj、DjB And C3, (shown only partially in this case) a plurality of calculation reference word line RW0~RW3 and a plurality of data line pairs Dj, DJB
との交点に配された演算用参照メモリセル(ここでは一部のみ示す)RC0〜RC3とから構成される。 Intersections provided a calculation for reference memory cell to consist of (here shown only partially) RC0~RC3 Prefecture. また、 Also,
複数の演算用参照ワード線RW0〜RW3には、参照ワード線駆動回路RXDが接続される。 The plurality of operation for the reference word line RW0~RW3, reference word line drive circuit RXD is connected. なお、参照符号D In addition, reference numeral D
jB、IOBの英文字”B”は、それぞれ対になるD jB, letters "B" of the IOB, D to be paired each
j、IOの否定の関係(又は相補の関係)を表わす。 j, represents the IO negative relationship (or complementary relationship).

【0025】センスアンプアレーSAAは、データ線対Dj、DjBのプリチャージや読み出された信号を増幅するための複数のセンスアンプSAjと、データ線対D The sense amplifier array SAA includes a plurality of sense amplifiers SAj for amplifying the data line pair Dj, precharge and read signal of DJB, the data line pair D
j、DjBを入出力線対IO、IOBに接続するための複数の入出力ゲートIOGとから構成される。 j, composed of a plurality of input and output gates IOG for connecting DjB output line pair IO, the IOB. ここで、 here,
入出力ゲートIOGはMOSトランジスタM1、M2から構成され、それぞれのMOSトランジスタM1、M2 Output gate IOG is composed of MOS transistors M1, M2, each MOS transistors M1, M2
のゲートはYアドレス選択信号YSjに接続される。 The gate is connected to the Y address selection signal YSj.

【0026】なお、このように構成される本発明に係る半導体記憶装置において、メモリセルMC0〜MC3としては一般的なダイナミックメモリに用いられている1 [0026] In the semiconductor memory device thus constituted in accordance with the present invention are used in a generic dynamic memory as memory cells MC0 to MC3 1
T−1C型のセル、すなわち1つのMOSトランジスタと1つの蓄積容量を用いるが、電荷を蓄積することによって記憶する構成であれば、これに限るものではない。 T-1C type cells, i.e. using a single MOS transistor and one storage capacitor, but with the configuration that stores by storing charge, but not limited thereto.
また、センスアンプSAjは、データ線対Dj、DjB In addition, the sense amplifier SAj is, the pair of data lines Dj, DjB
間の微小電圧差を増幅する信号増幅手段であれば、公知の差動構成の増幅回路を利用できるし、勿論、一般的なダイナミックメモリに用いられている回路構成と同じであっても良い。 If the signal amplifying means for amplifying the minute voltage difference between, to be utilized an amplifier circuit of a known differential configuration, of course, it may be the same as the circuit configuration used in the typical dynamic memory. 従って、演算用参照メモリセルとその参照ワード線駆動回路RXDとを除く他の回路は、一般的なダイナミックメモリに用いられている回路で構成できる。 Therefore, other circuits except calculation reference memory cells and the the reference word line drive circuit RXD may be configured by a circuit which is used in general dynamic memory.

【0027】図1に示す構成では、データ線Djに接続する2つのメモリセル(例えば、MC0とMC1)、または対となるデータ線DjBに接続する2つのメモリセル(例えば、MC2とMC3)の記憶情報の演算結果を、それぞれ複数のデータ線対DjまたはDjBに接続されたメモリセルに対して同時に得ることができる。 [0027] In the configuration shown in FIG. 1, two memory cells connected to the data line Dj (e.g., MC 0 and MC1), or paired two memory cells connected to the data line DJB (e.g., MC2 and MC3) the calculation results of the stored information can be obtained at the same time for each of the memory cells connected to a plurality of data line pairs Dj or DJB. 2
つのメモリセルの演算結果を得るために、2つのワード線、例えば、W0とW1を選択する。 One of in order to obtain the calculation result of the memory cell, two word lines, for example, selects the W0 and W1. さらに、例えばデータ線Djに接続する2つのメモリセルMC0、MC1 Furthermore, for example, two memory cells connected to the data line Dj MC 0, MC1
の記憶情報の演算を行う場合には、対となるデータ線D When performing the calculation of the stored information of the data line paired D
jBに接続する2つの演算用参照メモリセルRC0、R Two operation reference memory cell connected to the jB RC0, R
C1を演算用参照ワード線RW0、RW1により選択する。 The C1 selected by calculation reference word line RW0, RW1. 同様に、ワード線W2、W3を選択して、データ線DjBに接続する2つのメモリセルMC2、MC3の記憶情報の演算を行う場合には、対となるデータ線Djに接続する2つの演算用参照メモリセルRC2、RC3を演算用参照ワード線RW2、RW3により選択する。 Similarly, by selecting the word line W2, W3, two memory cell MC2 to connect to the data line DJB, when performing the calculation of the MC3 storage information of the two arithmetic to connect to the data line Dj to be paired reference memory cell RC2, reference word line for calculating the RC3 RW2, selected by RW3.

【0028】図2に、演算用参照メモリセルとその参照ワード線の駆動回路RXDの具体的な構成例を示す。 [0028] Figure 2 illustrates operations for reference memory cell and a specific configuration example of a drive circuit RXD of the reference word line. ここでは、演算用参照メモリセルRC0とRC1の構成のみを示したが、演算用参照メモリセルRC2とRC3もこれらと同様の構成である。 Here showed only the configuration of the calculation reference memory cells RC0 and RC1, calculating reference memory cell RC2 and RC3 are also configured similar to those. 図2において、参照符号M 2, reference symbol M
10〜M13はNチャネルMOSFET(以下、NMO 10~M13 the N-channel MOSFET (hereinafter, NMO
Sトランジスタと称する)、C10とC11は蓄積容量、PLは共通プレート電極、INV1〜INV3はインバータを示す。 Referred to as S transistor), C10 and C11 are storage capacitor, PL is common plate electrode, INV1 to INV3 represents an inverter. ここで、共通プレート電極PLは、高電位側電源電圧VCC(不図示)の半分の電位、すなわちVCC/2の電位に固定されている。 Here, the common plate electrode PL is fixed half of the potential of the high potential power supply voltage VCC (not shown), that is, VCC / 2 potential. 演算用参照メモリセルRC0はメモリセルMC0と同様の構成であり、 Calculating a reference memory cell RC0 has the same structure as the memory cell MC 0,
蓄積容量C10の値もメモリセルMC0の蓄積容量の値と実質的に同一である。 The value of the storage capacitor C10 is also substantially the same value of the storage capacitance and of the memory cells MC 0.

【0029】演算用参照メモリセルRC1は、通常のメモリセルMC1にNMOSトランジスタM12を追加し、演算用参照メモリセルRC1の蓄積ノードの電位を外部から設定できるようにしている。 The calculation reference memory cell RC1 adds an NMOS transistor M12 in the normal memory cell MC1, so that the potential of the storage node of the operational reference memory cells RC1 can be set externally. すなわち、演算モード設定信号SETを印加したときにNMOSトランジスタM12が導通し、電圧VMAが蓄積容量C11に書き込まれる。 That, NMOS transistor M12 becomes conductive when applying an operation mode setting signal SET, the voltage VMA is written in the storage capacitor C11. 外部から与えられるモード設定電圧信号V Mode externally applied setting voltage signal V
Mは、モード設定のタイミング信号であるモード設定信号MSを印加することによりインバータINV2の入力に書き込まれる。 M is written to the input of the inverter INV2 by applying a mode setting signal MS is a timing signal of the mode setting. この電圧は、インバータINV2とI This voltage inverter INV2 and I
NV3で構成されるラッチによって、電源が入っている間は保持される。 By a latch comprised of NV3, while the power is on it is maintained. インバータINV1の入力はインバータINV2の出力に接続され、インバータINV1の出力に電圧VMAが出力される。 Input of the inverter INV1 is connected to the output of the inverter INV2, the voltage VMA is output to the output of the inverter INV1.

【0030】従って、外部から与えられたモード設定電圧信号VMに応じて、電圧VMAの値は電源電圧のいずれか、すなわち高電位側電源電圧VCC又は低電位側電源電圧VSS(不図示)となる。 [0030] Thus, according to the mode setting voltage signal VM applied from the outside, the value of the voltage VMA is one of the power supply voltage, that is, a high potential power supply voltage VCC or the low potential power supply voltage VSS (not shown) . 演算用参照ワード線R Calculation reference word line R
W1は、メモリセルのワード線W1と同じタイミングで駆動することによって、データ線対DjとDjBの電圧差に対応した演算結果がセンスアンプSAjで得られる。 W1 by driving at the same time as the word line W1 of the memory cell, the operation result corresponding to the voltage difference of the data line pairs Dj and DjB is obtained by the sense amplifier SAj. 一方、演算用参照ワード線RW0には常に高い電圧を印加して、NMOSトランジスタM10が導通したままとなるようにしておく。 On the other hand, by applying a very high voltage in the calculation reference word line RW0, keep to remain NMOS transistor M10 is conductive. なお、演算用参照メモリセルRC0を、演算用参照メモリセルRC1と同様にNMO Incidentally, the calculation reference memory cell RC0, similarly to the calculation reference memory cells RC1 NMO
SトランジスタM12を接続した構成とすることも可能であるが、その場合には演算用参照メモリセルRC0に接続されるNMOSトランジスタM12を常に非導通となるようにしておけば良い。 It is also possible to adopt a configuration of connecting the S transistor M12, in which case it is sufficient to so as to be always non-conductive NMOS transistor M12 is connected to the calculation reference memory cell RC0.

【0031】本実施例の演算機能つきメモリにおいては、信号の演算を行う場合、2つのメモリセルと対をなす2つの演算用参照メモリセルを同時に選択する。 [0031] In arithmetic function with memory of the present embodiment, when performing the calculation of the signal, simultaneously selects two calculation reference memory cell constituting the two memory cells and pairs. 例えば、メモリセルMC0とMC1に記憶されている情報の演算を行う場合には、演算用参照メモリセルRC0とR For example, when performing an operation of information stored in the memory cells MC0 and MC1 are operational for reference memory cells RC0 and R
C1を同時に選択する。 At the same time to select the C1. この時のデータ線対Dj、Dj At this time, the pair of data lines Dj, Dj
Bの各電圧VDj、VDjBの変化を図3に示す。 Each voltage VDj of B, submitted in FIG. 3 changes in VDjB. この場合、データ線DjにはメモリセルMC0とMC1の電荷の和が出現するので、蓄積されている情報の組合せに応じて、3通りの電圧が出現する。 In this case, since the sum of the charges of the memory cells MC0 to the data line Dj and MC1 appears, depending on the combination of information stored, the voltage of triplicate appears. すなわち、メモリセルMC0とMC1に蓄積されている電圧が、ともに高い電圧”1”の場合→Dj(1,1)、一方が高い電圧”1”で他方が低い電圧”0”の場合→Dj(0, That is, the voltage stored in the memory cells MC0 and MC1 are, in the case of both high voltage "1" → Dj (1,1), the case of one high voltage other low voltage "1" "0" → Dj (0,
1)またはDj(1,0)、ともに低い電圧”0”の場合→Dj(0,0)、の3通りである。 1) or Dj (1,0), the case of both low voltage "0" → Dj (0,0), which is three ways.

【0032】一方、参照データ線DjBには、演算用参照メモリセルRC1に蓄積されている情報に応じて2通りの電圧が出現する。 On the other hand, the reference data line DJB, the voltage of the two types appears in response to information stored in the calculation reference memory cell RC1. 何故ならば、前述したように演算用参照ワード線RW0には常に高い電圧が印加されているため、演算用参照メモリセルRC0に蓄積されている電圧は共通プレート電位PLによる一定の電圧VCC/ Because, since always higher voltage is applied to the calculation reference word line RW0 As described above, the voltage stored in the calculation for reference memory cells RC0 common plate potential PL by a fixed voltage VCC /
2に、すなわち、演算用参照メモリセルRC0に蓄積されている電荷は”1”と”0”の中間”1/2”に保持されているからである。 2, i.e., a charge of the operation for the reference memory cell RC0 is because held in the intermediate "1/2" for "1" and "0". 従って、演算用参照メモリセルRC1に蓄積されている電圧が、'高い電圧”1”の場合→DjB(1,1/2)、'低い電圧”0”の場合→DjB(0,1/2)、の2通りである。 Accordingly, the voltage stored in the calculation for reference memory cells RC1 is 'If a high voltage "1" → DjB (1,1 / 2),' for low voltage "0" → DjB (0,1 / 2 ), it is a two ways. 演算用参照メモリセルRC0に蓄積されている電荷は”1”と” A charge of the operation for the reference memory cell RC0 is "1" and "
0”の中間であるから、DjB(1,1/2)の電圧はDj(1,1)とDj(0,1)あるいはDj(1, Because it is intermediate between 0 ", the voltage of DjB (1,1 / 2) Dj (1,1) and Dj (0, 1) or Dj (1,
0)との中間になる。 0) to be the middle of. また、DjB(0,1/2)の電圧は、Dj(0,0)とDj(0,1)あるいはDj The voltage of DjB (0,1 / 2) is, Dj (0,0) and Dj (0, 1) or Dj
(1,0)との中間になる。 Made in the middle of the (1,0).

【0033】従って、参照情報としてVDjB=DjB [0033] Therefore, as the reference information VDjB = DjB
(1,1/2)を用いてセンスアンプを動作させると、 (1,1 / 2) Operating the sense amplifier using a
メモリセルMC0とMC1の蓄積されている情報の組合せが、Dj(1,1)の組合せの場合のみデータ線Dj The combination of information stored in the memory cells MC0 and MC1 are, in the case of the combination only the data line Dj (1,1) Dj
が高い電圧に増幅され、それ以外の組合せでは低い電圧になる。 It is amplified to a high voltage, low voltage in the other combinations. すなわち、2つのメモリセルMC0とMC1の蓄積情報の論理積ANDを求めることができる。 That is, it is possible to obtain a logical product AND of the stored information of the two memory cells MC0 and MC1. また、 Also,
参照情報としてVDjB=DjB(0,1/2)を用いてセンスアンプを動作させると、Dj(0,0)の組合せの場合のみデータ線Djが低い電圧に増幅され、それ以外の組合せでは高い電圧になる。 When the operation is to the sense amplifier using a VDjB = DjB (0,1 / 2) as reference information, is amplified to the data line Dj is low voltage only when the combination of Dj (0,0), high in the other combination It becomes the voltage. すなわち、2つのメモリセルMC0とMC1の蓄積情報の論理和ORを求めることができる。 That is, it is possible to obtain the logical sum OR of the storage information of the two memory cells MC0 and MC1.

【0034】このように、データ線対に接続されたセンスアンプの参照電圧を設定するだけで、メモリセルの蓄積情報のANDやORの演算機能を容易に実行することができる。 [0034] Thus, by simply setting the reference voltage of the sense amplifier connected to the data line pair, a calculation function of AND and OR of the stored information of the memory cell can be easily performed. 上記したことから理解されるように、新たに設けた演算用参照ワード線の駆動回路RXDは、演算用参照ワード線の1つだけを常に高レベルに保ち、論理積ANDの演算を行う場合はそれ以外の演算用参照ワード線をすべて高レベルにし、論理和ORの演算を行う場合はそれ以外の演算用参照ワード線をすべて低レベルにするような動作を行う駆動回路である。 As understood from the above, the drive circuit RXD of calculation reference word lines newly provided, only one of the calculation reference word line kept always at a high level, when performing the calculation of the logical product AND is otherwise the calculation reference word line to all high level, a drive circuit for performing operations such as the low level all the reference word line for calculating the other when performing the calculation of the logical sum OR.

【0035】図4は、図1に示した演算機能つきメモリの動作タイミングの一例を示すタイミング図である。 [0035] FIG. 4 is a timing diagram showing an example of operation timing of the operational function with memory shown in FIG. なお、この例ではデータ線対Dj、DjBの振幅が2V、 The data line pair in this example Dj, the amplitude of DjB is 2V,
ワード線W0、W1及び演算用参照ワード線RW0、R Word lines W0, W1, and calculating reference word line RW0, R
W1の振幅が3.5Vの場合について示しているが、これらの値に限るものではない。 Amplitude W1 indicates the case of 3.5V, but is not limited to these values.

【0036】さて、この例では、演算に先だって、演算モードの設定とメモリセルへの書き込みを行っている。 [0036] Now, in this example, prior to the operation, it is writing to the operational mode of the setting and the memory cell.
先ず、時刻t0からt1にかけて、演算モード設定信号SETを高レベルにし、演算用参照メモリセルRC1 First, a period from time t0 to t1, the operation mode setting signal SET to the high level, operations for reference memory cells RC1
に”1”または”0”を書き込む。 Writing a "1" or "0". 今、OR演算であると仮定し、”0”が書き込まれたとする。 Now, assuming that an OR operation, and "0" is written. 時刻t2からt6にかけてワード線W0を高レベルにし、メモリセルMC0に演算用データを書き込む。 The word line W0 from time t2 toward t6 to high level, and writes the calculation data to the memory cell MC 0. これは通常のDRA This is usually of the DRA
Mと同様に、一旦読み出し動作を行った後、Yアドレス選択信号YSjを高レベルにして、入出力線対IOとI Like the M, once after the read operation, and the Y address selection signal YSj to a high level, output line pair IO and I
OBから入出力ゲートIOGを通して外部からの情報をMC0に書き込んでいる。 We are writing information from the outside to the MC0 through output gate IOG from OB. 同様に、時刻t7からt11 Similarly, from time t7 t11
にかけてワード線W1を高レベルにし、メモリセルMC The word line W1 to the high level toward a memory cell MC
1にもう一方の演算用データを書き込む。 Writing the other arithmetic data to 1. なお、演算用参照ワード線RW0は常に高レベルのままに保持しておく。 The calculation for the reference word line RW0 is kept always held at a high level. 時刻t12からt15にかけて、ワード線W0、W The period from the time t12 to t15, the word line W0, W
1、演算用参照ワード線RW1を同時に高レベルにし、 1, the high level at the same time the calculation reference word lines RW1,
メモリセルMC0、MC1からデータ線Djへ、また演算用参照メモリセルRC0、RC1から対となるデータ線DjBへ、それぞれ蓄積電荷を流出させる。 From the memory cell MC 0, MC1 to the data line Dj, also to the data line DjB forming a pair from the arithmetic reference memory cell RC0, RC1, thereby flow out the respective stored charges. すなわち、対となるデータ線DjBには参照情報としてVDj That, VDJ as reference information to the data line DjB forming a pair
B=DjB(0,1/2)の電圧が出現し、センスアンプSAjの参照電圧が設定される。 Voltage appeared in B = DjB (0,1 / 2), the reference voltage of the sense amplifier SAj is set. その後、通常のDR Then, usually of DR
AMと同様にセンスアンプSAjで増幅することにより、演算結果、この場合はMC0とMC1の情報のOR By amplifying the AM as well as the sense amplifier SAj, operation results, OR of information in this case MC0 and MC1
演算の結果をデータ線対Dj、DjBの差の電圧として得ることができる。 Can be obtained result of the operation data line pairs Dj, as the voltage difference DJB.

【0037】以上、本実施例に示したように、本発明に係る演算機能つきメモリによれば、新たに演算回路を設けること無く、メモリセルMCn(n=0,1,……) [0037] Thus, as shown in this embodiment, according to the arithmetic function with memory according to the present invention, without providing a new arithmetic circuit, a memory cell MCn (n = 0,1, ......)
と同種の演算用参照メモリセルRCn(n=0,1,… With a comparable calculation for the reference memory cell RCn (n = 0,1, ...
…)及びその参照ワード線の駆動回路RXDから構成される参照信号発生手段と、ワード線に並列接続した2つのXデコーダXD1、XD2とを付加するのみでワード線単位で並列に論理演算を行うことができる。 Performing a logic operation in parallel with each word line in only adding ...) and the reference signal generating means and a drive circuit RXD of the reference word line, the two connected in parallel to the word line and the X decoder XD1, XD2 be able to. これにより、電力増大を最小限に抑えながら、演算速度を著しく増大させることができる。 Thus, while minimizing power increase, it is possible to significantly increase the operation speed.

【0038】<実施例2>図5を用いて、本発明に係る半導体記憶装置の第2の実施例を示す演算機能つきメモリについて説明する。 [0038] <Example 2> with reference to FIG. 5, a description will be given of the second arithmetic function with a memory of an embodiment of a semiconductor memory device according to the present invention. 前記実施例1では、2つのメモリセルの情報の演算を行う場合について説明したが、本発明に係る演算機能つきメモリは、3つ以上のメモリセルの情報の演算も同様に行うことができる。 In Example 1, there has been described a case where the operation of the two memory cell information, arithmetic function with memory according to the present invention can also be carried out operation of information of the three or more memory cells as well. 本実施例では、一例として3つのメモリセルの情報の演算を行う場合について説明する。 In this embodiment, the case of performing the operation information of the three memory cells as an example. なお、構成としては、図1に示した構成と同様であるが、メモリセルを同時に3つ独立して選択するために、3つのXデコーダがワード線に並列に接続される点が相違するだけであるので、構成図は省略する。 As the configuration is similar to the configuration shown in FIG. 1, in order to select the memory cells at the same time three independently, only that the three X-decoder is connected in parallel to the word lines different since it is a configuration diagram is omitted.

【0039】図5は、3つのメモリセルの情報の演算を行う場合のデータ線対DjおよびDjBの電圧変化を示す図である。 [0039] FIG. 5 is a diagram showing a voltage change of the data line pairs Dj and DjB when performing the calculation of the information of the three memory cells. データ線Djには、3つのメモリセルに蓄積されている情報にしたがって4通りの電圧が発生する。 The data line Dj, the voltage of the four types is generated according to the information stored in the three memory cells. すなわち、3つのメモリセルの全部が高い電圧” That is, all high voltage three memory cells "
1”の場合、3つのメモリセルのうち1つが低い電圧”0”の場合、3つのメモリセルのうち2つが低い電圧”0”の場合、3つのメモリセルの全部が低い電圧”0”の場合、である。 "If, three one memory cell is lower voltage" 1 0 ", the entire low voltage three memory cell" ", the three two of the memory cell is low voltage" 0 0 " case, it is.

【0040】一方、3つの演算用参照メモリセルの内の1つは、先の実施例1の演算用参照メモリセルRC0と同様にして、参照ワード線を高レベルに保ったままにしておき、”1”と”0”の中間の電荷”1/2”を得るようにしている。 On the other hand, one of the three operations for the reference memory cell, the procedure of calculating the reference memory cell RC0 of Example 1 above, leave keeping the reference word line to a high level, "1" and "0" of the intermediate charge so as to obtain the "1/2". このため、参照データ線DjBには、 Therefore, the reference data line DJB,
残りの2つの演算用参照メモリセルに蓄積されている情報に応じて3通りの電圧が出現し得る。 Voltage of 3 ways depending on the information stored in the remaining two operations reference memory cell may appear. すなわち、' In other words, '
残りの2つとも高い電圧”1”の場合、'どちらか1 For high voltage "1" even the remaining two, 'either 1
つが低い電圧”0”の場合、'残りの2つとも低い電圧”0”の場合、である。 One case is the lower voltage "0" is a case, the 'remaining two even lower voltage "0".

【0041】従って、図5から分かるように、参照情報として参照データ線の電圧VDjB=DjB(1,1, [0041] Thus, as can be seen from Figure 5, the reference data line as the reference information voltage VDjB = DjB (1,1,
1/2)を用いてセンスアンプを動作させると、3つのメモリセルの蓄積されている情報の組合せが、Dj Operating the sense amplifier using a 1/2), combination of the information stored in the three memory cells, Dj
(1,1,1)の組合せの場合のみデータ線Djが高い電圧に増幅され、それ以外の組合せでは低い電圧となる。 For the combination only the data line Dj of the (1,1,1) it is amplified to a higher voltage, a lower voltage in the other combinations. すなわち、3つのメモリセルの蓄積情報の論理積A That is, the logical product A of the storage information of the three memory cells
NDを求めることができる。 ND can be obtained. また、参照情報としてVD In addition, VD as reference information
jB=DjB(0,0,1/2)を用いてセンスアンプを動作させると、Dj(0,0,0)の組合せの場合のみデータ線Djが低い電圧に増幅され、それ以外の組合せでは高い電圧になる。 Operating the sense amplifier using a jB = DjB (0,0,1 / 2), is amplified in the data line Dj is low voltage only when the combination of Dj (0,0,0), and in the other combinations It becomes high voltage. すなわち、3つのメモリセルの蓄積情報の論理和ORを求めることができる。 That is, it is possible to obtain the logical sum OR of the storage information of the three memory cells.

【0042】このように、3つのメモリセルの蓄積情報の論理積ANDをとる場合には、3つの演算用参照メモリセルの残りの2つに”1”を蓄積しておけば良く、論理和ORをとる場合には3つの演算用参照メモリセルの残りの2つに”0”を蓄積しておけば良い。 [0042] Thus, when ANDing AND the stored information of the three memory cells, it is sufficient to accumulate "1" remaining two of the three operations for reference memory cells, logical OR it is sufficient to accumulate "0" remaining two of the three operations for the reference memory cell in the case of taking the OR.

【0043】本実施例においても、メモリチップ内で新たに演算回路を設けることなく、メモリセルMCn(n [0043] Also in this embodiment, without newly providing a computing circuit in the memory chip, the memory cell MCn (n
=0,1,……)と同種の参照メモリセルRCn(n= = 0, 1, ...) and the same kind of reference memory cell RCn (n =
0,1,……)及びそのワード線の駆動回路RXDとから構成される参照信号発生手段と、ワード線に演算ビット数分だけ並列接続されたXデコーダ(本実施例の場合並列接続した3つのXデコーダ)とを付加するのみでワード線単位で並列に論理演算を行うことができる。 0,1, ...) and the reference signal generating means comprising a drive circuit RXD of the word beam, X-decoder (3 connected in parallel in the present embodiment are connected in parallel by the operation bit number of the word line One of the X-decoder) and can perform logical operations in parallel with each word line only adds. これにより、電力増大を最小限に抑えながら、演算速度を著しく増大させることができる。 Thus, while minimizing power increase, it is possible to significantly increase the operation speed.

【0044】<実施例3>図6を用いて、本発明に係る半導体記憶装置の第3の実施例を示す演算機能つきメモリについて説明する。 [0044] Using the <Embodiment 3> FIG. 6, a description of a third arithmetic function with a memory of an embodiment of a semiconductor memory device according to the present invention. 図6は、演算モードを設定するための動作タイミングを示す図である。 Figure 6 is a diagram showing the operation timing for setting the operation mode. 実施例1では参照ワード線につながる参照メモリセルの情報を一括して設定していたが、本実施例ではYアドレス毎に設定を可能にする場合の動作タイミングの一例を示す。 Had been collectively set the information of the reference memory cell connected to the reference word line in the first embodiment, this embodiment shows an example of the operation timing for enabling set for each Y address. なお、回路構成は図1の場合と同じ構成であるので省略するが、演算用参照ワード線の駆動回路RXDのSET信号ラインと出力VMAラインを省略した回路構成としても良い。 The circuit configuration is omitted because it is the same configuration as in FIG. 1, it may be omitted from the circuit configuration SET signal line and the output VMA line driving circuit RXD of calculation reference word line.
ただし、後者の構成の場合には参照ワード線につながる参照メモリセルを一括して設定することができなくなる。 However, it is impossible to collectively set the reference memory cell connected to the reference word line in the case of the latter configuration. また、この実施例でも、データ線対Dj、DjBの振幅が2V、ワード線W0、W1及び演算用参照ワード線RW1の振幅が3.5Vの場合について示しているが、これらの値に限るものではない。 Also in this embodiment, the data line pair Dj, amplitude DjB is 2V, the amplitude of the word line W0, W1, and calculating reference word line RW1 indicates the case of 3.5 V, limited to these values is not.

【0045】先ず、時刻t20において演算用参照ワード線RW1を高レベルにする。 [0045] First, the calculation reference word lines RW1 to the high level at time t20. 同時に、Yアドレス選択信号YSjを高レベルにし、入出力線対IO、IOBからデータ線対Dj、DjBへ書き込みを行う。 At the same time, the Y address selection signal YSj to a high level and writes output line pair IO, the IOB data line pair Dj, the DJB. t22からt23にかけて演算の種類に対応する演算制御情報、 Operation control information corresponding to the type of operation from t22 toward t23,
すなわち論理積ANDおよび論理和ORに対応した” That corresponds to the logical product AND and logical OR OR "
1”、”0”情報を入出力線対IO、IOBからデータ線対Dj、DjBへ書き込む。そして、その後、t24 1 "," write 0 "information input and output line pair IO, the IOB data line pair Dj, the DJB. Thereafter, t24
において演算用参照ワード線RW1を低レベルにすることにより、演算制御情報が演算用参照メモリセルRC1 By the calculation reference word lines RW1 to low levels in, the operation control information is the reference memory cell for operation RC1
に蓄積される。 It is stored in. 演算に際しては、先の実施例1と同様、 In the calculation, as in Example 1 earlier,
t25からt28にかけてワード線W0、W1及び演算用参照ワード線RW1を高レベルに変化させ、電荷の和をデータ線対Dj、DjB上に出現させ、センスアンプSAjにより増幅する。 From t25 toward t28 changing the word line W0, W1 and calculation reference word lines RW1 to the high level, so the appearance of the sum of the charge data line pair Dj, on DJB, amplified by the sense amplifier SAj.

【0046】本実施例では、先の実施例1と異なり、演算モード設定信号SETを用いずに、データ線対から演算モードを設定するようにしている。 [0046] In this embodiment, unlike the previous embodiment 1, without using the operation mode setting signal SET, it is to set the operation mode from the data line pair. このため、各データ線対毎に演算モードを独立に設定できるという利点がある。 Therefore, there is an advantage that can set the operation mode independently for each of the data line pair. また、この実施例に示すように、メモリセルへの情報の書き込みに連続して演算モードの設定を行うことにより、Yアドレス選択信号YSjの変化する回数を減少することができ、より高速化、低電力化を図ることができる。 Further, as shown in this embodiment, by performing the setting of the operation mode continuously for writing data into the memory cell, it is possible to reduce the number of times of change in the Y address selection signal YSj, higher speed, it is possible to reduce the power consumption. なお、本実施例では、メモリセルへの情報の書き込みの後に、演算モードの設定のための参照メモリセルへの書き込みを行ったが、この書き込みの順序は入れ替えても差し支えない。 In this embodiment, after the writing of information into the memory cell has been written into the reference memory cell for the setting of the operation mode, the order of the writing can be replaced with.

【0047】<実施例4>図7乃至図9を用いて、本発明に係る半導体記憶装置の第4の実施例を示す演算機能つきメモリについて説明する。 [0047] <Example 4> with reference to FIGS. 7 to 9, a description will be given of a fourth arithmetic function with a memory of an embodiment of a semiconductor memory device according to the present invention. 図7は本実施例の演算機能つきメモリの構成図であり、図1の構成に加え、メモリセルアレーへの入出力線を読み出し用と書き込み用に二重化するとともに、Yアドレス選択信号およびYアドレス選択回路も読み出し用と書き込み用に二重化している。 Figure 7 is a block diagram of a calculation function with memory of the present embodiment, in addition to the configuration of FIG. 1, as well as duplicated for writing and for reading the input and output lines to the memory cell array, a Y address selection signal and the Y address selection circuit is also duplicated for writing and for reading.

【0048】図7において、参照符号MAL0〜MAL [0048] In FIG. 7, reference numeral MAL0~MAL
nおよびMAR0〜MARnはメモリセルアレー、SA n and MAR0~MARn the memory cell array, SA
A0〜SAAnはセンスアンプアレー、RYDは読み出し用Yデコーダ、WYDは書き込み用Yデコーダ、RY A0~SAAn sense amplifier array, RYD the read Y decoder, WYD is Y decoder for writing, RY
Sjは読み出し用Yアドレス選択信号線、WYSjは書き込み用Yアドレス選択信号線、RYACは読み出し用Yアドレスカウンタ、WYACは書き込み用Yアドレスカウンタ、AREGはアドレスレジスタ、CLKはクロック信号、RASBは行アドレスストローブ信号、CA Sj is Y address selection signal lines for reading, WYSj the Y address selection signal line for writing, RYAC the Y address counter for reading, WYAC the Y address counter for writing, AREG address register, CLK denotes a clock signal, RASB row address strobe signal, CA
SBは列アドレスストローブ信号、WEBは書き込みエネーブル信号、XDL0〜XDLnおよびXDR0〜X SB column address strobe signal, WEB is a write enable signal, XDL0~XDLn and XDR0~X
DRnはXデコーダ、XLL0〜XLLnおよびXLR DRn the X decoder, XLL0~XLLn and XLR
0〜XLRnはXアドレスラッチ、RIOおよびRIO 0~XLRn the X address latch, RIO and RIO
Bは読み出し用入出力線、WIOおよびWIOBは書き込み用入出力線、IOS0〜IOSnはIOスイッチ、 B is read for input and output lines, WIO and WIOB the input and output lines for writing, IOS0~IOSn the IO switch,
RCDLおよびRCDLBは読み出し用コモンデータ線、WCDLおよびWCDLBは書き込み用コモンデータ線、AMPは読み出し用のアンプ、DOBは出力バッファ、WBUFは書き込みバッファをそれぞれ示す。 RCDL and RCDLB the common data line for reading, WCDL and WCDLB the common data line for writing, AMP is the amplifier for reading, DOB denotes an output buffer, WBUF the write buffer respectively. なお、図1で示した演算用参照ワード線RW0〜RWn、 The reference word line RW0~RWn for operation shown in FIG. 1,
演算用参照ワード線の駆動回路RXDは後述の図8に示し、図7では省略してある。 Driving circuit RXD of calculation reference word line shown in FIG. 8 described later, it is omitted in FIG. また、参照符号RIOB、 In addition, reference numeral RIOB,
WIOB、RCDLB、WCDLBの英文字”B”は、 WIOB, RCDLB, letters of WCDLB "B" is,
それぞれ対になるRIO、WIO、RCDL、WCDL RIO respectively paired, WIO, RCDL, WCDL
の否定の関係(相補の関係)を表わす。 It represents a negative relationship (complementary relationship).

【0049】ここで、メモリセルアレーおよびセンスアンプアレーのより詳細な構成を図8に示す。 [0049] Here, a more detailed structure of the memory cell array and sense amplifier array in FIG. 図8において、参照符号RIOGjは読み出し用ゲート、WIOG 8, reference numeral RIOGj read gate, WIOG
jは書き込み用ゲート、M20〜M23はNMOSトランジスタ、SHLは左アレー選択信号、SHRは右アレー選択信号を示す。 j is writing gate, M20~M23 the NMOS transistor, SHL left array selection signal, SHR represents the right array selection signal. この例ではセンスアンプSAjの個数を低減するために、左右2つのメモリセルアレーMA To reduce the number of sense amplifiers SAj In this example, two left and right memory cell array MA
L、MARで一つのセンスアンプアレーSAAを共有している。 L, share one sense amplifier array SAA in MAR. 通常のメモリ動作においては、左右いずれかの選択されたメモリセルアレーMALまたはMARとセンスアンプSAjをアレー選択信号SHLまたはSHRによって接続する。 In normal memory operation, the left or right of the selected memory cell array MAL or MAR and sense amplifier SAj connected by the array selection signal SHL or SHR. 演算モードにおいては、アレー選択信号SHLとSHRの両方とも高レベルにし、データ線D In operation mode, a high level both of the array selection signal SHL and SHR, the data lines D
LjとDRj、DLjBとDRjBがそれぞれ接続された状態で動作させる。 Lj and DRj, be operated with DLjB and DRjB are connected respectively. 例えば、ワード線W0とW2、演算用参照ワード線RW0とRW2を高レベルにすることにより、図1の実施例と同様に、メモリセルMC0とM For example, the word line W0 W2, by the calculation reference word line RW0 and RW2 to the high level, as in the embodiment of FIG 1, the memory cell MC0 and M
C2の演算結果を得ることができる。 It is possible to obtain an operation result of the C2. このような構成にすることにより、センスアンプSAjを挟む2つのセルアレーMAL、MAR間で演算を行うことができる。 With such a configuration, two cell array MAL sandwiching the sense amplifier SAj, it is possible to perform operation between MAR. なお、参照符号DLjBとDRjBの英文字”B”は、それぞれ対になるDLjとDRjの否定の関係(相補の関係)を表わす。 Incidentally, letters "B" of the reference numerals DLjB and DRjB represent negative relationship DLj and DRj paired respectively (complementary relationship).

【0050】このように構成することにより、本実施例の演算機能つきメモリは、動画像のフレーム間の演算を効率的に行うことができる。 [0050] With this configuration, calculation function with memory of the present embodiment can perform calculation between frames of a moving image efficiently. 図9は、この構成をもとにフレーム間演算処理を行ったときの動作の時間経過を示すタイミング図である。 Figure 9 is a timing diagram showing the time course of the operation when performing inter-frame processing the configuration based. 図9の四角の領域の中で、上側の記号はWが書き込み、OPが演算、Rが読み出し動作をそれぞれ示している。 Among the square region in FIG. 9, the upper symbol write W is, OP is operational, R indicates a read operation, respectively. また、図9の四角の領域の中で、下側の記号は時間的に連続する2つのフレームAとBのいずれの処理を行うかを示しており、各フレームA、Bとも0〜nの(n+1)個のサブフレームに分割している。 Further, in the square region in FIG. 9, the lower symbol indicates whether to any treatment of the two frames A and B temporally consecutive, each frame A, B with the 0~n (n + 1) is divided into subframes. これらは、そのままメモリの中でアクセスする場所に対応させており、例えばサブフレームA0〜A These it has to correspond to the location to be accessed in the memory, for example, sub-frame A0~A
nが左のアレー、サブフレームB0〜Bnが右のアレー、AB0〜ABnが左のアレーと右のアレーを同時にアクセスすることを示している。 n the left array, the sub-frame B0~Bn indicates that the right of the array, AB0~ABn to simultaneously access the left array and the right array. また、添字の0〜nは図7に示した複数個のセンスアンプアレーSAA0〜S Further, a plurality of sense amplifier array SAA0~S shown subscript 0~n in FIG
AAnのどの場所をアクセスするかを示している。 It shows how to access the location of the AAn throat.

【0051】時刻t30以前には、先ず左アレー選択信号SHLによりメモリセルアレーMALとセンスアンプSAjを接続し、フレームAの情報をサブフレームA0 The time t30 Previously, first connect the memory cell array MAL and sense amplifier SAj by the left array selection signals SHL, information sub-frame of the frame A A0
〜Anに対応したメモリアレーMAL0〜MALnに書き込む。 It is written to the memory array MAL0~MALn corresponding to ~An. また、時刻t30以後は、右アレー選択信号S In addition, the time t30 after that, right array selection signal S
HRによりメモリセルアレーMARとセンスアンプSA The memory cell array MAR and the sense amplifier SA by HR
jを接続し、次のフレームBの情報をサブフレームB0 Connect j, sub-information of the next frame B frames B0
〜Bnに対応したメモリセルアレーMAR0〜MARn The memory cell array MAR0~MARn corresponding to ~Bn
に書き込む。 Write to. これと並行して、例えば時刻t31でサブフレームA0とB0の情報がそろったところで、アレー選択信号SHL、SHRを共に高レベルにし、データ線DLjとDRj、DLjBとDRjBがそれぞれ接続された状態にして演算モードに切り換え、メモリセルアレーMAL0とメモリセルアレーMAR0のワード線及び演算用参照ワード線を高レベルにすることにより、サブフレームA0とB0間の演算処理が行われる。 In parallel with this, for example, at time t31 at which a uniform information sub-frame A0 and B0, array selection signals SHL, to both the high level SHR, in a state in which the data line DLj and DRj, DLjB and DRjB are connected switched to operation mode Te, by the word line and the calculation reference word line of the memory cell array MAL0 and the memory cell array MAR0 to a high level, the arithmetic processing between the sub-frame A0 and B0 are performed. また、時刻t32でサブフレームA0とB0間の演算処理が終了したところで、読み出し用Yアドレス選択信号線RYS Further, where the arithmetic processing between the sub-frame A0 and B0 at time t32 is finished, the read Y address selection signal lines RYS
jを高レベルにして、読み出し用入出力線RIO、RI And j to high level, the read output line RIO, RI
OBから演算結果を読み出すと同時に、次のサブフレームA1とB1の演算処理を同じようにして行う。 At the same time reading the operation result from OB, it carried out similar to the calculation of the next subframe A1 B1. 以下、 Less than,
この動作を繰り返すことによって動画像のフレーム間の演算を行うことができる。 It is possible to perform calculation between frames of a moving image by repeating this operation.

【0052】このように、本実施例によれば、メモリセルアレーが異なることにより、書き込み、読み出しおよび演算の各動作を並列に実行する、いわゆるパイプライン処理を行うことが可能となる。 [0052] Thus, according to this embodiment, by the memory cell array is different, write, execute each operation of the read and operations in parallel, it is possible to perform so-called pipeline processing. したがって、本実施例の構成は、動画像処理のように、間断無くデータの入出力を伴うような処理に適している。 Accordingly, the structure of this embodiment, as in the moving image processing, is suitable for processing involving the input of interruption without data.

【0053】<実施例5>図10を用いて、本発明に係る半導体記憶装置の第5の実施例を示すコピー機能つきメモリについて説明する。 [0053] Using the <Example 5> FIG. 10 will be described copy function with the memory of a fifth embodiment of the semiconductor memory device according to the present invention. 図10は、実施例4で示した図7の構成とほぼ同じであるが、メモリ内のコピー処理に適するようにするために、以下の3つの点で実施例4 Figure 10 is substantially the same as that of FIG. 7 shown in Example 4, in order to be suitable for copying in the memory, the following examples in three points Example 4
の構成と相違する。 Constitute the difference.

【0054】(1)読み出し用入出力線RIO、RIO [0054] (1) reading for input and output line RIO, RIO
Bと、読み出し用コモンデータ線RCDL、RCDLB B and, reading the common data line RCDL, RCDLB
との間に読み出し用のプリアンプAP0、AP1を設けたこと、(2)書き込み用入出力線WIO、WIOBを駆動するための書き込み用のポストバッファWB0,W Preamplifier for reading AP0 between, AP1 that was provided, (2) Write output line WIO, postbuffer WB0 for writing to drive the WIOB, W
B1を設けたこと、および(3)書き込み用ポストバッファWB0、WB1を、書き込み用コモンデータ線WC Providing the B1, and (3) Write postbuffer WB0, the WB1, common data line WC write
DL、WCDLBか読み出し用コモンデータ線RCD DL, the common data line RCD for WCDLB or reading
L、RCDLBかのいずれかに接続するための切り替えスイッチWSL0、WSL1を設けたことである。 L, and by providing the changeover switch WSL0, WSL1 for connecting RCDLB to Kano either.

【0055】ここで、読み出し用のプリアンプAP0、 [0055] In this case, the pre-amplifier for reading AP0,
AP1は、読み出し用入出力線RIO,RIOBの信号を電源電圧まで増幅し、読み出し用コモンデータ線RC AP1 is read for input and output lines RIO, amplifies the signal RIOB to the power supply voltage, read the common data line RC
DL、RCDLBを高速に駆動する能力を有する。 DL, has the ability to drive RCDLB fast. また、切り替えスイッチWSL0、WSL1は、通常のメモリ動作においては、書き込み用ポストバッファWB Also, selector switch WSL0, WSL1, in the normal memory operation, a post buffer WB write
0、WB1を書き込み用コモンデータ線WCDL、WC 0, the common data line WCDL for writing WB1, WC
DLBを接続するように設定されていて、データ入力端子DINから書き込みバッファWBUFを介して入力された外部からの書き込み情報を、書き込み用コモンデータ線WCDL、WCDLBを介して書き込み用ポストバッファWIO、WIOBに伝えるように働く。 Have been set to connect the DLB, writing information from an external input from the data input terminal DIN via the write buffer WBUF, write common data lines WCDL, postbuffer WIO for writing via WCDLB, WIOB It serves to tell. 一方、メモリのコピー動作を行う場合には、切り替えスイッチW On the other hand, in the case of performing the copy operation of the memory is, the change-over switch W
SL0、WSL1はコピー先の書き込み用ポストバッファWB0、WB1を、読み出し用コモンデータ線RCD SL0, WSL1 the copy destination writing for the post buffer of WB0, the WB1, common data line RCD for reading
L、RCDLBに接続するように働く。 L, serves to connect to the RCDLB.

【0056】以下、このように構成された本実施例のコピー機能つきメモリのコピー動作を、メモリセルアレーMAL0がコピー元、メモリセルアレーMAL1がコピー先の場合を例にして説明する。 [0056] Hereinafter, the thus constructed copy operation of the copy function with memory of this embodiment, a memory cell array MAL0 is copied, the memory cell array MAL1 will be described as an example the case of a copy destination. なお、図10に示されていない構成要素は、図8の構成要素と同様であるので図8に示した参照符号を用いる。 Note that components not shown in Figure 10, using the reference numerals shown in FIG. 8 is similar to the components of FIG.

【0057】まず、コピー時の動作を、図11に示す動作タイミング図を用いて説明する。 Firstly, the operation at the time of copying will be described with reference to an operation timing chart shown in FIG. 11. この例では、コピー動作の設定は、通常の読み出し/書き込み動作のときには用いない信号の組合わせにより行なっている。 In this example, setting of a copy operation, when the normal read / write operation is performed by a combination of signals not used. すなわちアドレスレジスタAREGに入力される行アドレスストローブ信号RASB信号が低レベルに変化する時点t That time the row address strobe signal RASB signal inputted to the address register AREG is changed to a low level t
0における列アドレスストローブ信号CASBおよび書き込みエネーブル信号WEBを共に低レベルにし、なおかつ、そのときのアドレス信号Aiの組合わせにより、 A column address strobe signal CASB, and write enable signal WEB at 0 together to a low level, yet, by the combination of the address signal Ai at that time,
コピー元アドレス設定モードにする。 To copy source address setting mode. このときのアドレスは読み出し用YアドレスカウンタRYACにセットされる。 Address at this time is set to the read Y address counter RYAC. また、次のt1においてコピー先アドレスを設定し、そのアドレスを書き込み用YアドレスカウンタWY Also, setting the destination address in the next t1, Y address counter WY for writing the address
ACにセットする。 It is set to AC. この後、t2〜t5においてクロック信号CLKに同期して読み出し用YアドレスカウンタRYACと書き込み用YアドレスカウンタWYACを順次カウントアップしながらコピー動作を行う。 Thereafter, the copying operation while sequentially counting up the Y address counter RYAC and Y address counter WYAC write for reading in synchronization with the clock signal CLK at t2 to t5.

【0058】この例では、コピー元アドレス、およびコピー先アドレスを各々1サイクルで設定しているが、アドレス信号が足りない場合には、各々2サイクルで行ってもよい。 [0058] In this example, the copy source address, and a destination address are set in each cycle, when the address signal is insufficient, may be carried out in each two cycles. また、最初のサイクルでコピー動作モードを設定した後、次の2サイクルでコピー元アドレスとコピー先アドレスの設定を行ってもよい。 Further, after setting the copy operation mode in the first cycle, it may set the copy source address and destination address in the next two cycles. また、通常の読み出し/書き込み動作で用いないこれら以外の信号の組合わせによって、コピー動作モード或いは、コピー元アドレスやコピー先アドレスの設定をしてもよい。 Further, by a combination of these other signals not used in a normal read / write operation, the copy operation mode or it may be a set of copy source address and destination address.

【0059】さらに、図10を用いてコピー動作を説明する。 [0059] Further, the copying operation will be described with reference to FIG. 10. 先ず、センスアンプアレーSAA0の左アレー選択信号SHLを高レベルにしてメモリセルアレーMAL First, the memory cell array MAL to the left array selection signals SHL sense amplifier array SAA0 a high level
0のデータ線対DLj、DLjBをセンスアンプSAj 0 pair of data lines DLj, sense amplifier DLjB SAj
に接続し、読み出し用Yアドレス選択信号線RYSjを高レベルにして読み出し用ゲートRIOGj(Xで示す)を選択して導通状態にし、メモリセルアレーMAL Connect the Y address selection signal lines RYSj for reading by selecting a read gate RIOGj in the high level (indicated by X) and in a conductive state, the memory cell array MAL
0内の○印で示したメモリセルの情報を、読み出し用入出力線RIO、RIOG上に載せる。 The information of the memory cell shown in ○ mark in 0, read input and output lines RIO, loaded onto RIOG. 読み出し用入出力線RIO、RIOGは、読み出し用のプリアンプAP0 Reading for input and output line RIO, RIOG includes a preamplifier for reading AP0
を介して読み出し用コモンデータ線RCDL、RCDL Read through a common data line RCDL, RCDL
Bに接続されている。 It is connected to the B. 従って、メモリセルアレーMAL Therefore, the memory cell array MAL
0内の○印で示したメモリセルの情報は読み出し用コモンデータ線RCDL、RCDLB上に現われる。 Information of the memory cell shown in ○ mark in 0 read common data lines RCDL, appear on RCDLB.

【0060】一方、コピー動作を行うために切り替えスイッチWSL1は、書き込み用ポストバッファWB1を読み出し用コモンデータ線RCDL、RCDLBに接続するように働く。 [0060] On the other hand, changeover switch WSL1 for copying operation, the common data line RCDL for reading the write post buffer WB1, serve to connect the RCDLB. 従って、センスアンプアレーSAA1 Therefore, the sense amplifier array SAA1
の書き込み用入出力線WIO1、WIOB1は、書き込み用ポストバッファWB1および切り替えスイッチWS Of writing for input and output lines WIO1, WIOB1 is, writing for the post buffer WB1 and the change-over switch WS
L1を介して読み出し用コモンデータ線RCDL、RC Read common data lines RCDL via L1, RC
DLBに接続される。 It is connected to the DLB. このとき、書き込み用Yアドレス選択信号線WYSkを高レベルにして書き込み用ゲートWIOGk(×印で示す)を導通状態にすると共に、センスアンプアレーSAA1の左アレー選択信号SHLを高レベルにしてメモリセルアレーMAL1のデータ線対DLj、DLjBを書き込み用入出力線WIO1、WI At this time, while the Y address selection signal lines WYSk write the conductive state to the high level writing gate WIOGk (indicated by × mark), a memory cell to the left array selection signals SHL sense amplifier array SAA1 to a high level data line pairs DLj array mal1, input and output lines for writing DLjB WIO1, WI
OB1に接続する。 To connect to the OB1. これにより、読み出し用コモンデータ線RCDL、RCDLB上のメモリセルアレーMAL Thus, the read common data lines RCDL, the memory cell array MAL on RCDLB
0内の○印で示したメモリセルの情報は、メモリセルアレーMAL1内の○印で示したメモリセル上へ書き込むことができる。 Information of the memory cell shown in ○ mark within 0 can be written into the memory cell shown in ○ mark in the memory cell array mal1.

【0061】このようにして、メモリセルアレーMAL [0061] In this way, the memory cell array MAL
0から読み出されたデータは読み出し入出力線RIO0 Data read from the 0 the read output line RIO0
→読み出しコモンデータ線RCDL→書き込み入出力線WIO1の経路でメモリセルアレーMAL1に書き込まれる。 → written to the memory cell array MAL1 the path of the read common data lines RCDL → write output line WIO1. なお、非選択のメモリセルアレーについては、読み出し入出力線RIOおよび書き込み入出力線WIOの電圧はデータ線のプリチャージレベル、例えば電源電圧の中間値に設定しておけば、その非選択のメモリセルアレーの入出力ゲートが導通しても不要な直流電流が流れることはない。 Note that the unselected memory cell array, the voltage pre-charge level of the data line of the read output lines RIO and write output line WIO, by setting the intermediate value of, for example, power supply voltage, the unselected memory output gate of the cell array is does not flow unwanted DC current is also conducting. また、コピー元のセンスアンプアレーの書き込み入出力線WIOは読み出し入出力線RIOと同じ条件に設定しておけば、書き込み用Yアドレス選択信号線WYSkによって導通する入出力ゲートを介してセンスアンプの情報が反転することはない。 The write output lines WIO the copy source of the sense amplifier array by setting the same conditions as the read output lines RIO, the sense amplifier through the output gate which conducts the Y address selection signal lines WYSk write information will not be reversed. 以上により、 By the above,
通常のメモリの読み出しや書き込み動作と同等の安定性を確保したままメモリチップ内でコピー動作を行うことができる。 It is possible to perform the copying operation in the normal while the memory chips to ensure the reading and writing operations equivalent to the stability of the memory.

【0062】また、コピー動作の場合には一方のメモリセルアレーが書き込み、他方が読み出しの動作を行うが、本実施例の構成によれば、両方とも書き込み動作を行わせることも可能である。 [0062] In the case of the copy operation is writing one of the memory cell array, but the other performs the operation of reading, according to the configuration of the present embodiment, it is also possible to both perform the write operation. その場合には、切り替えスイッチWSL0及びWSL1を書き込み用コモンデータ線WCDL、WCDLBに接続できるようにしておけば良い。 In that case, the common data line WCDL for writing changeover switch WSL0 and WSL1, it is sufficient to be able to connect to WCDLB.

【0063】さらには、Yアドレス選択信号線、Yデコーダ、入出力線などを三重化することにより、コピー動作と並行して外部から別のメモリセルアレーへの読み出しや書き込み動作を行うようにすることも可能である。 [0063] Further, Y address selection signal lines, Y decoder, by tripling the input and output lines, to perform the read or write operation from the outside in parallel with the copy operation to another memory cell array it is also possible.

【0064】本実施例のように、メモリがコピー機能を内蔵することにより、従来のようにプロセッサがメモリのコピー元からデータを読み出した後、コピー先に書き込むといった動作を繰返し行う必要がなくなり、データの移動がメモリ内で閉じるため、同じ処理を従来に比べて高速かつ低電力で行うことができる。 [0064] As in this embodiment, by the memory is a built-in copy function, after the conventional processor as has read data from the memory of the copy source, it is not necessary to perform repeated operations such as writing to the destination, since the movement of the data is closed in memory, it can be performed at high speed and low power than the same process in the prior art.

【0065】以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。 [0065] Having described the preferred embodiments of the present invention, the present invention is not limited to the above embodiments, it without departing from the scope and spirit of the present invention can make various modifications, of course it is.

【0066】 [0066]

【発明の効果】前述した実施例から明らかなように、本発明に係る半導体記憶装置によれば、ワード線によって選択された複数のメモリセルから読み出された信号電荷の和を、演算用参照メモリセルからの電荷と比較すると同時に、複数のメモリセルの情報の論理演算をメモリ外部に情報を読み出すことなく行うことができる。 [Effect of the Invention] As apparent from the above-described embodiments, according to the semiconductor memory device according to the present invention, a sum of a plurality of signal charge read out from the memory cell selected by the word line, a reference calculation at the same time as compared with the charge from the memory cell, it can be done without reading information logical operation information of the plurality of memory cells in a memory outside.

【0067】また、メモリブロック間のデータ群のコピーをメモリ外部にデータを読み出すことなくメモリ内部で行うことができる。 [0067] Further, it is possible to perform copying of data groups between the memory blocks in the memory inside without reading data in the memory outside.

【0068】従って、プロセッサの介在なしに、すなわち、グラフィックス・プロセッサとメモリとの間でデータの読み書きをせずに、プロセッサから命令とコピーのための情報をメモリに送るだけで、メモリ内部において演算処理やデータのコピー処理を高速かつ低電力に行うことが可能となり、システムの実効的な処理性能が向上する。 [0068] Therefore, without processor intervention, i.e., without reading data from or writing data to the graphics processor and the memory, only send information for instructions and a copy from the processor to the memory, the internal memory the copy process of the arithmetic processing and data is executed at high speed and low power, it improves the effective processing performance of the system.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係る半導体記憶装置の第1の実施例を示す演算機能つきメモリの構成図である。 1 is a configuration diagram of a calculation function with memory showing a first embodiment of the semiconductor memory device according to the present invention.

【図2】図1に示した演算機能つきメモリで使用する演算用参照メモリセルとその参照ワード線の駆動回路の構成図である。 2 is a configuration diagram of a calculation function with calculation reference memory cell used in a memory and the driver circuit of the reference word line shown in FIG.

【図3】図1に示した演算機能つきメモリのデータ線電圧の変化を示す図である。 3 is a graph showing changes in operation function with data line voltage of the memory shown in FIG.

【図4】図1に示した演算機能つきメモリの動作タイミングの一例を示すタイミング図である。 4 is a timing diagram showing an example of operation timing of the operational function with memory shown in FIG.

【図5】本発明に係る半導体記憶装置の第2の実施例の演算機能つきメモリのデータ線電圧の変化を示す図である。 5 is a diagram showing a variation of the second embodiment the data line voltage of the operational features with the memory of the semiconductor memory device according to the present invention.

【図6】本発明に係る半導体記憶装置の第3の実施例の演算機能つきメモリの動作タイミングの一例を示すタイミング図である。 6 is a timing diagram illustrating an example of a third operation timing of the operational functions with memory embodiment of the semiconductor memory device according to the present invention.

【図7】本発明に係る半導体記憶装置の第4の実施例の演算機能つきメモリを示す構成図である。 7 is a block diagram showing an arithmetic function with memory of a fourth embodiment of the semiconductor memory device according to the present invention.

【図8】図7に示した演算機能つきメモリのメモリセルアレーおよびセンスアンプアレーの構成図である。 8 is a configuration diagram of a memory cell array and sense amplifier array of arithmetic functions with memory shown in FIG.

【図9】図7に示した演算機能つきメモリの画像フレーム間の演算処理の一例を示すタイミング図である。 9 is a timing diagram illustrating an example of operation processing between image frames of the arithmetic function with memory shown in FIG.

【図10】本発明に係る半導体記憶装置の第5の実施例を示すコピー機能つきメモリの構成図である。 It is a configuration diagram of a copy function with the memory of a fifth embodiment of the semiconductor memory device according to the invention; FIG.

【図11】図10に示したコピー機能つきメモリの動作タイミングの一例を示すタイミング図である。 11 is a timing diagram showing an example of operation timing of the copy function with memory shown in FIG. 10.

【符号の説明】 DESCRIPTION OF SYMBOLS

MA…メモリセルアレー MC0、MC1…メモリセル RC0、RC1…演算用参照メモリセル RW0、RW1…演算用参照ワード線 Dj…データ線 SAA…センスアンプアレー SAj…センスアンプ IOG…IOゲート XD…Xデコーダ RXD…参照ワード線駆動回路 YD…Yデコーダ AMP…読み出し用アンプ DOB…出力バッファ XLL0〜XLLn、XLR0〜XLRn…Xアドレスラッチ WBUF…書き込みバッファ RYD…読み出し用Yデコーダ WYD…書き込み用Yデコーダ RYAC…読み出し用Yアドレスカウンタ WYAC…書き込み用Yアドレスカウンタ IOS0〜IOSn…IOスイッチ RIOG…読み出し用IOゲート WIOG…書き込み用IOゲート AP0、AP1…読み出し用プリアンプ WB0、 MA ... memory cell array MC 0, MC1 ... memory cells RC0, RC1 ... reference word line Dj ... data line SAA ... sense amplifier reference memory cell RW0, RW1 ... arithmetic computation array SAj ... sense amplifier IOG ... IO gate XD ... X-decoder RXD ... reference word line driving circuit YD ... Y decoder aMP ... read amplifier DOB ... output buffer XLL0~XLLn, XLR0~XLRn ... X address latch WBUF ... write buffer RYD ... Y decoder WYD ... Y decoder RYAC ... read write read use the Y address counter WYAC ... write Y address counter IOS0~IOSn ... IO switch RIOG ... read IO gate WIOG ... IO gate for writing AP0, AP1 ... read preamplifier WB0, B1…書き込み用ポストバッファ WSL0、WSL1…切り替えスイッチ SHL…左アレー選択信号 SHR…右アレー選択信号 AREG…アドレスレジスタ CLK…クロック信号 CASB…列アドレスストローブ信号 RASB…行アドレスストローブ信号 WEB…書き込みエネーブル信号 B1 ... write post buffer WSL0, WSL1 ... selector switch SHL ... left array selection signal SHR ... right array selection signal AREG ... address register CLK ... clock signal CASB ... column address strobe signal RASB ... row address strobe signal WEB ... write enable signal

Claims (10)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】複数のワード線と、複数のデータ線対と、 1. A plurality of word lines, a plurality of data line pairs,
    上記複数のワード線と上記複数のデータ線対の所望の交点に配置された複数のメモリセルを有するメモリアレーと、上記複数のデータ線対の各データ線対に接続された複数の信号増幅手段と、上記複数のデータ線対の各データ線対に接続された複数の参照信号発生手段とを有する半導体記憶装置において、上記複数のワード線の所望のワード線を選択するワード線選択手段をさらに具備し、 The plurality of word lines and the plurality of data line pairs of a desired memory array having a plurality of memory cells arranged at intersections, said plurality of data line pairs a plurality of signal amplifier means connected to the data line pair When, in a semiconductor memory device having a plurality of reference signal generating means connected to the data line pair of the plurality of data line pairs, further word line selecting means for selecting a desired word line of said plurality of word lines provided,
    上記ワード線選択手段が上記複数のデータ線対の1つのデータ線対の一方のデータ線に少なくとも2つのメモリセルからの情報を同時に読み出した後、上記信号増幅手段により上記1つのデータ線対の上記一方のデータ線に現れた信号を増幅することを特徴とする半導体記憶装置。 After the word line selecting means is simultaneously read information from at least two memory cells in one of the data lines of the one data line pair of the plurality of data line pairs, the one data line pair by the signal amplifying means the semiconductor memory device characterized by amplifying a signal appearing on one of the data lines above.
  2. 【請求項2】前記参照信号発生手段は、複数の参照ワード線と複数の前記データ線対の各交点に配置された参照メモリセルからなる参照メモリセルアレーと、前記参照ワード線の駆動回路とから構成される請求項1に記載の半導体記憶装置。 Wherein said reference signal generating means comprises a reference memory cell array comprising a plurality of reference word lines and a plurality of said data line pair reference memory cells arranged at intersections of the drive circuit of the reference word line the semiconductor memory device according to configured claims 1 to.
  3. 【請求項3】前記ワード線選択手段は、少なくとも2つのワード線を同時に独立して選択する手段である請求項1または請求項2に記載の半導体記憶装置。 Wherein said word line selection means, the semiconductor memory device according to claim 1 or claim 2 which is a means for selecting simultaneously independently at least two word lines.
  4. 【請求項4】複数のワード線と、複数のデータ線対と、 4. A plurality of word lines, a plurality of data line pairs,
    上記複数のワード線と上記複数のデータ線対の所望の交点に配置された複数のメモリセルを有するメモリアレーと、上記複数のデータ線対の各データ線対に接続された複数の参照信号発生手段と、各々2つの入力を有する複数の信号増幅手段とを有する半導体記憶装置において、 A memory array having a plurality of memory cells arranged in the desired intersections of the plurality of word lines and the plurality of data line pairs, a plurality of reference signal generators connected to the data line pair of the plurality of data line pairs in the semiconductor memory device having a plurality of signal amplifier means having means, each two inputs,
    上記複数のデータ線対のうち少なくとも2つを並列に1 1 in parallel at least two of said plurality of data line pairs
    つの信号増幅手段の2つの入力に接続する手段と、上記複数のデータ線対の各々に対して少なくとも1つずつのメモリセルからの情報を同時に読み出すようにしたワード線選択手段とをさらに具備し、上記ワード線選択手段が上記複数の信号増幅手段の入力の一方に少なくとも2 Means for connecting to the two inputs of the One of the signal amplifying means further comprises a word line selection means so as to read information from at least one each of the memory cells for each of said plurality of data line pairs at the same time , at least 2 one the word line selection means for input of the plurality of signal amplifier means
    つのメモリセルからの情報を同時に読み出した後、上記信号増幅手段により信号を増幅することを特徴とする半導体記憶装置。 One after reading information from the memory cells at the same time, the semiconductor memory device, characterized in that to amplify the signal by the signal amplifying means.
  5. 【請求項5】前記複数のデータ線対のうち少なくとも2 Wherein among said plurality of data line pairs, at least 2
    つを並列に1つの信号増幅手段の2つの入力に接続する手段は、一次元に配列された信号増幅手段の両側に配された第1および第2のメモリセルアレーと信号増幅手段との間に2列に設けられ、第1のメモリセルアレーのデータ線対の1つと第2のメモリセルアレーのデータ線対の1つを1つの信号増幅手段に同時に接続するスイッチ手段である請求項4に記載の半導体記憶装置。 One means for connecting to the two inputs of one of the signal amplifying means in parallel, between the first and second memory cell array and the signal amplifying means disposed on either side of the signal amplifying means arranged in one dimension to provided in two rows, according to claim 4 which is a switching means for connecting simultaneously one of the pair of data lines and one second memory cell array of the data line pair of the first memory cell array into one signal amplifying means the semiconductor memory device according to.
  6. 【請求項6】複数のワード線と、複数のデータ線対と、 6. A plurality of word lines, a plurality of data line pairs,
    上記複数のワード線と上記複数のデータ線対の所望の交点に配置された複数のメモリセルを有するメモリアレーと、上記複数のデータ線対の各データ線対に接続された複数の信号増幅手段とから構成された複数のメモリブロックと、該メモリブロックへのデータの入出力を行なう入出力線と、上記複数のワード線の所望のワード線を選択するワード線選択手段と、上記複数の信号増幅手段のうちから上記入出力線に接続する信号増幅手段を選択する列アドレス選択線と列アドレス選択手段とを有し、メモリ外部からのデータ群のコピーのための条件を設定するコピー条件設定手段と、前記データ群のコピー元およびコピー先のアドレスを発生するコピーアドレス発生手段とをさらに具備することを特徴とする半導体記憶装置。 The plurality of word lines and the plurality of data line pairs of a desired memory array having a plurality of memory cells arranged at intersections, said plurality of data line pairs a plurality of signal amplifier means connected to the data line pair a plurality of memory blocks is composed of a, and input and output lines for inputting and outputting data to said memory block, a word line selecting means for selecting a desired word line of said plurality of word lines, the plurality of signals from among the amplifying means and a column address selection lines and the column address selecting means for selecting a signal amplifying means for connecting to said input and output lines, copy condition setting for setting conditions for copying data group from the memory external the semiconductor memory device according to claim means, further comprising a copy address generating means for generating an address of the source and destination of the data group.
  7. 【請求項7】前記コピー条件設定手段は、データ群のコピー元およびコピー先の先頭アドレスを設定する先頭アドレス設定手段と、コピーするデータ群のデータ量を設定するデータ量設定手段とを少なくとも有する請求項6 Wherein said copy condition setting means includes a start address setting means for setting the copy source and the start address of the copy destination of the data group, the data amount setting means for setting a data amount of data groups to be copied at least according to claim 6
    に記載の半導体記憶装置。 The semiconductor memory device according to.
  8. 【請求項8】前記メモリブロックへのデータの入出力を行う入出力線と、列アドレス選択線と、列アドレス選択手段とを各々二重化して成る請求項6に記載の半導体記憶装置。 8. A output line for inputting and outputting data to the memory block, and the column address select lines, the semiconductor memory device according to claim 6 comprising duplexed respectively and column address selecting means.
  9. 【請求項9】複数のワード線と、複数のデータ線対と、 9. A plurality of word lines, a plurality of data line pairs,
    上記複数のワード線と上記複数のデータ線対の所望の交点に配置された複数のメモリセルを有するメモリアレーと、上記複数のデータ線対の各データ線対に接続された複数の信号増幅手段とから構成された複数のメモリブロックと、該メモリブロックへのデータの入出力を同時並列に行なう二重化した入出力線と、上記複数のワード線の所望のワード線を選択するワード線選択手段と、上記複数の信号増幅手段のうちから上記二重化した入出力線に接続する信号増幅手段を選択する二重化した列アドレス選択線と二重化した列アドレス選択手段、とを具備することを特徴とする半導体記憶装置。 The plurality of word lines and the plurality of data line pairs of a desired memory array having a plurality of memory cells arranged at intersections, said plurality of data line pairs a plurality of signal amplifier means connected to the data line pair a plurality of memory blocks is composed of a, input and output lines, with duplication is performed simultaneously in parallel input and output of data to the memory block, a word line selecting means for selecting a desired word line of said plurality of word lines the semiconductor memory characterized by comprising column address selecting means duplexed with the column address select lines duplexed selects a signal amplifying means for connecting to the input and output lines described above duplicated from among the plurality of signal amplifier means, the city apparatus.
  10. 【請求項10】前記メモリアレーはダイナミックメモリで構成される請求項1乃至請求項9のいずれか一に記載の半導体記憶装置。 10. A semiconductor memory device according to any one of the memory array according to claim 1 to claim 9 comprised of dynamic memory.
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