JPH08298289A - プログラム可能な論理回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数の論理ブロックからなるプログラム可能
な論理回路の歩留りを向上させる。 【構成】 各々に固有の論理ブロック番地４が付与され
た複数の論理ブロック１と、これらの論理ブロック１を
任意に接続する配線領域２とからなり、論理ブロック１
を任意に選択的に接続することによってユーザが所望の
論理機能実現するプログラム可能な論理回路において、
故障の論理ブロック３の論理ブロック番地４を記憶する
故障論理ブロック記憶素子５を設け、ユーザ段階で故障
の論理ブロック３を識別して使用を避けることで、故障
の論理ブロック３を含むプログラム可能な論理回路の使
用を可能にし、歩留りを向上させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラム可能な論理
回路に関し、特に、複数の論理ブロックを利用者が任意
に組み合わせて所望の論理を構築するＦＰＧＡ（Field
ProgrammableGate Array）等の論理回路に適用して有効
な技術に関する。

【０００２】

【従来の技術】たとえば、最終ユーザのレベルで任意の
論理を構築可能にしたＦＰＧＡ等の論理回路では、メー
カで設計された既成の複数の論理ブロックと、これらの
論理ブロックを任意に接続する配線領域からなる論理素
子を用い、配線領域に設けられたアンチヒューズ等の手
段によって複数の論理ブロックを任意に組み合わせるこ
とにより、必要な論理を構築可能にした構成となってい
る。

【０００３】また、特開昭６４−９０６１６号公報に開
示された技術では、ユーザのプログラム後の論理回路の
故障を検出する技術が開示されている。

【０００４】

【発明が解決しようとする課題】前述の前者の従来技術
では、複数の論理ブロックの製造段階における故障の有
無を識別したり記録したりする手段がないため、ひとつ
でも故障の論理ブロックが存在する場合には、素子全体
を廃棄しなければならない、という問題があった。

【０００５】また、後者の従来技術では、複数の論理ブ
ロックを含む論理を構築した後の検査なので、製造段階
で発生した不良の論理ブロックに起因する論理障害の発
生防止には効果がない。

【０００６】本発明の目的は、複数の論理ブロックを含
むプログラム可能な論理回路の歩留りを向上させること
にある。

【０００７】本発明の他の目的は、製造段階の故障に起
因するユーザレベルでの論理障害の発生を確実に防止す
ることが可能なプログラム可能な論理回路を提供するこ
とにある。

【０００８】

【課題を解決するための手段】本発明では、複数の論理
ブロックの各々毎に他の論理ブロックと区別可能な固有
の論理ブロック番地を付与し、製造時プロセスでのウエ
ハの機能検査時点で、論理ブロックに故障が有るもの
は、故障した論理ブロックの番地を、レジスタ等の記憶
手段に記憶させる構成としたものである。使用者が、論
理をプログラムする時には、故障の論理ブロックを記憶
した情報（故障情報）を基に、故障の論理ブロックを回
避して、論理機能を実現する。

【０００９】また、複数の論理ブロックの各々に対応し
た固有の抵抗値を持つ抵抗素子と０Ωの短絡線からなる
並列抵抗回路群を入力端子と出力端子の間に直列に接続
した検査回路を備える。ウエハの機能検査時点で、論理
ブロックに故障が有るものは、該当する並列抵抗回路の
０Ωの短絡線をレーザ等で切断し固有の抵抗値を表面化
させこれを電圧降下にて検出できるようにする。

【００１０】

【作用】複数有る論理ブロックに対し、それぞれの論理
ブロック毎に論理ブロック番地を設定し、論理ブロック
に故障が有る場合、その論理ブロック番地が内蔵の記憶
素子に記憶されているので、使用者が、プログラム時に
この故障情報（番地）を読み出して、故障の論理ブロッ
クの使用を回避する事により、複数の論理ブロックの幾
つかに故障が有る論理回路でも廃棄することなく使用可
能となる。

【００１１】また、複数の論理ブロックの各々に対応す
る抵抗素子の固有の抵抗値が、並列抵抗回路内で並列に
接続された短絡線の切断によって顕在化され、入力端子
と出力端子の間の特定の電圧降下の値として検出される
ので、故障の論理ブロックに対応する並列抵抗回路内の
短絡線を製造段階で切断しておくことにより、最終のユ
ーザのレベルで、入力端子と出力端子の間の特定の電圧
降下の値として故障の論理ブロックを弁別でき、ユーザ
のプログラム時に故障の論理ブロックを回避して論理機
能を実現可能となる。

【００１２】

【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。

【００１３】（実施例１）図１は、本発明の一実施例で
あるプログラム可能な論理回路の構成の一例を説明する
概念図であり、図２は、その一部を取り出して示す概念
図である。図１において、本実施例の論理回路は、たと
えば論理ＬＳＩ等で構成されており、１は論理ブロッ
ク、２は、たとえばアンチヒューズ等の配線制御機能を
含む配線領域、３は故障の論理ブロック、４は論理ブロ
ック番地、５は故障論理ブロック記憶素子を示す。図２
は故障論理ブロック記憶素子５の詳細を示しており、複
数のブロック１の数に対応した複数のビットを有するレ
ジスタ等で構成されている。それぞれ論理ブロック１の
各々毎に他の論理ブロック１と区別可能な固有の論理ブ
ロック番地４を付与し、ウエハテストの時点で、論理ブ
ロック１に故障が有るものは、故障した論理ブロック１
の番地を故障論理ブロック記憶素子５に記憶させてお
く。例えば、論理ブロック番地の値が“９”の論理ブロ
ック（故障の論理ブロック３）が不良の場合、図２に例
示される故障論理ブロック記憶素子５のビット９に
“１”を書き込み、その他のビットには“０”を書き込
んでおく。

【００１４】使用者が、論理をプログラムする時には、
故障論理ブロック記憶素子５の情報（故障情報）を読み
だして故障の論理ブロック３を識別し、故障の論理ブロ
ック３を回避してプログラムし、所望の論理機能を実現
する。これにより、複数の論理ブロック１の中に故障の
論理ブロック３が混在する場合でも、論理回路全体を廃
棄することなく、若干の機能低下は有るものの、廃棄せ
ずに使用に供することが可能となり、論理回路の歩留り
が向上する。

【００１５】（実施例２）図３は本発明の他の実施例で
あるプログラム可能な論理回路の構成の一例を示す概念
図であり、図４は、その作用の一例を示す回路図であ
る。図３に例示されるように、本実施例の論理回路は論
理ＬＳＩ等で構成されており、１１〜１４は論理ブロッ
クであり、１５は配線領域、１６は論理ブロック１１、
論理ブロック１２の故障を検出する故障検出入力端子で
あり、１８はその故障検出出力端子である。また、１７
は論理ブロック１３、論理ブロック１４の故障を検出す
る故障検出入力端子であり、１９はその故障検出出力端
子である。

【００１６】この場合、故障検出入力端子１６と故障検
出出力端子１８の間には、論理ブロック１１に対応する
抵抗値の抵抗素子２０ａ（５Ω）および０Ωの短絡線２
０ｂからなる並列抵抗回路２０、および論理ブロック１
２に対応する抵抗値の抵抗素子２１ａ（５０Ω）および
０Ωの短絡線２１ｂからなる並列抵抗回路２１が設けら
れている。同様に、故障検出入力端子１７と故障検出出
力端子１９の間には、論理ブロック１３に対応する抵抗
値の抵抗素子２２ａ（２０Ω）および０Ωの短絡線２２
ｂからなる並列抵抗回路２２、および論理ブロック１４
に対応する抵抗値の抵抗素子２３ａ（１００Ω）および
０Ωの短絡線２３ｂからなる並列抵抗回路２３が設けら
れている。

【００１７】次に、図４にて本実施例のプログラム可能
な論理回路の論理ブロックの故障検出の作用の一例を説
明する。

【００１８】論理ＬＳＩのウエハーテストにて論理ブロ
ック１１の不良があった場合、レーザ等で並列抵抗回路
２０の抵抗０Ωの短絡線２０ｂを切断する。この状態で
論理ＬＳＩを完成させユーザがプログラムする段階で故
障検出入力端子１６に５Ｖを印加し故障検出出力端子１
８に１００Ωを接続し接地する。この例では論理ブロッ
ク１１に対応する並列抵抗回路２０の０Ω抵抗の短絡線
２０ｂが切断されているので抵抗素子２０ａの５Ωとな
り故障検出出力端子１８には１００／（１００＋５）×
５Ｖ＝4.７６Ｖが得られる。また論理ＬＳＩのウエハ状
態での論理テストにて、論理ブロック１２の不良があっ
た場合レーザ等で回路２１の抵抗０Ωの短絡線２１ｂを
切断する。この場合の完成品では論理ブロック１２に対
応する並列抵抗回路２１の０Ω抵抗の短絡線２１ｂが切
断されているので抵抗素子２１ａの５０Ωとなり故障検
出出力端子１８には１００／（１００＋５０）×５Ｖ＝
3.３３Ｖの電圧が得られる。

【００１９】以上の様に複数の論理ブロック１１〜１４
の各々に対応して固有の抵抗値の抵抗素子２０ａ〜２３
ａと短絡線２０ｂ〜２３ｂの組み合わせからなる並列抵
抗回路２０〜２３を備えており、ウエハテストにて論理
ブロック１１〜１４に不良が検出されると、対応する並
列抵抗回路２０〜２３の抵抗０Ωの短絡線２０ｂ〜２３
ｂを切断した状態で論理ＬＳＩを製造する。

【００２０】一方、ユーザがプログラムする時には、故
障検出入力端子１６，１７に電圧を印加し故障検出出力
端子１８，１９に特定の抵抗を接続接地することで固有
の電圧を測定することにより故障の論理ブロックを特定
することができ、当該故障の論理ブロックを避けて正常
な論理ブロックのみを選択的に使用したプログラミング
が可能となる。

【００２１】また、故障検出のための入出力端子を多く
設ける余裕がない場合は、たとえば、図５のように、複
数の論理ブロック１１〜１４の各々に対応して設けられ
た複数の並列抵抗回路２０〜２３のすべてを、一対の故
障検出入力端子１６と故障検出出力端子１８に直列に接
続すれば、少ない端子数で多数の論理ブロックの中の故
障ブロックに対応した固有の電圧を検出して、故障の論
理ブロックを識別できる。

【００２２】

【発明の効果】本発明のプログラム可能な論理回路によ
れば、複数の論理ブロックを含むプログラム可能な論理
回路の歩留りを向上させることができる、という効果が
得られる。

【００２３】また、製造段階の故障に起因するユーザレ
ベルでの論理障害の発生を確実に防止することができ
る、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例であるプログラム可能な論理
回路の構成の概要を説明する概念図である。

【図２】本発明の一実施例であるプログラム可能な論理
回路の一部を取り出して示す概念図である。

【図３】本発明の他の実施例であるプログラム可能な論
理回路の構成の一例を示す概念図である。

【図４】本発明の他の実施例であるプログラム可能な論
理回路の作用の一例を示す回路図である。

【図５】本発明の他の実施例であるプログラム可能な論
理回路の変形例を示す概念図である。

【符号の説明】

１…論理ブロック、２…配線領域、３…故障の論理ブロ
ック、４…論理ブロック番地、５…故障論理ブロック記
憶素子（記憶手段）、１１〜１４…論理ブロック、１５
…配線領域、１６，１７…故障検出入力端子、１８，１
９…故障検出出力端子、２０〜２３…並列抵抗回路、２
０ａ〜２３ａ…抵抗素子、２０ｂ〜２３ｂ…短絡線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各々が固有の論理ブロック番地を付与さ
   れた複数の論理ブロックと、複数の前記論理ブロックの
   中の故障した前記論理ブロックの前記論理ブロック番地
   を記憶する記憶手段とを含む第１の構成、 複数の論理ブロックの各々に対応する固有抵抗値を持つ
   抵抗素子および前記抵抗素子を迂回する短絡線からなる
   複数の並列抵抗回路を入力端子と出力端子の間に直列に
   接続し、複数の前記論理ブロックの中に不良の論理ブロ
   ックに対応する前記並列抵抗回路の前記短絡線を切断し
   た時の前記入力端子と前記出力端子の間の固有の電圧降
   下値を検出することで不良の前記論理ブロックを弁別す
   る第２の構成、の少なくとも一方の構成を備えたことを
   特徴とするプログラム可能な論理回路。