JPH08293559A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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- JPH08293559A JPH08293559A JP7122938A JP12293895A JPH08293559A JP H08293559 A JPH08293559 A JP H08293559A JP 7122938 A JP7122938 A JP 7122938A JP 12293895 A JP12293895 A JP 12293895A JP H08293559 A JPH08293559 A JP H08293559A
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- film
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Abstract
(57)【要約】
【目的】 製造工程数を増大させることなく、平坦化絶
縁膜からの水分の影響を効果的に阻止できる半導体メモ
リ装置およびその製造方法を得る。 【構成】 この半導体メモリ装置は、ＮＭＯＳトランジ
スタ１３，１４と、第１の平坦化絶縁膜として形成され
たシリコン酸化膜４５（ＳｉＨ4 ／ＢＰＳＧリフロー
膜）と、このシリコン酸化膜４５上に形成されたＴＦＴ
１５と、第２の平坦化絶縁膜として形成されたシリコン
酸化膜５７（Ｏ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜）
と、このシリコン酸化膜５７上に形成された積層アルミ
ニウム配線１７とを備える。シリコン酸化膜４５は、水
分含有の少ないＢＰＳＧリフロー膜なので、ＮＭＯＳト
ランジスタ１３，１４およびＴＦＴ１５への水分の影響
がない。一方、シリコン酸化膜５７は、平坦化特性のよ
いＢＰＳＧリフロー膜なので、熱処理後のその平坦性は
極めて良好であり、積層アルミニウム配線１７の形成上
好都合である。
縁膜からの水分の影響を効果的に阻止できる半導体メモ
リ装置およびその製造方法を得る。 【構成】 この半導体メモリ装置は、ＮＭＯＳトランジ
スタ１３，１４と、第１の平坦化絶縁膜として形成され
たシリコン酸化膜４５（ＳｉＨ4 ／ＢＰＳＧリフロー
膜）と、このシリコン酸化膜４５上に形成されたＴＦＴ
１５と、第２の平坦化絶縁膜として形成されたシリコン
酸化膜５７（Ｏ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜）
と、このシリコン酸化膜５７上に形成された積層アルミ
ニウム配線１７とを備える。シリコン酸化膜４５は、水
分含有の少ないＢＰＳＧリフロー膜なので、ＮＭＯＳト
ランジスタ１３，１４およびＴＦＴ１５への水分の影響
がない。一方、シリコン酸化膜５７は、平坦化特性のよ
いＢＰＳＧリフロー膜なので、熱処理後のその平坦性は
極めて良好であり、積層アルミニウム配線１７の形成上
好都合である。
Description
【０００１】
【産業上の利用分野】本発明は例えばＳＲＡＭ（スタテ
ィック・ランダム・アクセス・メモリ）等の半導体メモ
リ装置およびその製造方法に関する。
ィック・ランダム・アクセス・メモリ）等の半導体メモ
リ装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置に対するより一層の高
集積化の要求から、０．３５μｍ以下のデザイン・ルー
ルが用いられつつある。このような超高集積化された半
導体メモリ装置においては、薄膜トランジスタ（ＴＦ
Ｔ）のゲートやチャネル層となる多結晶シリコン（ポリ
シリコン）層およびその上の金属配線層をリソグラフィ
技術によって微細なパターンで形成するには、パターン
の高さを揃えて露光時の焦点深度のばらつきを抑え、焦
点を合わせる必要があるため、ＴＦＴの形成前の平坦化
工程が必須である。このような平坦化工程には、例え
ば、優れた平坦化特性を示すＯ3 ／ＴＥＯＳ／ＢＰＳＧ
リフロー膜による平坦化ＣＶＤ技術が用いられようとし
ている。この技術は、ＴＥＯＳ（テトラ・エチル・オル
ソ・シリケート）をオゾン（Ｏ3 ）ガス雰囲気中で反応
させて、リンやボロン等の不純物を含有する層を形成
後、これを熱処理してリフローにより平坦化膜を形成す
る技術である。
集積化の要求から、０．３５μｍ以下のデザイン・ルー
ルが用いられつつある。このような超高集積化された半
導体メモリ装置においては、薄膜トランジスタ（ＴＦ
Ｔ）のゲートやチャネル層となる多結晶シリコン（ポリ
シリコン）層およびその上の金属配線層をリソグラフィ
技術によって微細なパターンで形成するには、パターン
の高さを揃えて露光時の焦点深度のばらつきを抑え、焦
点を合わせる必要があるため、ＴＦＴの形成前の平坦化
工程が必須である。このような平坦化工程には、例え
ば、優れた平坦化特性を示すＯ3 ／ＴＥＯＳ／ＢＰＳＧ
リフロー膜による平坦化ＣＶＤ技術が用いられようとし
ている。この技術は、ＴＥＯＳ（テトラ・エチル・オル
ソ・シリケート）をオゾン（Ｏ3 ）ガス雰囲気中で反応
させて、リンやボロン等の不純物を含有する層を形成
後、これを熱処理してリフローにより平坦化膜を形成す
る技術である。
【０００３】
【発明が解決しようとする課題】しかしながら、例え
ば、「信学技法 Tecnical Report of IEICE.R93-26(19
93-10)」に示されたＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー
膜による平坦化ＣＶＤ技術や、回転塗布膜の一種である
ＳＯＧ（スピン・オン・グラス）膜においては、膜自体
が水分を多く含むため、ＭＯＳＦＥＴのホットキャリア
劣化が増速する等、デバイスの信頼性や寿命を確保する
上で問題が多い。上記の先行技術文献には、水分を含む
膜の上層にプラズマＴＥＯＳを、下層に水分抑制効果の
大きいシリコン酸化膜（ＥＣＲ−ＳｉＯ2 膜）を堆積す
ることでホットキャリア耐性を改善できることが開示さ
れているが、いずれの膜も水分の阻止という点では完全
でなく、製品レベルでの信頼性を保証するには不十分と
言わざるを得ない。
ば、「信学技法 Tecnical Report of IEICE.R93-26(19
93-10)」に示されたＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー
膜による平坦化ＣＶＤ技術や、回転塗布膜の一種である
ＳＯＧ（スピン・オン・グラス）膜においては、膜自体
が水分を多く含むため、ＭＯＳＦＥＴのホットキャリア
劣化が増速する等、デバイスの信頼性や寿命を確保する
上で問題が多い。上記の先行技術文献には、水分を含む
膜の上層にプラズマＴＥＯＳを、下層に水分抑制効果の
大きいシリコン酸化膜（ＥＣＲ−ＳｉＯ2 膜）を堆積す
ることでホットキャリア耐性を改善できることが開示さ
れているが、いずれの膜も水分の阻止という点では完全
でなく、製品レベルでの信頼性を保証するには不十分と
言わざるを得ない。
【０００４】一方、水分を効果的に阻止する膜としては
シリコン窒化膜（Ｓｉ3 Ｎ4 ）が知られている。しかし
ながら、この膜を用いてＭＯＳＦＥＴとＴＦＴの双方に
対する水分の影響を排除しようとすると、工程数が多く
なり、製造方法が極めて煩雑となる。すなわち、図１７
に示すように、下から順に、ＭＯＳＦＥＴ１０１、シリ
コン酸化膜１０２、シリコン窒化膜（１層目Ｓｉ3 Ｎ4
層）１０３、水分を含んだ平坦化絶縁膜（１層目ＢＰＳ
Ｇ層）１０４、シリコン窒化膜（２層目Ｓｉ3Ｎ4 層）
１０５、ＴＦＴ１０６、シリコン窒化膜（３層目Ｓｉ3
Ｎ4 層）１０７、水分を含んだ平坦化絶縁膜（２層目Ｂ
ＰＳＧ層）１０８、金属配線層１０９という複雑な構造
となり、多くの製造工程が必要となる。また、この場合
には、ＭＯＳＦＥＴ１０１およびＴＦＴ１０６と層間絶
縁膜（シリコン酸化膜１０２，平坦化絶縁膜１０４，１
０８）との間の界面準位を安定化するための水素化処理
（水素アニール）による効果が減少するという問題もあ
る。
シリコン窒化膜（Ｓｉ3 Ｎ4 ）が知られている。しかし
ながら、この膜を用いてＭＯＳＦＥＴとＴＦＴの双方に
対する水分の影響を排除しようとすると、工程数が多く
なり、製造方法が極めて煩雑となる。すなわち、図１７
に示すように、下から順に、ＭＯＳＦＥＴ１０１、シリ
コン酸化膜１０２、シリコン窒化膜（１層目Ｓｉ3 Ｎ4
層）１０３、水分を含んだ平坦化絶縁膜（１層目ＢＰＳ
Ｇ層）１０４、シリコン窒化膜（２層目Ｓｉ3Ｎ4 層）
１０５、ＴＦＴ１０６、シリコン窒化膜（３層目Ｓｉ3
Ｎ4 層）１０７、水分を含んだ平坦化絶縁膜（２層目Ｂ
ＰＳＧ層）１０８、金属配線層１０９という複雑な構造
となり、多くの製造工程が必要となる。また、この場合
には、ＭＯＳＦＥＴ１０１およびＴＦＴ１０６と層間絶
縁膜（シリコン酸化膜１０２，平坦化絶縁膜１０４，１
０８）との間の界面準位を安定化するための水素化処理
（水素アニール）による効果が減少するという問題もあ
る。
【０００５】また、シリコン窒化膜（Ｓｉ3 Ｎ4 ）を、
層間絶縁膜として用いるシリコン酸化膜（ＳｉＯ2 ）と
積層させて用いた場合には、シリコン酸化膜とシリコン
窒化膜の屈折率が異なることから、工程中における光学
的膜厚測定が不可能となる。すなわち、例えば、ＭＯＳ
ＦＥＴ上に形成したＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー
膜上にさらにリフロー平坦化膜（ＢＰＳＧ膜）を形成す
る場合には、ＢＰＳＧ／ＳｉＯ2 構造となって同じＳｉ
Ｏ2 系の膜同士なので屈折率や反射率が同じであり、全
膜厚の測定が可能である。ところが、ＭＯＳＦＥＴ上に
形成したＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜上にシリ
コン窒化膜を形成してその上に形成するリフロー平坦化
膜（ＢＰＳＧ膜）からの水分の侵入を防止しようとする
場合には、ＢＰＳＧ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 という３層
構造となる。すなわち、ＳｉＯ2系の膜の間にこれと屈
折率や反射率が異なるＳｉ3 Ｎ4 膜が挟み込まれること
となるため、上記のような全膜厚の測定が不可能とな
る。この問題を解決するため、Ｓｉ3 Ｎ4 膜の単層構造
にする方法も考えられる。しかしながら、この場合に
は、絶縁性や平坦性の確保のためＳｉ3 Ｎ4 膜の膜厚を
大きくする必要があり、ストレスによって膜にクラック
が生ずるおそれがある。
層間絶縁膜として用いるシリコン酸化膜（ＳｉＯ2 ）と
積層させて用いた場合には、シリコン酸化膜とシリコン
窒化膜の屈折率が異なることから、工程中における光学
的膜厚測定が不可能となる。すなわち、例えば、ＭＯＳ
ＦＥＴ上に形成したＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー
膜上にさらにリフロー平坦化膜（ＢＰＳＧ膜）を形成す
る場合には、ＢＰＳＧ／ＳｉＯ2 構造となって同じＳｉ
Ｏ2 系の膜同士なので屈折率や反射率が同じであり、全
膜厚の測定が可能である。ところが、ＭＯＳＦＥＴ上に
形成したＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜上にシリ
コン窒化膜を形成してその上に形成するリフロー平坦化
膜（ＢＰＳＧ膜）からの水分の侵入を防止しようとする
場合には、ＢＰＳＧ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 という３層
構造となる。すなわち、ＳｉＯ2系の膜の間にこれと屈
折率や反射率が異なるＳｉ3 Ｎ4 膜が挟み込まれること
となるため、上記のような全膜厚の測定が不可能とな
る。この問題を解決するため、Ｓｉ3 Ｎ4 膜の単層構造
にする方法も考えられる。しかしながら、この場合に
は、絶縁性や平坦性の確保のためＳｉ3 Ｎ4 膜の膜厚を
大きくする必要があり、ストレスによって膜にクラック
が生ずるおそれがある。
【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、製造工程数を増大させることなく、
平坦化絶縁膜からの水分の影響を効果的に阻止すること
ができる半導体メモリ装置およびその製造方法を提供す
ることにある。
ので、その課題は、製造工程数を増大させることなく、
平坦化絶縁膜からの水分の影響を効果的に阻止すること
ができる半導体メモリ装置およびその製造方法を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ装
置は、基板上に形成された一対のドライバ用トランジス
タおよび一対のアクセス用トランジスタと、ドライバ用
トランジスタおよびアクセス用トランジスタを覆うよう
に形成された層間絶縁膜であって、モノシラン（ＳｉＨ
4 ）を主成分とするガス雰囲気中で形成された不純物含
有リフロー膜からなる第１の平坦化絶縁膜と、この第１
の平坦化絶縁膜の上に形成された一対の負荷素子と、前
記負荷素子を覆うように形成された層間絶縁膜であっ
て、ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）
をオゾン（Ｏ3 ）ガス雰囲気中で反応させて形成された
不純物含有リフロー膜からなる第２の平坦化絶縁膜と、
この第２の平坦化絶縁膜の上に形成された金属配線層と
を備えている。
置は、基板上に形成された一対のドライバ用トランジス
タおよび一対のアクセス用トランジスタと、ドライバ用
トランジスタおよびアクセス用トランジスタを覆うよう
に形成された層間絶縁膜であって、モノシラン（ＳｉＨ
4 ）を主成分とするガス雰囲気中で形成された不純物含
有リフロー膜からなる第１の平坦化絶縁膜と、この第１
の平坦化絶縁膜の上に形成された一対の負荷素子と、前
記負荷素子を覆うように形成された層間絶縁膜であっ
て、ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）
をオゾン（Ｏ3 ）ガス雰囲気中で反応させて形成された
不純物含有リフロー膜からなる第２の平坦化絶縁膜と、
この第２の平坦化絶縁膜の上に形成された金属配線層と
を備えている。
【０００８】これらの要素のうち、第２の平坦化絶縁膜
は、ＳＯＧ（スピン・オン・グラス）塗布によって形成
されたものでもよく、また、前記負荷素子と前記第２の
平坦化絶縁膜との間に、さらに水分阻止層を形成するよ
うにしてもよい。また、第１の平坦化絶縁膜またはリフ
ロー膜で構成する場合の第２の平坦化絶縁膜は、リンお
よびボロンを不純物として含有するリフロー膜で構成可
能である。
は、ＳＯＧ（スピン・オン・グラス）塗布によって形成
されたものでもよく、また、前記負荷素子と前記第２の
平坦化絶縁膜との間に、さらに水分阻止層を形成するよ
うにしてもよい。また、第１の平坦化絶縁膜またはリフ
ロー膜で構成する場合の第２の平坦化絶縁膜は、リンお
よびボロンを不純物として含有するリフロー膜で構成可
能である。
【０００９】本発明の半導体メモリ装置の製造方法は、
基板上に一対のドライバ用トランジスタおよび一対のア
クセス用トランジスタを形成する工程と、ドライバ用ト
ランジスタおよびアクセス用トランジスタを覆うよう
に、モノシラン（ＳｉＨ4 ）を主成分とするガス雰囲気
中において、不純物を含有する第１の層間絶縁膜を形成
する工程と、この第１の層間絶縁膜を熱処理してリフロ
ーにより平坦化する工程と、平坦化された第１の層間絶
縁膜の上に一対の負荷素子を形成する工程と、この負荷
素子を覆うように、ＴＥＯＳ（テトラ・エチル・オルソ
・シリケート）をオゾン（Ｏ3 ）ガス雰囲気中で反応さ
せて、不純物を含有する第２の層間絶縁膜を形成する工
程と、この第２の層間絶縁膜を熱処理してリフローによ
り平坦化する工程と、平坦化された第２の層間絶縁膜の
上に金属配線層を形成する工程とを含んでいる。
基板上に一対のドライバ用トランジスタおよび一対のア
クセス用トランジスタを形成する工程と、ドライバ用ト
ランジスタおよびアクセス用トランジスタを覆うよう
に、モノシラン（ＳｉＨ4 ）を主成分とするガス雰囲気
中において、不純物を含有する第１の層間絶縁膜を形成
する工程と、この第１の層間絶縁膜を熱処理してリフロ
ーにより平坦化する工程と、平坦化された第１の層間絶
縁膜の上に一対の負荷素子を形成する工程と、この負荷
素子を覆うように、ＴＥＯＳ（テトラ・エチル・オルソ
・シリケート）をオゾン（Ｏ3 ）ガス雰囲気中で反応さ
せて、不純物を含有する第２の層間絶縁膜を形成する工
程と、この第２の層間絶縁膜を熱処理してリフローによ
り平坦化する工程と、平坦化された第２の層間絶縁膜の
上に金属配線層を形成する工程とを含んでいる。
【００１０】これらの工程のうち、第２の層間絶縁膜の
形成は、ＳＯＧ（スピン・オン・グラス）塗布によって
行うようにしてもよく、また、前記負荷素子と前記第２
の層間絶縁膜との間に、さらに水分阻止層を形成する工
程を挿入するようにしてもよい。また、第１の層間絶縁
膜またはリフロー膜で構成する場合の第２の層間絶縁膜
は、リンおよびボロンを不純物として含有するリフロー
膜として形成可能である。
形成は、ＳＯＧ（スピン・オン・グラス）塗布によって
行うようにしてもよく、また、前記負荷素子と前記第２
の層間絶縁膜との間に、さらに水分阻止層を形成する工
程を挿入するようにしてもよい。また、第１の層間絶縁
膜またはリフロー膜で構成する場合の第２の層間絶縁膜
は、リンおよびボロンを不純物として含有するリフロー
膜として形成可能である。
【００１１】
【作用】本発明の半導体メモリ装置および製造方法で
は、ドライバ用トランジスタおよびアクセス用トランジ
スタを覆う第１の平坦化絶縁膜は、モノシラン（ＳｉＨ
4）を主成分とするガス雰囲気中で形成された不純物含
有リフロー膜であって、水分含有量が極めて小さいた
め、ドライバ用トランジスタ、アクセス用トランジスタ
および負荷素子に対する水分による悪影響が軽減され
る。その一方、負荷素子を覆う第２の平坦化絶縁膜は、
極めて平坦性のよいＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー
膜またはＳＯＧ膜で形成されているので、金属配線層形
成上好都合である。
は、ドライバ用トランジスタおよびアクセス用トランジ
スタを覆う第１の平坦化絶縁膜は、モノシラン（ＳｉＨ
4）を主成分とするガス雰囲気中で形成された不純物含
有リフロー膜であって、水分含有量が極めて小さいた
め、ドライバ用トランジスタ、アクセス用トランジスタ
および負荷素子に対する水分による悪影響が軽減され
る。その一方、負荷素子を覆う第２の平坦化絶縁膜は、
極めて平坦性のよいＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー
膜またはＳＯＧ膜で形成されているので、金属配線層形
成上好都合である。
【００１２】さらに、負荷素子と前記第２の平坦化絶縁
膜との間に、さらに水分阻止層を形成した場合には、水
分含有量が比較的大きい第２の平坦化絶縁膜から受ける
水分の影響が排除される。
膜との間に、さらに水分阻止層を形成した場合には、水
分含有量が比較的大きい第２の平坦化絶縁膜から受ける
水分の影響が排除される。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。ここでは、半導体メモリ装置として
ＳＲＡＭ装置を例に説明する。
て詳細に説明する。ここでは、半導体メモリ装置として
ＳＲＡＭ装置を例に説明する。
【００１４】図１は本発明の一実施例に係るＳＲＡＭ装
置の断面構成を表し、図２はこのＳＲＡＭ装置の回路構
成を表すものである。なお、図２において符合ＷＬはワ
ードライン、符合ＢＬおよび／ＢＬはそれぞれビットラ
イン、ビットバーライン、符合Ｖｄｄは電源ラインを示
す。
置の断面構成を表し、図２はこのＳＲＡＭ装置の回路構
成を表すものである。なお、図２において符合ＷＬはワ
ードライン、符合ＢＬおよび／ＢＬはそれぞれビットラ
イン、ビットバーライン、符合Ｖｄｄは電源ラインを示
す。
【００１５】このＳＲＡＭ装置は、メモリセル形成領域
１１と図示しない周辺回路部とを含んでいる。メモリセ
ル形成領域１１には、アクセス用ＭＯＳトランジスタで
あるＮＭＯＳトランジスタ１３（１３′）と、ゲート・
拡散領域自己整合型のドライバ・トランジスタであるＮ
ＭＯＳトランジスタ１４（１４′）と、負荷トランジス
タとしてのＰ型のＴＦＴ１５（１５′）とが形成され、
周辺回路部には、電源ライン（Ｖｄｄ）としての多結晶
シリコン層とＰ+ 型不純物領域との電源ラインコンタク
トと、Ｐ+ 型不純物領域に対するプラグ領域としてのコ
ンタクト電極と、積層アルミニウム配線層が形成されて
いる。これらの各部分はシリコン基体２１を基板として
形成されている。
１１と図示しない周辺回路部とを含んでいる。メモリセ
ル形成領域１１には、アクセス用ＭＯＳトランジスタで
あるＮＭＯＳトランジスタ１３（１３′）と、ゲート・
拡散領域自己整合型のドライバ・トランジスタであるＮ
ＭＯＳトランジスタ１４（１４′）と、負荷トランジス
タとしてのＰ型のＴＦＴ１５（１５′）とが形成され、
周辺回路部には、電源ライン（Ｖｄｄ）としての多結晶
シリコン層とＰ+ 型不純物領域との電源ラインコンタク
トと、Ｐ+ 型不純物領域に対するプラグ領域としてのコ
ンタクト電極と、積層アルミニウム配線層が形成されて
いる。これらの各部分はシリコン基体２１を基板として
形成されている。
【００１６】メモリセル形成領域１１のシリコン基体２
１上にはＰ型ウェル領域２３が形成され、このＰ型ウェ
ル領域２３および周辺回路部のシリコン基体２１上に
は、部分的に素子分離領域（ＬＯＣＯＳ(Local Oxidati
on of Silicon)領域）としてのシリコン酸化膜２２が形
成されている。このシリコン酸化膜２２によって区画さ
れたメモリセル形成領域１１のＰ型ウェル領域２３上に
は、いわゆるＬＤＤ(Lightly Doped Drain) 構造のＮＭ
ＯＳトランジスタ１３が形成されている。すなわち、Ｐ
型ウェル領域２３上に形成されたシリコン酸化膜２４
（ゲート絶縁膜）を介してＮＭＯＳトランジスタのゲー
ト電極としてのポリサイド層２７が形成され、パターニ
ングされたゲート電極に隣接するＰ型ウェル領域２３の
表面近傍には、低濃度の不純物拡散領域であるＮ- 型不
純物領域２９が形成されている。ゲート電極としてのポ
リサイド層２７の側面にはシリコン酸化膜側壁３５が形
成され、これと自己整合的にＰ型ウェル領域２３表面近
傍に高濃度不純物拡散領域であるＮ+ 型不純物領域３６
が形成されている。
１上にはＰ型ウェル領域２３が形成され、このＰ型ウェ
ル領域２３および周辺回路部のシリコン基体２１上に
は、部分的に素子分離領域（ＬＯＣＯＳ(Local Oxidati
on of Silicon)領域）としてのシリコン酸化膜２２が形
成されている。このシリコン酸化膜２２によって区画さ
れたメモリセル形成領域１１のＰ型ウェル領域２３上に
は、いわゆるＬＤＤ(Lightly Doped Drain) 構造のＮＭ
ＯＳトランジスタ１３が形成されている。すなわち、Ｐ
型ウェル領域２３上に形成されたシリコン酸化膜２４
（ゲート絶縁膜）を介してＮＭＯＳトランジスタのゲー
ト電極としてのポリサイド層２７が形成され、パターニ
ングされたゲート電極に隣接するＰ型ウェル領域２３の
表面近傍には、低濃度の不純物拡散領域であるＮ- 型不
純物領域２９が形成されている。ゲート電極としてのポ
リサイド層２７の側面にはシリコン酸化膜側壁３５が形
成され、これと自己整合的にＰ型ウェル領域２３表面近
傍に高濃度不純物拡散領域であるＮ+ 型不純物領域３６
が形成されている。
【００１７】ポリサイド層２７の上部には、層間絶縁膜
としてのシリコン酸化膜３８を介してポリサイド層４３
が接地（Ｖss）ラインとして設けられ、さらにこれを覆
ってシリコン酸化膜４５（平坦化絶縁膜）が形成されて
いる。このシリコン酸化膜４５は、モノシラン（ＳｉＨ
4 ）を主成分とするガス雰囲気中でＣＶＤ形成されたリ
フロー膜であり、水分含有率が少ないという特徴を有す
る。そして、このシリコン酸化膜４５、シリコン酸化膜
３８を貫通してシェアード・コンタクト用開口部４６が
形成されている。
としてのシリコン酸化膜３８を介してポリサイド層４３
が接地（Ｖss）ラインとして設けられ、さらにこれを覆
ってシリコン酸化膜４５（平坦化絶縁膜）が形成されて
いる。このシリコン酸化膜４５は、モノシラン（ＳｉＨ
4 ）を主成分とするガス雰囲気中でＣＶＤ形成されたリ
フロー膜であり、水分含有率が少ないという特徴を有す
る。そして、このシリコン酸化膜４５、シリコン酸化膜
３８を貫通してシェアード・コンタクト用開口部４６が
形成されている。
【００１８】シリコン酸化膜４５（平坦化絶縁膜）上に
は、ＴＦＴ１５のゲート電極となる多結晶シリコン層４
７が形成されている。この多結晶シリコン層４７はシェ
アード・コンタクト用開口部４６まで延びて、ＮＭＯＳ
トランジスタ１４のゲート電極としてのポリサイド層２
７およびＮＭＯＳトランジスタ１３のソース・ドレイン
領域としての拡散領域（Ｎ- 型不純物領域２９、Ｎ+ 型
不純物領域３６）に対して同時に接続されている。
は、ＴＦＴ１５のゲート電極となる多結晶シリコン層４
７が形成されている。この多結晶シリコン層４７はシェ
アード・コンタクト用開口部４６まで延びて、ＮＭＯＳ
トランジスタ１４のゲート電極としてのポリサイド層２
７およびＮＭＯＳトランジスタ１３のソース・ドレイン
領域としての拡散領域（Ｎ- 型不純物領域２９、Ｎ+ 型
不純物領域３６）に対して同時に接続されている。
【００１９】多結晶シリコン層４７上には一部に開口部
５３を有するシリコン酸化膜５２が形成され、さらにそ
の上にはＴＦＴ１５のチャネル領域、ソース・ドレイン
領域および電源（Ｖdd）ラインとしての多結晶シリコン
層５６が形成され、開口部５３において多結晶シリコン
層４７と接続している。
５３を有するシリコン酸化膜５２が形成され、さらにそ
の上にはＴＦＴ１５のチャネル領域、ソース・ドレイン
領域および電源（Ｖdd）ラインとしての多結晶シリコン
層５６が形成され、開口部５３において多結晶シリコン
層４７と接続している。
【００２０】そして、以上の素子構造を覆うようにし
て、層間絶縁膜としてのシリコン酸化膜５７が形成され
ている。このシリコン酸化膜５７は、いわゆるＴＥＯＳ
（テトラ・エチル・オルソ・シリケート）をオゾン（Ｏ
3 ）ガス雰囲気中で反応させて形成したＢＰＳＧ（ボロ
ン・リン・シリケート・ガラス）等のリフロー膜であ
り、比較的水分を多く含むものの、リフロー処理後の平
坦性はよいという特徴を有する。
て、層間絶縁膜としてのシリコン酸化膜５７が形成され
ている。このシリコン酸化膜５７は、いわゆるＴＥＯＳ
（テトラ・エチル・オルソ・シリケート）をオゾン（Ｏ
3 ）ガス雰囲気中で反応させて形成したＢＰＳＧ（ボロ
ン・リン・シリケート・ガラス）等のリフロー膜であ
り、比較的水分を多く含むものの、リフロー処理後の平
坦性はよいという特徴を有する。
【００２１】シリコン酸化膜５７，５２，４５には、こ
れらを貫通してポリサイド層４３に達するコンタクト孔
５８が形成され、チタン／チタンナイトライド層６１等
とタングステン層６２とによって埋められている。そし
て、タングステン層６２は、チタン／チタンナイトライ
ド層６３、アルミニウム層６４およびチタンナイトライ
ド層６５からなる所定パターンの第１層目の積層アルミ
ニウム配線１７に接続されている。
れらを貫通してポリサイド層４３に達するコンタクト孔
５８が形成され、チタン／チタンナイトライド層６１等
とタングステン層６２とによって埋められている。そし
て、タングステン層６２は、チタン／チタンナイトライ
ド層６３、アルミニウム層６４およびチタンナイトライ
ド層６５からなる所定パターンの第１層目の積層アルミ
ニウム配線１７に接続されている。
【００２２】このように、このＳＲＡＭ装置では、第１
の平坦化絶縁膜としてのシリコン酸化膜４５は、ＳｉＨ
4 ガス雰囲気中で形成した水分含有の少ないＢＰＳＧリ
フロー膜（以下、ＳｉＨ4 ／ＢＰＳＧリフロー膜とい
う。）で構成している。このため、ＮＭＯＳトランジス
タ１３，１４およびＴＦＴ１５は、シリコン酸化膜４５
からは水分の影響を受けずに済むため、第１および第２
の平坦化絶縁膜の双方をＯ3 ／ＴＥＯＳ／ＢＰＳＧリフ
ロー膜で構成した場合に比べると、全体として水分の影
響を抑制することができ、ホットキャリア劣化等の問題
が少なくなる。この場合、膜自体の平坦化性能（平坦に
する能力）はよくないが、後述するように、メモリセル
形成領域ではその下地のパターンが密（すなわちシリコ
ン酸化膜２２（ＬＯＣＯＳ）、第１層目ポリサイド層２
７、第２層目ポリサイド層４３の配線間スペースが狭
い）であって凹凸が少ないため、第１の平坦化絶縁膜形
成後の平坦性も自ずから比較的良好となる。したがっ
て、その後の工程で、露光時の焦点深度のばらつきや焦
点合わせの関係から下地の平坦性を要求するＴＦＴ１５
等の負荷素子を形成する場合にも問題になることはな
い。なお、周辺回路部においては、メモリセル形成領域
に比べて金属配線層のレイアウトが中心であってパター
ンが比較的疎になっているため、第１の平坦化絶縁膜の
形成後における平坦性はメモリセル形成領域に比べて著
しく劣るものの、この周辺回路部では、第１の平坦化絶
縁膜上に下地の平坦性を要求するＴＦＴや高抵抗素子等
の負荷素子を形成しないので、下地（第１の平坦化絶縁
膜）の平坦性が悪くてもあまり問題とならない。
の平坦化絶縁膜としてのシリコン酸化膜４５は、ＳｉＨ
4 ガス雰囲気中で形成した水分含有の少ないＢＰＳＧリ
フロー膜（以下、ＳｉＨ4 ／ＢＰＳＧリフロー膜とい
う。）で構成している。このため、ＮＭＯＳトランジス
タ１３，１４およびＴＦＴ１５は、シリコン酸化膜４５
からは水分の影響を受けずに済むため、第１および第２
の平坦化絶縁膜の双方をＯ3 ／ＴＥＯＳ／ＢＰＳＧリフ
ロー膜で構成した場合に比べると、全体として水分の影
響を抑制することができ、ホットキャリア劣化等の問題
が少なくなる。この場合、膜自体の平坦化性能（平坦に
する能力）はよくないが、後述するように、メモリセル
形成領域ではその下地のパターンが密（すなわちシリコ
ン酸化膜２２（ＬＯＣＯＳ）、第１層目ポリサイド層２
７、第２層目ポリサイド層４３の配線間スペースが狭
い）であって凹凸が少ないため、第１の平坦化絶縁膜形
成後の平坦性も自ずから比較的良好となる。したがっ
て、その後の工程で、露光時の焦点深度のばらつきや焦
点合わせの関係から下地の平坦性を要求するＴＦＴ１５
等の負荷素子を形成する場合にも問題になることはな
い。なお、周辺回路部においては、メモリセル形成領域
に比べて金属配線層のレイアウトが中心であってパター
ンが比較的疎になっているため、第１の平坦化絶縁膜の
形成後における平坦性はメモリセル形成領域に比べて著
しく劣るものの、この周辺回路部では、第１の平坦化絶
縁膜上に下地の平坦性を要求するＴＦＴや高抵抗素子等
の負荷素子を形成しないので、下地（第１の平坦化絶縁
膜）の平坦性が悪くてもあまり問題とならない。
【００２３】一方、第２の平坦化絶縁膜としてのシリコ
ン酸化膜５７は、ＴＥＯＳとＯ3 ガスとを反応させて形
成した平坦性のよいＢＰＳＧリフロー膜（以下、Ｏ3 ／
ＴＥＯＳ／ＢＰＳＧリフロー膜という。）で構成してい
るため、比較的水分を多く含むものの、その平坦性は極
めて良好である。このため、水分のみを考慮して第１お
よび第２の平坦化絶縁膜の双方をＳｉＨ4 ／ＢＰＳＧリ
フロー膜で構成した場合に比べると、全体としての平坦
性が良好になる。特に、第１の平坦化絶縁膜の下地のパ
ターンが疎である周辺回路部では、仮に２つの平坦化膜
を共にＳｉＨ4／ＢＰＳＧリフロー膜で構成すると、第
１の平坦化絶縁膜形成後の平坦性の悪さがそのまま第２
の平坦化絶縁膜の表面に現れて平坦性が極めて悪くなる
ため、その後の工程における積層アルミニウム配線１７
の形成上問題となる。したがって、第２の平坦化絶縁膜
については、水分の問題よりも平坦性を重視して、Ｏ3
／ＴＥＯＳ／ＢＰＳＧリフロー膜とするのが都合がよ
い。
ン酸化膜５７は、ＴＥＯＳとＯ3 ガスとを反応させて形
成した平坦性のよいＢＰＳＧリフロー膜（以下、Ｏ3 ／
ＴＥＯＳ／ＢＰＳＧリフロー膜という。）で構成してい
るため、比較的水分を多く含むものの、その平坦性は極
めて良好である。このため、水分のみを考慮して第１お
よび第２の平坦化絶縁膜の双方をＳｉＨ4 ／ＢＰＳＧリ
フロー膜で構成した場合に比べると、全体としての平坦
性が良好になる。特に、第１の平坦化絶縁膜の下地のパ
ターンが疎である周辺回路部では、仮に２つの平坦化膜
を共にＳｉＨ4／ＢＰＳＧリフロー膜で構成すると、第
１の平坦化絶縁膜形成後の平坦性の悪さがそのまま第２
の平坦化絶縁膜の表面に現れて平坦性が極めて悪くなる
ため、その後の工程における積層アルミニウム配線１７
の形成上問題となる。したがって、第２の平坦化絶縁膜
については、水分の問題よりも平坦性を重視して、Ｏ3
／ＴＥＯＳ／ＢＰＳＧリフロー膜とするのが都合がよ
い。
【００２４】なお、本実施例では第２の平坦化絶縁膜と
してＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜を形成するこ
ととしたが、平坦性がよい膜であればこれに限られるも
のではなく、例えば回転塗布膜の１つであるＳＯＧ（ス
ピン・オン・グラス）膜で形成するようにしてもよい。
してＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜を形成するこ
ととしたが、平坦性がよい膜であればこれに限られるも
のではなく、例えば回転塗布膜の１つであるＳＯＧ（ス
ピン・オン・グラス）膜で形成するようにしてもよい。
【００２５】次に、以上のような構成のＳＲＡＭ装置の
製造方法を説明する。
製造方法を説明する。
【００２６】まず、図３に示すように、Ｎ型のシリコン
基体２１の表面に膜厚が４００ｎｍ程度のシリコン酸化
膜２２をＬＯＣＯＳ法によって選択的に形成する。これ
により、シリコン酸化膜２２が形成された素子分離領域
とシリコン酸化膜２２に囲まれた素子活性領域との区画
がなされる。
基体２１の表面に膜厚が４００ｎｍ程度のシリコン酸化
膜２２をＬＯＣＯＳ法によって選択的に形成する。これ
により、シリコン酸化膜２２が形成された素子分離領域
とシリコン酸化膜２２に囲まれた素子活性領域との区画
がなされる。
【００２７】次に、図４に示すように、メモリセル形成
領域１１シリコン基体２１中にボロン（Ｂ）を選択的に
イオン注入してＰ型ウェル領域２３を形成した後、ゲー
ト絶縁膜としてのシリコン酸化膜２４を素子活性領域の
表面に形成する。そして、ＣＶＤ（Chemical Vapor Dep
osition)法やスパッタリング法等によって、膜厚が共に
７０〜１５０ｎｍ程度である多結晶シリコン層２５とタ
ングステンシリコン層２６等のシリサイド層とを順次に
堆積させてポリサイド層２７を形成し、さらにこのポリ
サイド層２７をパターニングしてＮＭＯＳトランジスタ
１３，１４のゲート電極を形成する。図示しない周辺回
路部のポリサイド層２７は除去する。そして、メモリセ
ル形成領域１１では、ゲート電極と自己整合的にＮ- 型
不純物領域２９を形成する。すなわち、メモリセル形成
領域１１のソース・ドレイン形成領域２８以外の部分を
レジスト（図示せず）で覆い、このレジストをマスクに
して砒素（ＡS ）をイオン注入し、低濃度のＮ- 型不純
物領域２９を形成する。同様にして、図示しない周辺回
路部の電源ラインコンタクト部領域には、ボロンをイオ
ン注入して低濃度のＰ- 型不純物領域を形成する。
領域１１シリコン基体２１中にボロン（Ｂ）を選択的に
イオン注入してＰ型ウェル領域２３を形成した後、ゲー
ト絶縁膜としてのシリコン酸化膜２４を素子活性領域の
表面に形成する。そして、ＣＶＤ（Chemical Vapor Dep
osition)法やスパッタリング法等によって、膜厚が共に
７０〜１５０ｎｍ程度である多結晶シリコン層２５とタ
ングステンシリコン層２６等のシリサイド層とを順次に
堆積させてポリサイド層２７を形成し、さらにこのポリ
サイド層２７をパターニングしてＮＭＯＳトランジスタ
１３，１４のゲート電極を形成する。図示しない周辺回
路部のポリサイド層２７は除去する。そして、メモリセ
ル形成領域１１では、ゲート電極と自己整合的にＮ- 型
不純物領域２９を形成する。すなわち、メモリセル形成
領域１１のソース・ドレイン形成領域２８以外の部分を
レジスト（図示せず）で覆い、このレジストをマスクに
して砒素（ＡS ）をイオン注入し、低濃度のＮ- 型不純
物領域２９を形成する。同様にして、図示しない周辺回
路部の電源ラインコンタクト部領域には、ボロンをイオ
ン注入して低濃度のＰ- 型不純物領域を形成する。
【００２８】次に、図５に示すように、全面にＣＶＤ法
でシリコン酸化膜を堆積させた後、これを異方性エッチ
ングしてゲート電極としてのポリサイド層２７の側面に
シリコン酸化膜側壁３５を形成し、さらにこのシリコン
酸化膜側壁３５と自己整合的に高濃度のＮ+ 型不純物領
域３６を形成する。すなわち、メモリセル形成領域１１
のソース・ドレイン形成領域２８以外の部分を再びレジ
スト（図示せず）で覆い、このレジストおよびシリコン
酸化膜側壁３５をマスクにして高濃度の砒素をイオン注
入し、Ｎ+ 型不純物領域３６を形成する。こうして、Ｌ
ＤＤ構造のＮＭＯＳトランジスタ１３，１４が形成され
る。同様にして、図示しない周辺回路部の電源ラインコ
ンタクト領域には、高濃度のボロンをイオン注入してＰ
+ 型不純物領域を形成する。なお、図中、ＮＭＯＳトラ
ンジスタ１４は、紙面と垂直方向にソース・ドレイン領
域が形成されている。
でシリコン酸化膜を堆積させた後、これを異方性エッチ
ングしてゲート電極としてのポリサイド層２７の側面に
シリコン酸化膜側壁３５を形成し、さらにこのシリコン
酸化膜側壁３５と自己整合的に高濃度のＮ+ 型不純物領
域３６を形成する。すなわち、メモリセル形成領域１１
のソース・ドレイン形成領域２８以外の部分を再びレジ
スト（図示せず）で覆い、このレジストおよびシリコン
酸化膜側壁３５をマスクにして高濃度の砒素をイオン注
入し、Ｎ+ 型不純物領域３６を形成する。こうして、Ｌ
ＤＤ構造のＮＭＯＳトランジスタ１３，１４が形成され
る。同様にして、図示しない周辺回路部の電源ラインコ
ンタクト領域には、高濃度のボロンをイオン注入してＰ
+ 型不純物領域を形成する。なお、図中、ＮＭＯＳトラ
ンジスタ１４は、紙面と垂直方向にソース・ドレイン領
域が形成されている。
【００２９】次に、図６に示すように、シリコン酸化膜
３８等の層間絶縁膜を形成した後、ＣＶＤ法やスパッタ
リングにより、膜厚が共に３０〜１００ｎｍ程度である
多結晶シリコン層４１とタングステンシリコン層４２等
のシリサイド層とを順次に堆積させて、ポリサイド層４
３を形成し、さらにこのポリサイド層４３をパターニン
グしてメモリセル形成領域１１の接地ライン（Ｖｓｓ）
層およびビット線取り出し電極とする。
３８等の層間絶縁膜を形成した後、ＣＶＤ法やスパッタ
リングにより、膜厚が共に３０〜１００ｎｍ程度である
多結晶シリコン層４１とタングステンシリコン層４２等
のシリサイド層とを順次に堆積させて、ポリサイド層４
３を形成し、さらにこのポリサイド層４３をパターニン
グしてメモリセル形成領域１１の接地ライン（Ｖｓｓ）
層およびビット線取り出し電極とする。
【００３０】次に、図７に示すように、第１の平坦化絶
縁膜としてのシリコン酸化膜４５を形成する。具体的に
は、ＳｉＨ4 ガス雰囲気中でＣＶＤによりＢＰＳＧ膜を
１５０〜３５０ｎｍ形成し、これを８５０〜９００°Ｃ
の温度でアニールして、リフローにより平坦化させる。
この工程により、水分含有が極めて少なくＮＭＯＳトラ
ンジスタ１３，１４およびＴＦＴ１５に水分の影響を与
えないＳｉＨ4 ／ＢＰＳＧリフロー膜が形成される。こ
の工程終了段階では、メモリセル形成領域１１における
第１の平坦化絶縁膜の表面は、Ｏ3 ／ＴＥＯＳ／ＢＰＳ
Ｇリフロー膜の場合よりは平坦性は劣るが、上述したよ
うにその下地パターンが密であることから、結果として
比較的良好な平坦性を保っている。
縁膜としてのシリコン酸化膜４５を形成する。具体的に
は、ＳｉＨ4 ガス雰囲気中でＣＶＤによりＢＰＳＧ膜を
１５０〜３５０ｎｍ形成し、これを８５０〜９００°Ｃ
の温度でアニールして、リフローにより平坦化させる。
この工程により、水分含有が極めて少なくＮＭＯＳトラ
ンジスタ１３，１４およびＴＦＴ１５に水分の影響を与
えないＳｉＨ4 ／ＢＰＳＧリフロー膜が形成される。こ
の工程終了段階では、メモリセル形成領域１１における
第１の平坦化絶縁膜の表面は、Ｏ3 ／ＴＥＯＳ／ＢＰＳ
Ｇリフロー膜の場合よりは平坦性は劣るが、上述したよ
うにその下地パターンが密であることから、結果として
比較的良好な平坦性を保っている。
【００３１】次に、図８に示すように、メモリセル形成
領域１１において、ＮＭＯＳトランジスタ１３のゲート
電極としてのポリサイド層２７並びにソース・ドレイン
領域（拡散層）としてのＮ- 型不純物領域２９およびＮ
+ 型不純物領域３６に対して同時にコンタクトをとるた
めのシェアード・コンタクト用開口部４６を形成する。
そして、図９に示すように、ＴＦＴのゲート電極となる
多結晶シリコン層４７を３０〜７０ｎｍ程度の膜厚で形
成し、さらにその全面にＮ型不純物である砒素をイオン
注入したのち、これをパターニングする。この時点で、
シェアード・コンタクト用開口部４６において、ＮＭＯ
Ｓトランジスタ１４のゲート電極としてのポリサイド層
２７とＴＦＴのゲート電極としての多結晶シリコン層４
７との電気的接続が完了する。
領域１１において、ＮＭＯＳトランジスタ１３のゲート
電極としてのポリサイド層２７並びにソース・ドレイン
領域（拡散層）としてのＮ- 型不純物領域２９およびＮ
+ 型不純物領域３６に対して同時にコンタクトをとるた
めのシェアード・コンタクト用開口部４６を形成する。
そして、図９に示すように、ＴＦＴのゲート電極となる
多結晶シリコン層４７を３０〜７０ｎｍ程度の膜厚で形
成し、さらにその全面にＮ型不純物である砒素をイオン
注入したのち、これをパターニングする。この時点で、
シェアード・コンタクト用開口部４６において、ＮＭＯ
Ｓトランジスタ１４のゲート電極としてのポリサイド層
２７とＴＦＴのゲート電極としての多結晶シリコン層４
７との電気的接続が完了する。
【００３２】次に、図１０に示すように、ＴＦＴ１５の
ゲート絶縁膜となるシリコン酸化膜５２をＣＶＤ等によ
り２０〜５０ｎｍ程度の膜厚で全面に形成する。
ゲート絶縁膜となるシリコン酸化膜５２をＣＶＤ等によ
り２０〜５０ｎｍ程度の膜厚で全面に形成する。
【００３３】次に、図１１に示すように、メモリセル形
成領域１１に、ＴＦＴ１５のゲート電極（多結晶シリコ
ン層４７）とコンタクトをとるための開口部５３（第３
の開口部）を形成する。
成領域１１に、ＴＦＴ１５のゲート電極（多結晶シリコ
ン層４７）とコンタクトをとるための開口部５３（第３
の開口部）を形成する。
【００３４】次に、図１２に示すように、ＣＶＤ等によ
り、ＴＦＴ１５のチャネル領域およびソース・ドレイン
領域となる多結晶シリコン層５６を１０〜２０ｎｍ程度
の膜厚で形成し、これをパターニングした後、ＴＦＴ１
５のソース・ドレイン領域の多結晶シリコン層５６およ
び図示しない周辺回路部の電源ラインコンタクト部の多
結晶シリコン層５６にＰ型不純物であるボロンをイオン
注入し、Ｐ型の高濃度不純物領域を形成する。これによ
り、ＴＦＴ１５のチャネル領域および電源（Ｖdd）ライ
ンの形成が完了する。なお、ゲートに対してドレイン領
域を離間させて形成したオフセット領域を設けると共
に、低濃度のＰ型領域をドレイン側に形成することによ
り、ドレイン電界を緩和させることができ、オン電流を
低下させずにオフ電流を低減することができる。多結晶
シリコン層５６は、メモリセル形成領域１１においてＴ
ＦＴ１５のゲート電極を構成する多結晶シリコン層４７
と接続される。この多結晶シリコン層５６は、メモリセ
ル形成領域１１において電源ラインとして用いられると
共に、図示しない周辺回路部の電源ラインコンタクト領
域まで引き出され、電源ラインコンタクト用開口部の底
部において、シリコン基体２１に形成されたＰ+ 型不純
物領域に直接接続される。
り、ＴＦＴ１５のチャネル領域およびソース・ドレイン
領域となる多結晶シリコン層５６を１０〜２０ｎｍ程度
の膜厚で形成し、これをパターニングした後、ＴＦＴ１
５のソース・ドレイン領域の多結晶シリコン層５６およ
び図示しない周辺回路部の電源ラインコンタクト部の多
結晶シリコン層５６にＰ型不純物であるボロンをイオン
注入し、Ｐ型の高濃度不純物領域を形成する。これによ
り、ＴＦＴ１５のチャネル領域および電源（Ｖdd）ライ
ンの形成が完了する。なお、ゲートに対してドレイン領
域を離間させて形成したオフセット領域を設けると共
に、低濃度のＰ型領域をドレイン側に形成することによ
り、ドレイン電界を緩和させることができ、オン電流を
低下させずにオフ電流を低減することができる。多結晶
シリコン層５６は、メモリセル形成領域１１においてＴ
ＦＴ１５のゲート電極を構成する多結晶シリコン層４７
と接続される。この多結晶シリコン層５６は、メモリセ
ル形成領域１１において電源ラインとして用いられると
共に、図示しない周辺回路部の電源ラインコンタクト領
域まで引き出され、電源ラインコンタクト用開口部の底
部において、シリコン基体２１に形成されたＰ+ 型不純
物領域に直接接続される。
【００３５】次に、図１３に示すように、第２の平坦化
絶縁膜としてのシリコン酸化膜５７を形成する。具体的
には、ＴＥＯＳとＯ3 ガスとを反応させてＢＰＳＧリフ
ロー膜を１５０〜３５０ｎｍ程度形成した後、８５０〜
９００°Ｃの温度でアニールし、リフローにより平坦化
させる。このようにして形成されたＯ3 ／ＴＥＯＳ／Ｂ
ＰＳＧリフロー膜は、比較的水分を多く含むものの、そ
の平坦性は極めて良好である。したがって、次の工程に
おける積層アルミニウム配線１７の形成を良好に行うこ
とができる。なお、上述したように、Ｏ3 ／ＴＥＯＳ／
ＢＰＳＧリフロー膜の代わりに、ＳＯＧ膜によって第２
の平坦化絶縁膜（シリコン酸化膜５７）を形成してもよ
い。また、ＳＯＧ塗布とエッチバック処理とを組合せて
形成してもよい。
絶縁膜としてのシリコン酸化膜５７を形成する。具体的
には、ＴＥＯＳとＯ3 ガスとを反応させてＢＰＳＧリフ
ロー膜を１５０〜３５０ｎｍ程度形成した後、８５０〜
９００°Ｃの温度でアニールし、リフローにより平坦化
させる。このようにして形成されたＯ3 ／ＴＥＯＳ／Ｂ
ＰＳＧリフロー膜は、比較的水分を多く含むものの、そ
の平坦性は極めて良好である。したがって、次の工程に
おける積層アルミニウム配線１７の形成を良好に行うこ
とができる。なお、上述したように、Ｏ3 ／ＴＥＯＳ／
ＢＰＳＧリフロー膜の代わりに、ＳＯＧ膜によって第２
の平坦化絶縁膜（シリコン酸化膜５７）を形成してもよ
い。また、ＳＯＧ塗布とエッチバック処理とを組合せて
形成してもよい。
【００３６】次に、ビット線取り出し電極としてのポリ
サイド層４３とコンタクトをとるためのコンタクト孔５
８を形成する。そして、このコンタクト孔５８をバリア
メタル層及び密着層としてのチタン／チタンナイトライ
ド（Ｔｉ／ＴｉＮ）層６１等とタングステン層６２とか
らなるプラグで埋め込んだ後、バリアメタル層等として
のチタン／チタンナイトライド層６３とＣｕを含有する
アルミニウム層６４とを形成し、さらに反射防止層等と
してのチタンナイトライド層６５を形成した後、これら
をパターニングして、第１層目の積層アルミニウム配線
１７を形成する。こうして、図１に示したＳＲＡＭ装置
が出来上がる。さらにこの後、図示はしないが、層間絶
縁膜と第２層目の積層アルミニウム配線とを形成し、さ
らにプラズマＣＶＤ法によってオーバコート膜としての
シリコンナイトライド（ＳｉＮ）層を形成することによ
って全製造工程を終了する。
サイド層４３とコンタクトをとるためのコンタクト孔５
８を形成する。そして、このコンタクト孔５８をバリア
メタル層及び密着層としてのチタン／チタンナイトライ
ド（Ｔｉ／ＴｉＮ）層６１等とタングステン層６２とか
らなるプラグで埋め込んだ後、バリアメタル層等として
のチタン／チタンナイトライド層６３とＣｕを含有する
アルミニウム層６４とを形成し、さらに反射防止層等と
してのチタンナイトライド層６５を形成した後、これら
をパターニングして、第１層目の積層アルミニウム配線
１７を形成する。こうして、図１に示したＳＲＡＭ装置
が出来上がる。さらにこの後、図示はしないが、層間絶
縁膜と第２層目の積層アルミニウム配線とを形成し、さ
らにプラズマＣＶＤ法によってオーバコート膜としての
シリコンナイトライド（ＳｉＮ）層を形成することによ
って全製造工程を終了する。
【００３７】図１４は、第１の平坦化絶縁膜（シリコン
酸化膜４５）を形成した後の平坦性について、この平坦
化絶縁膜をＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜で形成
した場合とＳｉＨ4 ／ＢＰＳＧリフロー膜で形成した場
合とで比較したデータを表すものである。なお、ここで
は、第１層目のポリサイド層２７と第２層目のポリサイ
ド層４３の合計段差を４００ｎｍに設定している。
酸化膜４５）を形成した後の平坦性について、この平坦
化絶縁膜をＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜で形成
した場合とＳｉＨ4 ／ＢＰＳＧリフロー膜で形成した場
合とで比較したデータを表すものである。なお、ここで
は、第１層目のポリサイド層２７と第２層目のポリサイ
ド層４３の合計段差を４００ｎｍに設定している。
【００３８】この図に示すように、Ｏ3 ／ＴＥＯＳ／Ｂ
ＰＳＧリフロー膜で形成した場合の最大凹凸は、メモリ
セル形成領域１１で０．１μｍ（１００ｎｍ）、メモリ
セル形成領域１１のエッジ部で０．２７μｍ、周辺回路
部で０．４μｍ程度となるのに対し、ＳｉＨ4 ／ＢＰＳ
Ｇリフロー膜で形成した場合の最大凹凸は、メモリセル
形成領域１１で０．２μｍ（１００ｎｍ）、メモリセル
形成領域１１のエッジ部で０．３４μｍ、周辺回路部で
０．４５μｍ程度と、全領域で大きくなる。しかし、メ
モリセル形成領域１１では、下地パターンが密であるこ
とから、０．２μｍ程度の平坦性が確保されており、そ
の後の工程でＴＦＴ１５等の負荷素子を形成する際に問
題になる値ではない。一方、周辺回路部では、第１層目
のポリサイド層２７と第２層目のポリサイド層４３とか
らなる積層配線パターンの配線間スペースは３μｍ程度
と大きいため、平坦性も悪くなるが、これは第２の平坦
化絶縁膜（シリコン酸化膜５７）を、平坦化性能に優れ
たＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜で形成すること
により解決される。
ＰＳＧリフロー膜で形成した場合の最大凹凸は、メモリ
セル形成領域１１で０．１μｍ（１００ｎｍ）、メモリ
セル形成領域１１のエッジ部で０．２７μｍ、周辺回路
部で０．４μｍ程度となるのに対し、ＳｉＨ4 ／ＢＰＳ
Ｇリフロー膜で形成した場合の最大凹凸は、メモリセル
形成領域１１で０．２μｍ（１００ｎｍ）、メモリセル
形成領域１１のエッジ部で０．３４μｍ、周辺回路部で
０．４５μｍ程度と、全領域で大きくなる。しかし、メ
モリセル形成領域１１では、下地パターンが密であるこ
とから、０．２μｍ程度の平坦性が確保されており、そ
の後の工程でＴＦＴ１５等の負荷素子を形成する際に問
題になる値ではない。一方、周辺回路部では、第１層目
のポリサイド層２７と第２層目のポリサイド層４３とか
らなる積層配線パターンの配線間スペースは３μｍ程度
と大きいため、平坦性も悪くなるが、これは第２の平坦
化絶縁膜（シリコン酸化膜５７）を、平坦化性能に優れ
たＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜で形成すること
により解決される。
【００３９】次に本発明の他の実施例に係るＳＲＡＭ装
置について説明する。
置について説明する。
【００４０】このＳＲＡＭ装置は、図１５に示すよう
に、第２の平坦化絶縁膜の下側に水分ストッパ層として
のシリコン窒化膜（Ｓｉ3 Ｎ4 ）６８を形成ものであ
る。すなわち、多結晶シリコン層５６上に層間絶縁膜と
してのシリコン酸化膜（ＳｉＯ2）６７を形成すると共
に、このシリコン酸化膜６７とＯ3 ／ＴＥＯＳ／ＢＰＳ
Ｇリフロー膜としてのシリコン酸化膜５７との間に、水
分移動を阻止するシリコン窒化膜６８を挟み込んだもの
である。このような構造とすることにより、水分を多く
含むＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜（シリコン酸
化膜５７）からＴＦＴ１５への水分の影響をも除去する
ことができる。
に、第２の平坦化絶縁膜の下側に水分ストッパ層として
のシリコン窒化膜（Ｓｉ3 Ｎ4 ）６８を形成ものであ
る。すなわち、多結晶シリコン層５６上に層間絶縁膜と
してのシリコン酸化膜（ＳｉＯ2）６７を形成すると共
に、このシリコン酸化膜６７とＯ3 ／ＴＥＯＳ／ＢＰＳ
Ｇリフロー膜としてのシリコン酸化膜５７との間に、水
分移動を阻止するシリコン窒化膜６８を挟み込んだもの
である。このような構造とすることにより、水分を多く
含むＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜（シリコン酸
化膜５７）からＴＦＴ１５への水分の影響をも除去する
ことができる。
【００４１】次に、このＳＲＡＭ装置の製造方法を説明
する。なお、本製造方法のうち後半工程以外は図３〜図
１２に示した製造工程と同様であるので、その説明は省
略する。
する。なお、本製造方法のうち後半工程以外は図３〜図
１２に示した製造工程と同様であるので、その説明は省
略する。
【００４２】このＳＲＡＭ装置は、図１２に示したよう
に、多結晶シリコン層５６によってＴＦＴ１５のチャネ
ル領域、ドレイン領域および電源（Ｖdd）ラインの形成
を完了したのち、図１６に示すように、シリコン酸化膜
６７を１００ｎｍ程度形成する。次に、減圧ＣＶＤによ
り、水分ストッパとしてのシリコン窒化膜６８を１０ｎ
ｍ程度形成する。そして、その上に第２の平坦化絶縁膜
としてのシリコン酸化膜５７を１５０〜４００ｎｍ程度
形成し、８５０〜９００°Ｃの温度でアニールしてリフ
ローにより平坦化させることで、Ｏ3 ／ＴＥＯＳ／ＢＰ
ＳＧリフロー膜を形成する。なお、このシリコン酸化膜
５７としては、上記実施例の場合と同様に、ＳＯＧ膜、
またはＳＯＧ塗布とエッチバックとの組合せで形成して
もよい。これ以降の工程は上記の実施例の場合と同様で
ある。こうして、図１５に示したようなＳＲＡＭ装置が
出来上がる。
に、多結晶シリコン層５６によってＴＦＴ１５のチャネ
ル領域、ドレイン領域および電源（Ｖdd）ラインの形成
を完了したのち、図１６に示すように、シリコン酸化膜
６７を１００ｎｍ程度形成する。次に、減圧ＣＶＤによ
り、水分ストッパとしてのシリコン窒化膜６８を１０ｎ
ｍ程度形成する。そして、その上に第２の平坦化絶縁膜
としてのシリコン酸化膜５７を１５０〜４００ｎｍ程度
形成し、８５０〜９００°Ｃの温度でアニールしてリフ
ローにより平坦化させることで、Ｏ3 ／ＴＥＯＳ／ＢＰ
ＳＧリフロー膜を形成する。なお、このシリコン酸化膜
５７としては、上記実施例の場合と同様に、ＳＯＧ膜、
またはＳＯＧ塗布とエッチバックとの組合せで形成して
もよい。これ以降の工程は上記の実施例の場合と同様で
ある。こうして、図１５に示したようなＳＲＡＭ装置が
出来上がる。
【００４３】このように、本実施例では、水分を効果的
に阻止する膜として知られているシリコン窒化膜６８
を、水分含有量の多い第２の平坦化絶縁膜であるシリコ
ン酸化膜５７（Ｏ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜ま
たはＳＯＧ膜）の直下のみに形成するようにしたので、
ＴＦＴ１５や高抵抗素子からなる負荷素子の形成時にお
ける膜厚測定が可能になると共に、工程数の増大を最小
限に抑えつつＭＯＳＦＥＴ（ＮＭＯＳトランジスタ１
３，１４）やＴＦＴ１５を水分から防ぐことができる。
一方、ＭＯＳＦＥＴとＴＦＴ１５のＳｉチャネル層とシ
リコン酸化膜６７との間の界面準位を安定化するための
水素化処理（水素アニール）もシリコン窒化膜６８だけ
でよいので、金属配線を形成する前のコンタクト・ホー
ルを介して十分に水素化を行うことができ、負荷素子や
ＭＯＳＦＥＴの特性を安定にすることができる。
に阻止する膜として知られているシリコン窒化膜６８
を、水分含有量の多い第２の平坦化絶縁膜であるシリコ
ン酸化膜５７（Ｏ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜ま
たはＳＯＧ膜）の直下のみに形成するようにしたので、
ＴＦＴ１５や高抵抗素子からなる負荷素子の形成時にお
ける膜厚測定が可能になると共に、工程数の増大を最小
限に抑えつつＭＯＳＦＥＴ（ＮＭＯＳトランジスタ１
３，１４）やＴＦＴ１５を水分から防ぐことができる。
一方、ＭＯＳＦＥＴとＴＦＴ１５のＳｉチャネル層とシ
リコン酸化膜６７との間の界面準位を安定化するための
水素化処理（水素アニール）もシリコン窒化膜６８だけ
でよいので、金属配線を形成する前のコンタクト・ホー
ルを介して十分に水素化を行うことができ、負荷素子や
ＭＯＳＦＥＴの特性を安定にすることができる。
【００４４】なお、以上の各実施例ではＳＲＡＭ装置を
対象として説明したが、これに限るものではなく、基板
上に形成されたＭＯＳトランジスタと、その上方に形成
される負荷素子と、さらにその上方に形成される金属配
線層とを要素として含むメモリ素子であれば、本実施例
の構成を適用することが可能である。
対象として説明したが、これに限るものではなく、基板
上に形成されたＭＯＳトランジスタと、その上方に形成
される負荷素子と、さらにその上方に形成される金属配
線層とを要素として含むメモリ素子であれば、本実施例
の構成を適用することが可能である。
【００４５】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置およびその製造方法によれば、ドライバ用トラ
ンジスタおよびアクセス用トランジスタを覆う第１の平
坦化絶縁膜は、モノシラン（ＳｉＨ4 ）を主成分とする
ガス雰囲気中で形成された不純物含有リフロー膜として
形成するようにしたので、水分含有量が極めて小さく、
ドライバ用トランジスタ、アクセス用トランジスタおよ
び負荷素子に対する水分による悪影響が軽減される。こ
れにより、これらのトランジスタのホットキャリア劣化
等を防止することができ、デバイスの信頼性向上が可能
となる。一方、負荷素子を覆う第２の平坦化絶縁膜は極
めて平坦性のよいＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜
またはＳＯＧ膜で形成するようにしたので、金属配線層
形成に好都合である。また、従来のように水分阻止層を
多用することがないので、製造工程を増大させることも
ない。したがって、構造を単純化して工程数の増大を抑
えかつ製造を容易にしつつ、Ｏ3 ／ＴＥＯＳ／ＢＰＳＧ
リフロー膜またはＳＯＧ膜による水分の影響を最小限に
抑えることができるという効果がある。
モリ装置およびその製造方法によれば、ドライバ用トラ
ンジスタおよびアクセス用トランジスタを覆う第１の平
坦化絶縁膜は、モノシラン（ＳｉＨ4 ）を主成分とする
ガス雰囲気中で形成された不純物含有リフロー膜として
形成するようにしたので、水分含有量が極めて小さく、
ドライバ用トランジスタ、アクセス用トランジスタおよ
び負荷素子に対する水分による悪影響が軽減される。こ
れにより、これらのトランジスタのホットキャリア劣化
等を防止することができ、デバイスの信頼性向上が可能
となる。一方、負荷素子を覆う第２の平坦化絶縁膜は極
めて平坦性のよいＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜
またはＳＯＧ膜で形成するようにしたので、金属配線層
形成に好都合である。また、従来のように水分阻止層を
多用することがないので、製造工程を増大させることも
ない。したがって、構造を単純化して工程数の増大を抑
えかつ製造を容易にしつつ、Ｏ3 ／ＴＥＯＳ／ＢＰＳＧ
リフロー膜またはＳＯＧ膜による水分の影響を最小限に
抑えることができるという効果がある。
【００４６】特に、請求項２，３，７，８のいずれか１
に記載の半導体メモリ装置、または請求項１４もしくは
１５に記載の半導体メモリ装置の製造方法によれば、負
荷素子と前記第２の平坦化絶縁膜との間に、さらに水分
阻止層を形成するようにしたので、水分含有量が比較的
大きい第２の平坦化絶縁膜から受ける水分の影響をも排
除することができ、素子の寿命と信頼性をより一層高め
ることができるという効果がある。また、第２の平坦化
絶縁膜の下層にのみ水分阻止層を形成したので、ＴＦＴ
や高抵抗素子等の負荷素子を形成する際の負荷素子の形
成時における膜厚測定も可能となる。さらに、ドライバ
用およびアクセス用トランジスタおよび負荷素子とシリ
コン酸化膜との間の界面準位を安定化するための水素化
処理（水素アニール）も水分阻止膜（シリコン窒化膜）
だけでよいので、金属配線層を形成する前のコンタクト
・ホールを介して十分に水素化を行うことができ、負荷
素子やＭＯＳＦＥＴの特性を安定にすることができると
いう効果もある。
に記載の半導体メモリ装置、または請求項１４もしくは
１５に記載の半導体メモリ装置の製造方法によれば、負
荷素子と前記第２の平坦化絶縁膜との間に、さらに水分
阻止層を形成するようにしたので、水分含有量が比較的
大きい第２の平坦化絶縁膜から受ける水分の影響をも排
除することができ、素子の寿命と信頼性をより一層高め
ることができるという効果がある。また、第２の平坦化
絶縁膜の下層にのみ水分阻止層を形成したので、ＴＦＴ
や高抵抗素子等の負荷素子を形成する際の負荷素子の形
成時における膜厚測定も可能となる。さらに、ドライバ
用およびアクセス用トランジスタおよび負荷素子とシリ
コン酸化膜との間の界面準位を安定化するための水素化
処理（水素アニール）も水分阻止膜（シリコン窒化膜）
だけでよいので、金属配線層を形成する前のコンタクト
・ホールを介して十分に水素化を行うことができ、負荷
素子やＭＯＳＦＥＴの特性を安定にすることができると
いう効果もある。
【図１】本発明の一実施例に係るＳＲＡＭ装置を表す側
断面図である。
断面図である。
【図２】このＳＲＡＭ装置の回路構成を表す回路図であ
る。
る。
【図３】図１のＳＲＡＭ装置の製造方法の最初の工程を
説明するための側断面図である。
説明するための側断面図である。
【図４】図３に続く工程を説明するための側断面図であ
る。
る。
【図５】図４に続く工程を説明するための側断面図であ
る。
る。
【図６】図５に続く工程を説明するための側断面図であ
る。
る。
【図７】図６に続く工程を説明するための側断面図であ
る。
る。
【図８】図７に続く工程を説明するための側断面図であ
る。
る。
【図９】図８に続く工程を説明するための側断面図であ
る。
る。
【図１０】図９に続く工程を説明するための側断面図で
ある。
ある。
【図１１】図１０に続く工程を説明するための側断面図
である。
である。
【図１２】図１１に続く工程を説明するための側断面図
である。
である。
【図１３】図１２に続く工程を説明するための側断面図
である。
である。
【図１４】第１の平坦化絶縁膜形成後の平坦性につい
て、その平坦化絶縁膜の形成方法による比較データを表
す説明図である。
て、その平坦化絶縁膜の形成方法による比較データを表
す説明図である。
【図１５】本発明の他の実施例に係るＳＲＡＭ装置を表
す側断面図である。
す側断面図である。
【図１６】図１５に示したＳＲＡＭ装置の製造工程の一
部を説明するための側断面図である。
部を説明するための側断面図である。
【図１７】従来の半導体メモリ装置の概略構造の一例を
表す図である。
表す図である。
１１ メモリセル形成領域 １３ ＮＭＯＳトランジスタ（アクセス用ＭＯＳトラン
ジスタ） １４ ＮＭＯＳトランジスタ（ドライバ用ＭＯＳトラン
ジスタ） １５ ＴＦＴ（負荷用薄膜トランジスタ） １７ 積層アルミニウム配線層 ２１ シリコン基体 ２２ シリコン酸化膜（素子分離膜） ２３ Ｐ型ウェル領域 ２４ シリコン酸化膜（ゲート絶縁膜） ２７ ポリサイド層（ＮＭＯＳトランジスタ１３，１４
のゲート電極層） ２９ Ｎ- 型不純物領域 ３６ Ｎ+ 型不純物領域（ソース・ドレイン領域） ３８ シリコン酸化膜 ４３ ポリサイド層（ビット線，Ｖssライン) ４５ シリコン酸化膜（第１の平坦化絶縁膜：ＳｉＨ4
／ＢＰＳＧリフロー膜） ４６ シェアード・コンタクト用開口部 ４７ 多結晶シリコン層（ＴＦＴ１５のゲート電極層） ５２ シリコン酸化膜（ＴＦＴ１５のゲート絶縁膜） ５６ 多結晶シリコン層（ＴＦＴ１５のチャネル，ドレ
イン，Ｖddライン） ５７ シリコン酸化膜（第２の平坦化絶縁膜：Ｏ3 ／Ｔ
ＥＯＳ／ＢＰＳＧリフロー膜またはＳＯＧ膜） ６７ シリコン酸化膜（ＳｉＯ2 膜） ６８ シリコン窒化膜（水分阻止層：Ｓｉ3 Ｎ4 膜）
ジスタ） １４ ＮＭＯＳトランジスタ（ドライバ用ＭＯＳトラン
ジスタ） １５ ＴＦＴ（負荷用薄膜トランジスタ） １７ 積層アルミニウム配線層 ２１ シリコン基体 ２２ シリコン酸化膜（素子分離膜） ２３ Ｐ型ウェル領域 ２４ シリコン酸化膜（ゲート絶縁膜） ２７ ポリサイド層（ＮＭＯＳトランジスタ１３，１４
のゲート電極層） ２９ Ｎ- 型不純物領域 ３６ Ｎ+ 型不純物領域（ソース・ドレイン領域） ３８ シリコン酸化膜 ４３ ポリサイド層（ビット線，Ｖssライン) ４５ シリコン酸化膜（第１の平坦化絶縁膜：ＳｉＨ4
／ＢＰＳＧリフロー膜） ４６ シェアード・コンタクト用開口部 ４７ 多結晶シリコン層（ＴＦＴ１５のゲート電極層） ５２ シリコン酸化膜（ＴＦＴ１５のゲート絶縁膜） ５６ 多結晶シリコン層（ＴＦＴ１５のチャネル，ドレ
イン，Ｖddライン） ５７ シリコン酸化膜（第２の平坦化絶縁膜：Ｏ3 ／Ｔ
ＥＯＳ／ＢＰＳＧリフロー膜またはＳＯＧ膜） ６７ シリコン酸化膜（ＳｉＯ2 膜） ６８ シリコン窒化膜（水分阻止層：Ｓｉ3 Ｎ4 膜）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒川 敦雄 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 ラファエル・ライネス 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (15)
- 【請求項１】 基板上に形成された一対のドライバ用ト
ランジスタおよび一対のアクセス用トランジスタと、 ドライバ用トランジスタおよびアクセス用トランジスタ
を覆うように形成された層間絶縁膜であって、モノシラ
ン（ＳｉＨ4 ）を主成分とするガス雰囲気中で形成され
た不純物含有リフロー膜からなる第１の平坦化絶縁膜
と、 この第１の平坦化絶縁膜の上に形成された一対の負荷素
子と、 前記負荷素子を覆うように形成された層間絶縁膜であっ
て、ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）
をオゾン（Ｏ3 ）ガス雰囲気中で反応させて形成された
不純物含有リフロー膜からなる第２の平坦化絶縁膜と、 この第２の平坦化絶縁膜の上に形成された金属配線層と
を備えたことを特徴とする半導体メモリ装置。 - 【請求項２】 さらに、前記負荷素子と前記第２の平坦
化絶縁膜との間に形成された水分阻止層を備えたことを
特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 前記水分阻止層はシリコン窒化膜（Ｓｉ
3 Ｎ4 ）であることを特徴とする請求項２記載の半導体
メモリ装置。 - 【請求項４】 前記第１の平坦化絶縁膜はリンおよびボ
ロンを不純物として含有するリフロー膜であることを特
徴とする請求項１記載の半導体メモリ装置。 - 【請求項５】 前記第２の平坦化絶縁膜はリンおよびボ
ロンを不純物として含有するリフロー膜であることを特
徴とする請求項１記載の半導体メモリ装置。 - 【請求項６】 基板上に形成された一対のドライバ用ト
ランジスタおよび一対のアクセス用トランジスタと、 ドライバ用トランジスタおよびアクセス用トランジスタ
を覆うように形成された層間絶縁膜であって、モノシラ
ン（ＳｉＨ4 ）を主成分とするガス雰囲気中で形成され
た不純物含有リフロー膜からなる第１の平坦化絶縁膜
と、 この第１の平坦化絶縁膜の上に形成された一対の負荷素
子と、 前記負荷素子を覆うように形成された層間絶縁膜であっ
て、ＳＯＧ（スピン・オン・グラス）塗布により形成さ
れた第２の平坦化絶縁膜と、 この第２の平坦化絶縁膜の上に形成された金属配線層と
を備えたことを特徴とする半導体メモリ装置。 - 【請求項７】 さらに、前記負荷素子と前記第２の平坦
化絶縁膜との間に形成された水分阻止層を備えたことを
特徴とする請求項６記載の半導体メモリ装置。 - 【請求項８】 前記水分阻止層はシリコン窒化膜（Ｓｉ
3 Ｎ4 ）であることを特徴とする請求項７記載の半導体
メモリ装置。 - 【請求項９】 前記第１の平坦化絶縁膜はリンおよびボ
ロンを不純物として含有するリフロー膜であることを特
徴とする請求項６記載の半導体メモリ装置。 - 【請求項１０】 基板上に一対のドライバ用トランジス
タおよび一対のアクセス用トランジスタを形成する工程
と、 ドライバ用トランジスタおよびアクセス用トランジスタ
を覆うように、モノシラン（ＳｉＨ4 ）を主成分とする
ガス雰囲気中において、不純物を含有する第１の層間絶
縁膜を形成する工程と、 この第１の層間絶縁膜を熱処理してリフローにより平坦
化する工程と、 平坦化された第１の層間絶縁膜の上に一対の負荷素子を
形成する工程と、 この負荷素子を覆うように、ＴＥＯＳ（テトラ・エチル
・オルソ・シリケート）をオゾン（Ｏ3 ）ガス雰囲気中
で反応させて、不純物を含有する第２の層間絶縁膜を形
成する工程と、 この第２の層間絶縁膜を熱処理してリフローにより平坦
化する工程と、 平坦化された第２の層間絶縁膜の上に金属配線層を形成
する工程とを含むことを特徴とする半導体メモリ装置の
製造方法。 - 【請求項１１】 前記負荷素子を形成する工程と前記第
２の平坦化絶縁膜を形成する工程との間に、さらに、水
分阻止層を形成する工程を含むことを特徴とする請求項
１０記載の半導体メモリ装置の製造方法。 - 【請求項１２】 前記水分阻止層としてシリコン窒化膜
（Ｓｉ3 Ｎ4 ）を形成することを特徴とする請求項１１
記載の半導体メモリ装置の製造方法。 - 【請求項１３】 基板上に一対のドライバ用トランジス
タおよび一対のアクセス用トランジスタを形成する工程
と、 ドライバ用トランジスタおよびアクセス用トランジスタ
を覆うように、モノシラン（ＳｉＨ4 ）を主成分とする
ガス雰囲気中において、不純物を含有する第１の層間絶
縁膜を形成する工程と、 この第１の層間絶縁膜を熱処理してリフローにより平坦
化する工程と、 平坦化された第１の層間絶縁膜の上に一対の負荷素子を
形成する工程と、 この負荷素子を覆うように、ＳＯＧ（スピン・オン・グ
ラス）塗布により第２の平坦化絶縁膜を形成する工程
と、 平坦化された第２の層間絶縁膜の上に金属配線層を形成
する工程とを含むことを特徴とする半導体メモリ装置の
製造方法。 - 【請求項１４】 前記負荷素子を形成する工程と前記第
２の平坦化絶縁膜を形成する工程との間に、さらに、水
分阻止層を形成する工程を含むことを特徴とする請求項
１３記載の半導体メモリ装置の製造方法。 - 【請求項１５】 前記水分阻止層としてシリコン窒化膜
（Ｓｉ3 Ｎ4 ）を形成することを特徴とする請求項１４
記載の半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12293895A JP3470325B2 (ja) | 1995-04-25 | 1995-04-25 | 半導体メモリ装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12293895A JP3470325B2 (ja) | 1995-04-25 | 1995-04-25 | 半導体メモリ装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293559A true JPH08293559A (ja) | 1996-11-05 |
| JP3470325B2 JP3470325B2 (ja) | 2003-11-25 |
Family
ID=14848333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12293895A Expired - Fee Related JP3470325B2 (ja) | 1995-04-25 | 1995-04-25 | 半導体メモリ装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3470325B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
-
1995
- 1995-04-25 JP JP12293895A patent/JP3470325B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3470325B2 (ja) | 2003-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |